CN111987078A - 半导体装置及制造半导体装置的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 title abstract description 53
- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 230000006835 compression Effects 0.000 claims description 97
- 238000007906 compression Methods 0.000 claims description 97
- 239000008393 encapsulating agent Substances 0.000 claims description 36
- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 40
- 239000010949 copper Substances 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 229910052709 silver Inorganic materials 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000000465 moulding Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052745 lead Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229910017944 Ag—Cu Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910020816 Sn Pb Inorganic materials 0.000 description 2
- 229910020836 Sn-Ag Inorganic materials 0.000 description 2
- 229910020830 Sn-Bi Inorganic materials 0.000 description 2
- 229910020888 Sn-Cu Inorganic materials 0.000 description 2
- 229910020922 Sn-Pb Inorganic materials 0.000 description 2
- 229910020988 Sn—Ag Inorganic materials 0.000 description 2
- 229910018731 Sn—Au Inorganic materials 0.000 description 2
- 229910018728 Sn—Bi Inorganic materials 0.000 description 2
- 229910019204 Sn—Cu Inorganic materials 0.000 description 2
- 229910008783 Sn—Pb Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000012792 core layer Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 239000003063 flame retardant Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002991 molded plastic Substances 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229920005573 silicon-containing polymer Polymers 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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Abstract
半导体装置及制造半导体装置的方法。一种电子装置结构包含衬底,衬底有邻近于表面的导电结构。导电结构包含多个导电衬垫。第一和第二电子装置安置成邻近于顶表面。第一电子装置插置于第一与第二导电衬垫之间,且第二电子装置插置于第二与第三导电衬垫之间。包含第一键合结构的连续导线结构连接到第一导电衬垫,第二键合结构连接到第二导电衬垫,第三键合结构连接到第三导电衬垫,第一导线部分互连于第一与第二键合结构之间且安置成覆于第一电子装置上方,且第二导线部分互连于第二与第三键合结构之间且安置成位于第二电子装置上方。
Description
技术领域
本公开总体上涉及电子装置,并且更具体地说,涉及半导体装置和用于制造半导体装置的方法。
背景技术
现有技术半导体封装体和用于形成半导体封装体的方法是不足的,例如导致成本过高、可靠性下降、性能相对较低或封装体尺寸太大。通过此种方法与本公开相比较并参考附图,常规和传统的方法的另外的局限性和缺点对本领域内的技术人员而言将变得显而易见。
发明内容
在一实例中,一种电子装置结构包括:衬底,所述衬底具有导电结构;电子装置,所述电子装置耦接到所述衬底;以及第一导线结构,所述第一导线结构在至少三个位置中耦接到所述导电结构,其中:所述第一导线结构位于至少两个电子装置上方;并且所述第一导线结构包括连续单个导线结构。
在所述实例中,所述衬底包括:顶表面;以及底表面,所述底表面与所述顶表面相对;所述导电结构邻近于所述顶表面;所述电子装置包括:第一电子装置,所述第一电子装置被安置成在第一位置处邻近于所述顶表面;以及第二电子装置,所述第二电子装置被安置成在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面;并且所述第一导线结构包括:第一键合结构,所述第一键合结构连接到所述导电结构的第一部分;第二键合结构,所述第二键合结构连接到所述导电结构的第二部分;第三键合结构,所述第三键合结构连接到所述导电结构的第三部分;第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方。
在所述实例中,所述导电结构的所述第一部分包括第一导电衬垫;所述导电结构的所述第二部分包括第二导电衬垫;所述导电结构的所述第三部分包括第三导电衬垫;所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间;所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间;并且所述第二键合结构与所述第一键合结构的类型不同。
在所述实例中,所述导电结构进一步包括:第四导电衬垫,所述第四导电衬垫接近所述第一导电衬垫;第五导电衬垫,所述第五导电衬垫接近所述第二导电衬垫;以及第六导电衬垫,所述第六导电衬垫接近所述第三导电衬垫;所述电子装置结构进一步包含第二导线结构,所述第二导线结构包括:第四键合结构,所述第四键合结构连接到所述第四导电衬垫;第五键合结构,所述第五键合结构连接到所述第五导电衬垫;第六键合结构,所述第六键合结构连接到所述第六导电衬垫;第三导线部分,所述第三导线部分互连于所述第四键合结构与所述第五键合结构之间并且被安置成位于所述第一电子装置上方;以及第四导线部分,所述第四导线部分互连于所述第五键合结构与所述第六键合结构之间并且被安置成位于所述第二电子装置上方;所述第五键合结构包括与所述第四键合结构不同的键合结构;所述第二导线结构包括第二连续单个导线结构;并且所述电子装置结构进一步包含用于所述第一电子装置的屏蔽结构,并且所述第二电子装置包括所述第一导线结构和所述第二导线结构。
在所述实例中,所述第二键合结构包括压缩键合结构,所述压缩键合结构包括:第一压缩键合部分,所述第一压缩键合部分具有第一斜率;第二压缩键合部分,所述第二压缩键合部分具有第二斜率;以及第三压缩键合部分,所述第三压缩键合部分将所述第一压缩部分电性地和机械地耦接到所述第二压缩部分;在横截面视图中,所述第三压缩键合部分与所述第二压缩键合部分形成钝角;并且所述第三压缩键合部分的厚度小于所述第一压缩部分和所述第二压缩键合部分的厚度。
在所述实例中,所述第一导线结构的所述第二导线部分包括:连接到所述第二键合结构的第一部分,所述第一部分在第一方向上以向上且远离所述第二键合结构延伸;以及连接到所述第一部分的第二部分,所述第二部分在第二方向上朝着所述第二键合结构侧向地往回弯曲。
在另一实例中,一种电子装置结构包括:衬底,所述衬底包括:顶表面;底表面,所述底表面与所述顶表面相对;以及导电结构,所述导电结构邻近于所述顶表面形成并且包括:第一导电衬垫;第二导电衬垫;以及第三导电衬垫;第一电子装置,所述第一电子装置被安置成在第一位置处邻近于所述顶表面;第二电子装置,所述第二电子装置被安置成在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面,其中:所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间;并且所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间;以及第一导线结构,所述第一导线结构包括:第一键合结构,所述第一键合结构连接到所述第一导电衬垫;第二键合结构,所述第二键合结构连接到所述第二导电衬垫;第三键合结构,所述第三键合结构连接到所述第三导电衬垫;第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方,其中所述第一导线结构包括连续单个导线结构。
在所述另一实例中,所述第二键合结构包括与所述第一键合结构不同的键合类型。
在所述另一实例中,所述第二键合结构包括压缩键合结构,所述压缩键合结构包括:第一压缩键合部分,所述第一压缩键合部分具有第一宽度和第一斜率;第二压缩键合部分,所述第二压缩键合部分具有第二宽度和第二斜率;以及第三压缩键合部分,所述第三压缩键合部分将所述第一压缩键合部分电性地和机械地耦接到所述第二压缩键合部分。
在所述另一实例中,所述第三压缩键合部分的厚度小于所述第一压缩键合部分和所述第二压缩键合部分的厚度。
在所述另一实例中,所述第一宽度大于所述第二宽度。
在所述另一实例中,所述导电结构进一步包括:第四导电衬垫,所述第四导电衬垫接近所述第一导电衬垫;第五导电衬垫,所述第五导电衬垫接近所述第二导电衬垫;以及第六导电衬垫,所述第六导电衬垫接近所述第三导电衬垫;所述电子装置结构进一步包含第二导线结构,所述第二导线结构包括:第四键合结构,所述第四键合结构连接到所述第四导电衬垫;第五键合结构,所述第五键合结构连接到所述第五导电衬垫;第六键合结构,所述第六键合结构连接到所述第六导电衬垫;第三导线部分,所述第三导线部分互连于所述第四键合结构与所述第五键合结构之间并且被安置成覆于所述第一电子装置上方;以及第四导线部分,所述第四导线部分互连于所述第五键合结构与所述第六键合结构之间并且被安置成覆于所述第二电子装置上方,所述第五键合结构包括与所述第四键合结构不同的键合类型;所述第二导线结构包括第二连续单个导线结构;并且所述电子装置结构进一步包含用于所述第一电子装置和所述第二电子装置的屏蔽结构,所述屏蔽结构包括所述第一导线结构和所述第二导线结构。
在所述另一实例中,所述第一导线结构的所述第二导线部分包括:连接到所述第二键合结构的第一部分,所述第一部分在第一方向上向上并远离所述第二键合结构延伸;以及连接到所述第一部分的第二部分,所述第二部分在第二方向上朝着所述第二键合结构侧向地往回弯曲。
在所述另一实例中,所述电子装置结构进一步包括:包封料,所述包封料被安置成覆盖所述衬底的所述顶表面、所述第一电子装置、所述第二电子装置和所述第一导线结构的至少一部分。
在所述另一实例中,所述第一导线结构的一部分暴露在所述包封料的顶部部分外部。
在所述另一实例中,所述第一键合结构包括球键合结构;并且所述第二键合结构包括压缩键合结构。
在又一实例中,一种形成电子装置结构的方法包括:提供衬底,所述衬底包括:顶表面;底表面,所述底表面与所述顶表面相对;以及导电结构,所述导电结构邻近于所述顶表面形成并且包括:第一导电衬垫;第二导电衬垫;以及第三导电衬垫;提供第一电子装置,所述第一电子装置在第一位置处邻近于所述顶表面;提供第二电子装置,所述第二电子装置在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面,其中:所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间;并且所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间;以及提供第一导线结构,所述第一导线结构包括:第一键合结构,所述第一键合结构连接到所述第一导电衬垫;第二键合结构,所述第二键合结构连接到所述第二导电衬垫;第三键合结构,所述第三键合结构连接到所述第三导电衬垫;第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方,其中所述第一导线结构包括连续单个导线结构。
在所述又一实例中,提供所述第一导线结构包括:通过将所述第一导线结构压缩键合到所述第二导电衬垫来提供所述第二键合结构,使得所述第二键合结构包括压缩键合结构,所述压缩键合结构具有通过第三压缩键合部分电性地和机械地连接的第一压缩键合部分和第二压缩键合部分,其中:所述第一压缩键合部分包括第一宽度和第一斜率;所述第二压缩键合部分包括第二宽度和第二斜率;所述第一宽度与所述第二宽度不同;并且所述第一斜率与所述第二斜率不同。
在所述又一实例中,所述方法进一步包括提供包封料,所述包封料被安置成覆盖所述衬底的所述顶表面、所述第一电子装置、所述第二电子装置和所述第一导线结构的至少一部分。
在所述又一实例中,提供所述第一导线结构包括:提供包括球键合结构的所述第一键合结构;提供包括压缩键合结构的所述第二键合结构;以及提供包括针脚键合结构的所述第三键合结构;提供所述压缩键合结构包括:提供第一压缩键合部分;提供第二压缩键合部分;提供第三压缩键合部分,所述第三压缩键合部分将所述第一压缩键合部分电性地和机械地耦接到所述第二压缩键合部分;所述第三压缩键合部分比所述第一压缩键合部分和所述第二压缩键合部分薄;并且在横截面视图中,所述第三压缩键合部分与所述第二压缩键合部分形成钝角。
附图说明
图1示出了示例半导体装置的横截面视图。
图2A到2F示出了用于制造示例半导体装置的示例方法的横截面视图。
图3A示出了示出图2C中示出的导线结构包括导线笼的情况的透视图。
图3B和3C分别示出了导电层上的示例导线结构的透视图和平面视图。
图3D示出了示出压缩键合通过毛细管执行的情况的横截面视图。
图4示出了另一个示例半导体装置的横截面视图。
图5A和5B示出了用于制造另一个示例半导体装置的示例方法的横截面视图。
具体实施方式
以下讨论提供了半导体装置和制造半导体装置的方法的各种实例。此类实例是非限制性的,并且所附权利要求的范围不应限于所公开的具体实例。在以下讨论中,术语“实例”和“例如”是非限制性的。
附图展示了总体构造方式,并且可以省略众所周知的特征和技术的描述和细节以避免不必要地模糊本公开。另外,附图中的元件不一定按比例绘制。例如,附图中的元件中的一些元件的尺寸可能相对于其它元件而被放大以有助于改善对本公开中讨论的实例的理解。不同附图中的相同附图标记表示相同元件。
术语“和/或”包含通过“和/或”连接的列表中的任何单个项或所述项的任何组合。如本公开所使用的,单数形式旨在同样包含复数形式,除非上下文另有明确指示。
术语“包括(comprises)”、“包括有(comprising)”、“包含(includes)”和/或“含有(including)”是“开放式”术语并且限定所叙述的特征的存在,但是不排除一个或多个其它特征的存在或添加。
本文中可以使用术语“第一”、“第二”等来描述各种元件,并且这些元件不应受这些术语的限制。这些术语仅用来将一个元件与另一个元件相区分。因此,例如,在不背离本公开的教导的情况下,本公开中讨论的第一元件可以被称为第二元件。
除非另有指定,否则术语“耦接”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。例如,如果元件A耦接到元件B,则元件A可以直接接触元件B或通过中间元件C间接连接到元件B。类似地,术语“之上”或“上”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。应进一步理解,下文适当说明和描述的实例可以具有实例和/或可以在不存在未在本文中具体公开的任何元件的情况下实践。
除其它特征之外,本描述包含封装电子装置结构和相关联的方法,所述封装电子装置结构包括附接到衬底的一个或多个导线结构。在一些实例中,所述导线结构包括覆盖在一对电子装置上的连续单个导线结构,所述连续单个导线结构可以连接到所述衬底。在一些实例中,所述导线结构用第一键合结构连接到第一导电衬垫,延伸以覆于所述第一电子装置上方,用第二键合结构连接到第二导电衬垫,延伸以覆于所述第二电子装置上方,并且用第三键合结构连接到第三导电衬垫。在一些实例中,所述第二键合结构包括针脚键合结构或压缩键合结构,所述针脚键合结构或压缩键合结构促进所述第一电子装置更靠近所述第二电子装置放置。在一些实例中,所述导线结构配置有笼或屏蔽结构以减少例如到或来自所述封装电子装置的电磁干扰的影响。除其它外,所述导线结构的配置降低衬底尺寸要求并且节约制造成本。
更具体地说,在一个实例中,一种电子装置结构包括具有导电结构的衬底。电子装置耦接到所述衬底。第一导线结构在至少三个位置中连接到所述导电结构。所述第一导线结构位于至少两个电子装置上方并且包括连续单个导线结构。在一些实例中,所述电子装置中的一个或多个电子装置包括半导体装置。在其它实例中,所述电子装置中的至少一个电子装置是附接到所述衬底的倒装芯片。
在另一个实例中,一种电子装置结构包括衬底,所述衬底具有顶表面、与所述顶表面相对的底表面和邻近于所述顶表面形成的导电结构。第一电子装置被安置成在第一位置处邻近于所述顶表面,并且第二电子装置被安置成在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面。第一导线结构包括:第一键合结构,所述第一键合结构连接到所述导电结构的第一部分;第二键合结构,所述第二键合结构连接到所述导电结构的第二部分;第三键合结构,所述第三键合结构连接到所述导电结构的第三部分;第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方。所述第一导线结构包括连续单个导线结构。在一些实例中,包封料可以被安置成覆盖所述衬底的所述顶表面、所述第一电子装置、所述第二电子装置和所述第一导线结构的至少一部分。
在另外的实例中,一种电子装置结构包括衬底,所述衬底具有顶表面、与所述顶表面相对的底表面和邻近于所述顶表面形成的导电结构。所述导电结构包括第一导电衬垫、第二导电衬垫和第三导电衬垫。第一电子装置被安置成在第一位置处邻近于所述顶表面,并且第二电子装置被安置成在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面。在一些实例中,所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间,并且所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间。第一导线结构包括:第一键合结构,所述第一键合结构连接到所述第一导电衬垫;第二键合结构,所述第二键合结构连接到所述第二导电衬垫;第三键合结构,所述第三键合结构连接到所述第三导电衬垫;第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方,其中所述第一导线结构包括连续单个导线结构。在一些实例中,所述第二键合结构包括与所述第一键合结构或所述第三键合结构中的一个或多个不同的键合结构。
在仍另外的实例中,一种形成电子装置结构的方法包括提供衬底,所述衬底具有顶表面、与所述顶表面相对的底表面和邻近于所述顶表面形成的导电结构,其中所述导电结构包括第一导电衬垫、第二导电衬垫和第三导电衬垫。所述方法包含提供在第一位置处邻近于所述顶表面的第一电子装置和在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面的第二电子装置。在一些实例中,所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间,并且所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间。所述方法包含提供第一导线结构,所述第一导线结构包括:第一键合结构,所述第一键合结构连接到所述第一导电衬垫;第二键合结构,所述第二键合结构连接到所述第二导电衬垫;第三键合结构,所述第三键合结构连接到所述第三导电衬垫;第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方,其中所述第一导线结构包括连续单个导线结构。在其它实例中,所述第二键合结构包括与所述第一键合结构或所述第三键合结构中的一个或多个不同的键合结构。
本公开中包含其它实例。可以在附图中、在权利要求中和/或在本公开的描述中找到此类实例。
图1展示了封装电子装置结构或电子装置结构(如半导体装置或半导体装置结构100)的实例的横截面视图。在图1中示出的实例中,半导体装置100可以包括衬底110、电子装置120、导线结构130、包封料180和互连件190。
衬底110可以包括具有一个或多个介电层的介电结构111以及具有一个或多个导电层112、113和114的导电结构。电子装置120可以包括多个电子装置,例如至少两个电子装置121和122。另外,电子装置121和122可以包括端子121a和122a以及电连接到端子121a和122a的互连件121b和122b。导线结构130可以包括导线。导线结构130可以单独地界定多个电子装置。包封料180可以覆盖衬底110、电子装置120和导线结构130。互连件190可以定位在衬底110的表面上。
衬底110、导线结构130、包封料180和互连件190可以被称为半导体封装体101或封装体101。半导体封装体101可以保护多个电子装置120免于暴露于外部元件和/或环境暴露。另外,半导体封装体101可以提供外部组件与电子装置120之间的电连接。
图2A到2F示出了用于制造示例半导体装置100的示例方法的横截面视图。图2A展示了处于制造的初始阶段的半导体装置100。
在图2A中示出的实例中,衬底110可以是基本上平面的。另外,衬底110可以包括介电结构111和导电结构,所述导电结构具有在介电结构111的顶表面111a处形成的导电层112、在介电结构111的底表面111b处形成的导电层113以及在穿过介电结构111时将导电层112电连接到导电层113的一个或多个导电层114。在一些实例中,导电层112和/或导电层113可以包括或被称为迹线、衬垫、电路图案、布线图案或地,并且一个或多个导电层114可以包括或被称为导电通孔或导电路径。在相同或其它实例中,导电层114可以是与导电层112或导电层113中的任一个相同的层的一部分。虽然衬底110中仅示出了两个导电层112和113以及一个导电层114,但是这并非是对本公开的限制。在其它实例中,多于三个导电层112和113以及多于两个导电层114可以形成于介电层111之上。
介电结构111可以是基本上平面的。在一些实例中,介电结构111可以包括多于一个或两个介电层。介电结构111可以包括电绝缘材料,包含例如Si3N4、SiO2、SiON、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、双马来酰亚胺三嗪(BT)、环氧树脂、酚醛树脂、硅树脂或丙烯酸酯聚合物。在一些实例中,介电结构111可以包括一个或多个芯层(例如,玻璃纤维)以便提高刚性,但是可能存在省略一个或多个此种芯层的其它实例。在一些实例中,介电结构111可以包括或被称为例如绝缘结构、钝化结构或保护结构。介电结构111的厚度可以在大约10微米到大约500微米的范围内。介电结构111可以为衬底110提供结构完整性,和/或可以根据需要在定位在介电结构111上的导电层112和113的部分与定位在介电结构111中的导电层114之间提供绝缘。
导电层112和113可以包括或被称为导电衬垫、微衬垫、键合衬垫或地。在一些实例中,导电衬垫112可以形成为具有距介电结构111的顶表面111a的高度。在一些实例中,导电衬垫113可以形成为具有距介电结构111的底表面111b的高度。
另外,导电层112和113可以包括导电材料,如钛、钨、钛/钨、金、银、钯、铝、铜或镍。导电层112和113的线厚度、线宽度和/或线距(间距)可以在大约30微米到大约500微米的范围内。
导电层114可以被称为导电通孔、导电路径或导电桩。在一些实例中,导电层114可以包括导电材料,如钛、钨、钛/钨、金、银、钯、铝、铜或镍。导电层114的线厚度、线宽度和/或线距(间距)可以在大约30微米到大约500微米的范围内。
衬底110可以被称为互连结构、印刷电路板(PCB)、印刷布线板、单侧PCB、双侧PCB、多层PCB、通孔PCB、非通孔PCB、刚性PCB、柔性PCB、纸苯酚PCB、玻璃环氧PCB、聚酰亚胺PCB、聚酯PCB、模制塑料PCB、陶瓷PCB、蚀刻箔工艺PCB、加成工艺PCB、积聚PCB或预模制引线框。例如,当衬底110为积聚结构时,可以提供载体,并且可以在不使用芯(例如,玻璃纤维)层的情况下形成介电层和导电层,交替地将所述介电层和所述导电层堆叠在载体上。在一些实例中,衬底110可以是仅包含导电层而没有介电层或模制材料的引线框。衬底110的厚度可以在大约50微米到大约500微米的范围内。
图2B展示了处于制造的后期阶段的半导体装置100。在图2B中示出的实例中,电子装置121和122可以电连接到衬底110的导电衬垫112。
在一些实例中,拾取和放置设备可以拾取电子装置121和122以将其放置在衬底110的导电衬垫112上。在相同或其它实例中,电子装置121和122可以通过质量回流、热压缩或激光辅助键合电连接到衬底110。
电子装置121和122可以彼此间隔开地安装在衬底110上。衬底110可以包括定位在电子装置121与电子装置122之间的至少一个导电衬垫112b。另外,衬底110可以进一步包括在长度方向x的任一侧处的至少一个导电衬垫112a、112c,电子装置121和122顺序地布置在所述长度方向上。
在一些实例中,电子装置121和122可以被称为半导体管芯或半导体芯片,或者任一个电子装置可以是含有一个或多个半导体管芯的封装体。另外,在一些实例中,电子装置121、122可以包括逻辑管芯、微控制单元、存储器、数字信号处理器、网络处理器、功率管理单元、音频处理器、RF电路、芯片处理器上的无线基带系统、专用集成电路、传感器或等效物中的至少一个。
在一些实例中,电子装置121和122可以包括有源区域和无源区域。另外,在一些实例中,有源区域可以被安置成面对衬底110。另外,在一些实例中,有源区域可以包括端子121a和122a。在一些实例中,端子121a和122a可以被称为管芯衬垫、键合衬垫、铝衬垫、导电柱或导电桩。
另外,端子121a和122a可以使用端子耦接器121b和122b连接到衬底110的导电衬垫112,所述端子耦接器可以包括或被称为低熔点材料121b和122b。可以存在端子耦接器121b和122b可以是相应端子121a和122a的一部分的实例。在一个实例中,端子耦接器121b和122b可以包括由以下组成的组中选出的一个:Sn、Ag、Pb、Cu、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi、Sn-Ag-Cu和等效物。在一些实例中,端子耦接器121b和122b可以被称为焊料球、焊料凸块、焊料盖、导电球、导电凸块或导电盖。电子装置121和122的端子121a和122a和衬底110的导电衬垫112可以通过端子耦接器121b和122b彼此电连接。端子121a和122a和/或端子耦接器121b和122b的厚度可以在大约5微米到大约500微米的范围内。
虽然所展示的电子装置121和122属于例如倒装芯片类型,但是有源区域可以设置在与面对衬底110的表面相对的表面上。在此,端子耦接器121b和122b可以被称为导线。另外,电子装置121和122可以使用粘合剂安装在衬底110上,并且然后互连件121a和122a可以通过导线121b和122b电连接到衬底110的导电衬垫112。
图2C展示了处于制造的后期阶段的半导体装置100。在图2C中示出的实例中,导线结构130可以电连接到衬底110的相应导电衬垫112a、112b和112c。
导线结构130可以电连接到导电衬垫112a、112b和112c并且可以单独地界定电子装置121和122中的每个电子装置的至少相对端。在一些实例中,导线结构130可以用电连接到导电层112a和导电层112b两者的导线结构130的一部分覆盖电子装置121,并且可以用电连接到导电衬垫112b和导电衬垫112c两者的导线结构130的另一部分覆盖电子装置122。导线结构130可以包括例如导电材料,如金、银、铝、钯或铜。另外,导线结构130可以通过导电衬垫112a、112b和112c电连接到半导体装置100的接地或外部接地。
导线结构130可以包括导线。导线结构或导线130可以包括导线部分131和导线部分132。
导线部分131可以与电子装置121的侧部部分和顶部部分间隔开。在一些实例中,多于两个导线部分131可以被形成为在电子装置121之上延伸,其中在一些实施方案中,此类导线部分131可以彼此平行。多于两个导电部分131可以被称为导线笼或法拉第笼(Faraday cage)151。电子装置121可以定位在导线笼151内部。导线笼151可以屏蔽到或来自电子装置121的电磁干扰。
导线部分132可以与电子装置122的侧部部分和顶部部分间隔开。在一些实例中,多于两个导线部分132可以被形成为在电子装置122之上延伸,其中在一些实施方案中,此类导线部分132可以彼此平行。多于两个导电部分132可以被称为屏蔽、屏蔽结构或导线笼152,如法拉第笼。电子装置122可以定位在导线笼152内部。导线笼152可以屏蔽到或来自电子装置122的电磁干扰。
导线结构130可以进一步包括与电子装置121和122间隔开并电连接到导电衬垫112a、112b和112c的导线键合135、136和137。
在一些实例中,导线键合135、136和137和导线部分131和132可以顺序地安置在纵长方向x上。在一些实例中,导线键合135可以键合到导电衬垫112a,导电部分131可以与电子装置121间隔开,导线键合136可以键合到导电衬垫112b,导线部分132可以与电子装置122间隔开,并且导线键合137可以键合到导电衬垫112c。
导线键合135、136和137可以包括不同的键合结构类型。例如,导线键合135首先可以球键合到导电衬垫112a,导线部分131然后可以环绕在电子装置121的侧部部分和顶部部分之上并与所述侧部部分和顶部部分间隔开,导线键合136然后可以压缩键合到导电衬垫112b,导线部分132然后可以环绕在电子装置122的侧部部分和顶部部分之上并与所述侧部部分和顶部部分间隔开,并且导线键合137然后可以通过键合工具(例如,毛细管)最终针脚键合到导电衬垫112c。
在一些实例中,导电衬垫112a、112b和112c可以被称为键合衬垫,所述键合衬垫是有待键合到导线结构130的衬垫。导线结构130可以是单个或连续导线,所述单个或连续导线一体地形成为顺序地按所述顺序键合到键合衬垫112a、112b和112c。在一些实例中,导线结构130可以被称为导线或键合导线。导线结构130的厚度可以在大约15微米到大约50微米的范围内。
电子装置121可以定位在包含导线部分131和导线键合135和136的导线笼151内部。在一些实例中,导线笼151可以包括多于两个导线部分131,所述多于两个导线部分可以彼此平行。导线笼151可以屏蔽到或来自电子装置121的电磁干扰。电子装置122可以定位在包含导线部分132和导线键合136和137的导线笼152内部。在一些实例中,导线笼152可以包括多于两个导线部分132,所述多于两个导线部分可以彼此平行。导线笼152可以屏蔽到或来自电子装置122的电磁干扰。随后将参考图3A到3D更详细地描述此种导线结构130。
图2D展示了处于制造的后期阶段的半导体装置100。在图2D中示出的实例中,包封料180可以形成为完全覆盖衬底110的顶表面110a、电子装置120和导线结构130。在一些实例中,包封料180可以被称为环氧模制化合物、环氧模制树脂或密封剂。另外,在一些实例中,包封料180可以被称为模制部件、密封部件、包封部件、保护部件、封装体或主体部件。在一些实例中,包封料180可以包括但不限于有机树脂、无机填料、固化剂、催化剂、着色剂和阻燃剂。基于包封料180的模制可以通过各种工艺中的任何一种工艺形成。在一些实例中,包封料180可以通过但不限于压缩模制、传递模制、液相包封料模制、真空层压、焊膏印刷或薄膜辅助模制来形成。包封料180的厚度可以在大约100微米到大约1000微米的范围内。包封料180可以包封电子装置120和导线结构130,由此保护电子装置120和导线结构130免受外部元件或环境暴露。
图2E展示了处于制造的后期阶段的半导体装置100。在图2E示出的实例中,互连件190可以形成于暴露于衬底110的底表面110b的导电衬垫113上。
互连件190可以电连接到导电衬垫113的底表面。互连件190可以通过衬底110的导电层112、113和114电连接到电子装置120。另外,互连件190可以通过导电层112、113和114电连接到导线结构130,并且电连接到导线结构130的互连件190可以电连接到接地。
在一些实例中,互连件190可以包括锡(Sn)、银(Ag)、铅(Pb)、铜(Cu)、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi或Sn-Ag-Cu。互连件190可以通过例如落球(ball drop)工艺、丝网印刷工艺或电镀工艺形成。在一些实例中,互连件190可以通过使用落球工艺在衬底110的导电衬垫113的底表面上形成包含焊料的导电材料、然后通过回流工艺来形成。在此阶段,衬底110的底表面110b可以被安置成面向上。互连件190可以被称为导电球(如焊料球)、导电柱(如铜柱)或铜柱上具有焊料盖的导电桩。互连件190的厚度可以在大约80微米到大约500微米的范围内。
图2F展示了处于制造的后期阶段的半导体装置100。在图2F中示出的实例中,多个半导体装置可以被分成单独的半导体装置100。
包封料180和衬底110可以被分割成包含至少两个电子装置121和122的离散半导体装置100。例如,包封料180和衬底110可以使用如金刚石砂轮或激光束等分割工具来分割,由此完成离散半导体装置100。所完成的半导体装置100可以包括衬底110、至少两个电子装置121和122、通过使用导线笼151和152界定至少两个电子装置121和122来屏蔽电磁干扰的导线结构130、保护电子装置120和导线结构130免于外部环境暴露的包封料180以及作为输入端子/输出端子的互连件190。
图3A展示了示出图2C中示出的导线结构包括导线笼的情况的透视图。在图3A中示出的实例中,导线结构130可以包括导线笼151和152。导线笼151可以包括例如多个导线部分131,所述多个导线部分覆盖电子装置121,由此屏蔽到或来自电子装置121的电磁干扰。导线笼152可以包括例如多个导线部分132,所述多个导线部分彼此平行并覆盖电子装置122,由此屏蔽到或来自电子装置122的电磁干扰。虽然示出了每个导线笼两个导线部分,但是这并非是对本公开的限制。在其它实例中,可以提供每个导线笼三个或更多个导线部分。
在一些实例中,导线部分131和132中的每个导线部分的间距可以根据有待截止的电磁波的波长来确定。例如,导线部分131和132中的每个导线部分的间距可以小于有待截止的电磁波的波长。
在一些实例中,导线结构130的导线键合可以通过具有毛细管、导线夹具和导线卷轴的键合工具来执行。导线键合135可以通过毛细管首先键合到导电衬垫112a,这可以大致具有球键合形状。在一些实例中,导线部分131可以覆盖电子装置121和/或通过毛细管与电子装置121间隔开,这可以形成从衬底110的表面测量的环路高度。
在一些实例中,导线键合136可以通过毛细管压缩键合到导电衬垫112b,这可能具有非对称滑移。在一些实例中,当毛细管从导电衬垫112b上升时,导线夹具未闭合。例如,当毛细管从导电衬垫112b抬升时,拖尾操作未执行。因此,一对压缩键合部分可以彼此连接,而不需要切割。
在一些实例中,导线部分132可以覆盖电子装置121和/或通过毛细管与电子装置122间隔开,这可以形成从衬底110的表面测量的环路高度。在一些实例中,导线键合137可以通过毛细管最终针脚键合到导电衬垫112c,这可能具有滑移。在一些实例中,当毛细管从导电衬垫112c上升时,导线夹具闭合。例如,当毛细管从导电衬垫112c抬升时,拖尾操作被执行。因此,针脚键合部分和尾键合部分可以断开连接。在一些实例中,导线键合137的针脚键合部分可以保留在导电衬垫112c上,而导线键合137的尾键合部分可以在导电衬垫112c上移除。
以这种方式,导电结构或单个导线130可以提供连续导线部分131和132,而导线键合135、136和/或137的形状可以彼此不同。在一些实例中,导线键合135可以大致具有球键合形状,导线键合136可以大致具有压缩键合形状,并且导线键合137可以大致具有针脚键合形状。
以这种方式,形成了相互连接的压缩键合部分,而没有在电子装置121与电子装置122之间形成球键合部分和针脚键合部分,由此允许缩小电子装置121与电子装置122之间所需的空间。
例如对于SiP(系统级封装)技术而言,空间可能是重要因素,因为更多的电子装置和/或组件可以装载在衬底110中的有限区域上。例如,如果针脚键合和球键合要在电子装置121与电子装置122之间的导电衬垫112b中形成以制造导线笼,则空间对于针脚键合形成、对于球键合形成以及还对于毛细管运动(包含球键合形成之后针对环路开始的向前运动和针对针脚键合的向后运动)将是必需的。
相比之下,因为不需要在电子装置121与电子装置122之间形成针脚键合和球键合两者,本公开所提出的连续压缩键合可以减小电子装置121与电子装置122之间的空间。
图3B和3C分别示出了导电层上的示例导线结构的透视图和平面视图。图3D展示了示出压缩键合通过毛细管执行的情况的横截面视图。
在图3B到3D中示出的实例中,导线键合136可以包括压缩键合部分136a和136b。在一些实例中,压缩键合部分136a可以主要通过毛细管尖端301的下端外表面301a形成,并且压缩键合部分136b可以主要通过毛细管尖端301的下端内表面301b形成。在一些实例中,压缩键合部分136a和136b可以彼此电性地和机械地耦接,压缩键合部分136a可以具有低斜率表面136c,并且压缩键合部分136b可以具有陡斜率表面136d。
进一步地,压缩键合部分136a的宽度和/或面积可以比压缩键合部分136b的宽度和/或面积宽。这可能是由于毛细管尖端301的下端外表面301a与下端内表面301b之间的形状差异所造成的。
在一些实例中,压缩键合部分136a与压缩键合部分136b之间的边界部分136c的厚度可以相对小于其它外周部分(例如,压缩键合部分136a和136b)的厚度。这可能是由于毛细管尖端301的下端外表面301a与下端内表面301b之间的下部部分可以以钝角突出所造成的。虽然边界部分136c在图3D中示出为具有钝角,但是这并非是对本公开的限制。在其它实例中,边界部分136c可以形成为圆形形状。因此,在一些实例中,边界部分136c不需要在压缩键合部分136a与压缩键合部分136b之间清楚地区分。通常,边界部分136c可以取决于毛细管尖端301的下端外表面301a与下端内表面301b之间的下部部分的形状。在一些实例中,导线部分132包含在第一方向上向上并侧向地远离压缩键合136延伸的连接到压缩键合部分136b的第一部分132a,并且包含在导线部分132再次弯曲以在电子装置122之上延伸之前在第二方上朝着压缩键合136侧向地往回弯曲的第二部分132b。在一些实例中,在侧视图中,第一部分132a和第二部分132b形成S状形状。这种配置提供例如导线部分132,所述导线部分的形状促进电子装置121与电子装置122之间的较近间隔。
图4展示了另一个示例半导体装置200的横截面视图。由于处理差异,图4中示出的半导体装置200与图1中示出的半导体装置100略微不同。在图4中示出的实例中,半导体装置200可以包括衬底110、电子装置120、导线结构130、包封料280和互连件190。
包封料280可以覆盖衬底110的顶表面、电子装置120和导线结构130的一部分。在此,导线结构130的一部分可以暴露于包封料280的顶部部分。在一些实例中,导线部分131和132的每个部分区域可以通过包封料280的顶部部分暴露于外部。在一些实例中,导线部分131和132的其它区域中的每个区域可以仍定位在包封料280内部。以这种方式,根据本公开的半导体装置200可以具有相对小的厚度。
图5A和5B示出了用于制造另一个示例半导体装置200的示例方法的横截面视图。
图5A展示了处于制造的后期阶段的半导体装置200,以下阶段与上文针对图2A-2C所描述的那些阶段类似。在图5A中示出的实例中,包封料280可以形成为完全覆盖衬底110的顶表面110a、电子装置120和导线结构130。在一些实例中,包封料280的顶部部分可以通过磨削或蚀刻来移除,由此将导线结构130的顶部部分130x暴露于外部。例如,导线结构130的顶部部分130x可以定位在导线部分131和132或导线笼151和152的最顶端处。导线结构130的顶部部分130x可以通过包封料280的顶表面280a暴露于外部。包封料280的顶表面280a可以通过研磨或蚀刻来移除以将导线结构130的顶部部分130x暴露于外部,由此减小半导体装置200的总体厚度。另外,导线结构130可以暴露于包封料280外部,由此改善半导体装置200的热辐射效率。包封料280的厚度可以在大约100微米到大约1000微米的范围内。
图5B展示了处于制造的后期阶段的半导体装置200。在图5B中示出的实例中,多个半导体装置可以被分成单独的半导体装置200。包封料280和衬底110可以被分割成包含至少两个电子装置121和122的离散半导体装置200。例如,包封料280和衬底110可以使用如金刚石砂轮或激光束等分割工具来分割,由此完成离散半导体装置200。
总之,已经描述了一种封装电子装置结构和相关联的方法,所述封装电子装置结构包括导线结构,所述导线结构键合到衬底并且被安置成位于至少两个电子装置上方。在一些实例中,所述导线结构包括连续单个导线结构,所述连续单个导线结构用第一键合结构键合到第一导电衬垫,延伸以位于第一电子装置上方,用第二键合结构键合到第二导电衬垫,延伸以位于第二电子装置上方,并且用第三键合结构键合到第三导电衬垫。所述第二键合结构与所述第一键合结构不同,并且在一些实例中,包括压缩键合结构。所述第二键合结构被配置成使得第一电子装置与第二电子装置之间的间隔可以减小,由此节省衬底空间。除其它外,这支持较小且更具成本效益的封装电子装置。
虽然用具体示例步骤和示例实施例描述了本公开的主题,但是其上述附图和描述仅描绘了主题的典型实例,并且因此不被视为是对其范围的限制。显然,许多替代方案和变化对于本领域技术人员而言将是显而易见的。
如下文权利要求所反映的,创造性方面所具备的特征少于单个前述公开实施例的所有特征。因此,下文所表达的权利要求在此明确地结合到此具体实施方式中,其中每项权利要求独自代表本发明的单独实例。此外,虽然本文所描述的一些实例包含在其它实例中包含的一些但不是其它特征,但是不同实例的特征的组合意指在本发明的范围内并且意指形成如本领域技术人员将理解的不同实例。
Claims (20)
1.一种电子装置结构,其包括:
衬底,所述衬底具有导电结构;
电子装置,所述电子装置耦接到所述衬底;以及
第一导线结构,所述第一导线结构在至少三个位置中耦接到所述导电结构,其中:
所述第一导线结构位于至少两个电子装置上方;并且
所述第一导线结构包括连续单个导线结构。
2.根据权利要求1所述的电子装置结构,其中:
所述衬底包括:
顶表面;以及
底表面,所述底表面与所述顶表面相对;
所述导电结构邻近于所述顶表面;
所述电子装置包括:
第一电子装置,所述第一电子装置被安置成在第一位置处邻近于所述顶表面;以及
第二电子装置,所述第二电子装置被安置成在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面;并且
所述第一导线结构包括:
第一键合结构,所述第一键合结构连接到所述导电结构的第一部分;
第二键合结构,所述第二键合结构连接到所述导电结构的第二部分;
第三键合结构,所述第三键合结构连接到所述导电结构的第三部分;
第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及
第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方。
3.根据权利要求2所述的电子装置结构,其中:
所述导电结构的所述第一部分包括第一导电衬垫;
所述导电结构的所述第二部分包括第二导电衬垫;
所述导电结构的所述第三部分包括第三导电衬垫;
所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间;
所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间;并且
所述第二键合结构与所述第一键合结构的类型不同。
4.根据权利要求3所述的电子装置结构,其中:
所述导电结构进一步包括:
第四导电衬垫,所述第四导电衬垫接近所述第一导电衬垫;
第五导电衬垫,所述第五导电衬垫接近所述第二导电衬垫;以及
第六导电衬垫,所述第六导电衬垫接近所述第三导电衬垫;
所述电子装置结构进一步包含第二导线结构,所述第二导线结构包括:
第四键合结构,所述第四键合结构连接到所述第四导电衬垫;
第五键合结构,所述第五键合结构连接到所述第五导电衬垫;
第六键合结构,所述第六键合结构连接到所述第六导电衬垫;
第三导线部分,所述第三导线部分互连于所述第四键合结构与所述第五键合结构之间并且被安置成位于所述第一电子装置上方;以及
第四导线部分,所述第四导线部分互连于所述第五键合结构与所述第六键合结构之间并且被安置成位于所述第二电子装置上方;
所述第五键合结构包括与所述第四键合结构不同的键合结构;
所述第二导线结构包括第二连续单个导线结构;并且
所述电子装置结构进一步包含用于所述第一电子装置的屏蔽结构,并且所述第二电子装置包括所述第一导线结构和所述第二导线结构。
5.根据权利要求3所述的电子装置结构,其中:
所述第二键合结构包括压缩键合结构,所述压缩键合结构包括:
第一压缩键合部分,所述第一压缩键合部分具有第一斜率;
第二压缩键合部分,所述第二压缩键合部分具有第二斜率;以及
第三压缩键合部分,所述第三压缩键合部分将所述第一压缩部分电性地和机械地耦接到所述第二压缩部分;
在横截面视图中,所述第三压缩键合部分与所述第二压缩键合部分形成钝角;并且
所述第三压缩键合部分的厚度小于所述第一压缩部分和所述第二压缩键合部分的厚度。
6.根据权利要求2所述的电子装置结构,其中:
所述第一导线结构的所述第二导线部分包括:
连接到所述第二键合结构的第一部分,所述第一部分在第一方向上以向上且远离所述第二键合结构延伸;以及
连接到所述第一部分的第二部分,所述第二部分在第二方向上朝着所述第二键合结构侧向地往回弯曲。
7.一种电子装置结构,其包括:
衬底,所述衬底包括:
顶表面;
底表面,所述底表面与所述顶表面相对;以及
导电结构,所述导电结构邻近于所述顶表面形成并且包括:
第一导电衬垫;
第二导电衬垫;以及
第三导电衬垫;
第一电子装置,所述第一电子装置被安置成在第一位置处邻近于所述顶表面;
第二电子装置,所述第二电子装置被安置成在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面,其中:
所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间;并且
所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间;以及
第一导线结构,所述第一导线结构包括:
第一键合结构,所述第一键合结构连接到所述第一导电衬垫;
第二键合结构,所述第二键合结构连接到所述第二导电衬垫;
第三键合结构,所述第三键合结构连接到所述第三导电衬垫;
第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及
第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方,其中所述第一导线结构包括连续单个导线结构。
8.根据权利要求7所述的电子装置结构,其中:
所述第二键合结构包括与所述第一键合结构不同的键合类型。
9.根据权利要求7所述的电子装置结构,其中:
所述第二键合结构包括压缩键合结构,所述压缩键合结构包括:
第一压缩键合部分,所述第一压缩键合部分具有第一宽度和第一斜率;
第二压缩键合部分,所述第二压缩键合部分具有第二宽度和第二斜率;以及
第三压缩键合部分,所述第三压缩键合部分将所述第一压缩键合部分电性地和机械地耦接到所述第二压缩键合部分。
10.根据权利要求9所述的电子装置结构,其中:
所述第三压缩键合部分的厚度小于所述第一压缩键合部分和所述第二压缩键合部分的厚度。
11.根据权利要求9所述的电子装置结构,其中:
所述第一宽度大于所述第二宽度。
12.根据权利要求7所述的电子装置结构,其中:
所述导电结构进一步包括:
第四导电衬垫,所述第四导电衬垫接近所述第一导电衬垫;
第五导电衬垫,所述第五导电衬垫接近所述第二导电衬垫;以及
第六导电衬垫,所述第六导电衬垫接近所述第三导电衬垫;
所述电子装置结构进一步包含第二导线结构,所述第二导线结构包括:
第四键合结构,所述第四键合结构连接到所述第四导电衬垫;
第五键合结构,所述第五键合结构连接到所述第五导电衬垫;
第六键合结构,所述第六键合结构连接到所述第六导电衬垫;
第三导线部分,所述第三导线部分互连于所述第四键合结构与所述第五键合结构之间并且被安置成覆于所述第一电子装置上方;以及
第四导线部分,所述第四导线部分互连于所述第五键合结构与所述第六键合结构之间并且被安置成覆于所述第二电子装置上方,
所述第五键合结构包括与所述第四键合结构不同的键合类型;
所述第二导线结构包括第二连续单个导线结构;并且
所述电子装置结构进一步包含用于所述第一电子装置和所述第二电子装置的屏蔽结构,所述屏蔽结构包括所述第一导线结构和所述第二导线结构。
13.根据权利要求7所述的电子装置结构,其中所述第一导线结构的所述第二导线部分包括:
连接到所述第二键合结构的第一部分,所述第一部分在第一方向上向上并远离所述第二键合结构延伸;以及
连接到所述第一部分的第二部分,所述第二部分在第二方向上朝着所述第二键合结构侧向地往回弯曲。
14.根据权利要求7所述的电子装置结构,其进一步包括:
包封料,所述包封料被安置成覆盖所述衬底的所述顶表面、所述第一电子装置、所述第二电子装置和所述第一导线结构的至少一部分。
15.根据权利要求14所述的电子装置结构,其中:
所述第一导线结构的一部分暴露在所述包封料的顶部部分外部。
16.根据权利要求7所述的电子装置结构,其中:
所述第一键合结构包括球键合结构;并且
所述第二键合结构包括压缩键合结构。
17.一种形成电子装置结构的方法,所述方法包括:
提供衬底,所述衬底包括:
顶表面;
底表面,所述底表面与所述顶表面相对;以及
导电结构,所述导电结构邻近于所述顶表面形成并且包括:
第一导电衬垫;
第二导电衬垫;以及
第三导电衬垫;
提供第一电子装置,所述第一电子装置在第一位置处邻近于所述顶表面;
提供第二电子装置,所述第二电子装置在与所述第一电子装置侧向间隔开的第二位置处邻近于所述顶表面,其中:
所述第一电子装置插置于所述第一导电衬垫与所述第二导电衬垫之间;并且
所述第二电子装置插置于所述第二导电衬垫与所述第三导电衬垫之间;以及
提供第一导线结构,所述第一导线结构包括:
第一键合结构,所述第一键合结构连接到所述第一导电衬垫;
第二键合结构,所述第二键合结构连接到所述第二导电衬垫;
第三键合结构,所述第三键合结构连接到所述第三导电衬垫;
第一导线部分,所述第一导线部分互连于所述第一键合结构与所述第二键合结构之间并且被安置成覆于所述第一电子装置上方;以及
第二导线部分,所述第二导线部分互连于所述第二键合结构与所述第三键合结构之间并且被安置成覆于所述第二电子装置上方,其中所述第一导线结构包括连续单个导线结构。
18.根据权利要求17所述的方法,其中提供所述第一导线结构包括:
通过将所述第一导线结构压缩键合到所述第二导电衬垫来提供所述第二键合结构,使得所述第二键合结构包括压缩键合结构,所述压缩键合结构具有通过第三压缩键合部分电性地和机械地连接的第一压缩键合部分和第二压缩键合部分,其中:
所述第一压缩键合部分包括第一宽度和第一斜率;
所述第二压缩键合部分包括第二宽度和第二斜率;
所述第一宽度与所述第二宽度不同;并且
所述第一斜率与所述第二斜率不同。
19.根据权利要求17所述的方法,其进一步包括提供包封料,所述包封料被安置成覆盖所述衬底的所述顶表面、所述第一电子装置、所述第二电子装置和所述第一导线结构的至少一部分。
20.根据权利要求17所述的方法,其中:
提供所述第一导线结构包括:
提供包括球键合结构的所述第一键合结构;
提供包括压缩键合结构的所述第二键合结构;以及
提供包括针脚键合结构的所述第三键合结构;提供所述压缩键合结构包括:
提供第一压缩键合部分;
提供第二压缩键合部分;
提供第三压缩键合部分,所述第三压缩键合部分将所述第一压缩键合部分电性地和机械地耦接到所述第二压缩键合部分;所述第三压缩键合部分比所述第一压缩键合部分和所述第二压缩键合部分薄;并且
在横截面视图中,所述第三压缩键合部分与所述第二压缩键合部分形成钝角。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/422,771 | 2019-05-24 | ||
US16/422,771 US11342276B2 (en) | 2019-05-24 | 2019-05-24 | Semiconductor device and method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111987078A true CN111987078A (zh) | 2020-11-24 |
Family
ID=73442087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010433142.2A Pending CN111987078A (zh) | 2019-05-24 | 2020-05-21 | 半导体装置及制造半导体装置的方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US11342276B2 (zh) |
CN (1) | CN111987078A (zh) |
TW (1) | TW202101708A (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2021039325A1 (ja) * | 2019-08-23 | 2021-03-04 | 株式会社村田製作所 | モジュール |
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-
2019
- 2019-05-24 US US16/422,771 patent/US11342276B2/en active Active
-
2020
- 2020-05-06 TW TW109115004A patent/TW202101708A/zh unknown
- 2020-05-21 CN CN202010433142.2A patent/CN111987078A/zh active Pending
-
2022
- 2022-04-20 US US17/725,260 patent/US20220246542A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
TW202101708A (zh) | 2021-01-01 |
US20220246542A1 (en) | 2022-08-04 |
US11342276B2 (en) | 2022-05-24 |
US20200373247A1 (en) | 2020-11-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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