CN114171491A - 半导体装置和相关方法 - Google Patents

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Abstract

半导体装置和相关方法。在一个实例中，一种半导体装置可包括衬底、装置堆叠、第一内部互连件及第二内部互连件，和包封体。所述衬底可包括彼此相对的第一衬底侧面及第二衬底侧面、在所述第一衬底侧面与所述第二衬底侧面之间的衬底外侧壁，和在所述第一衬底侧面与所述第二衬底侧面之间限定空腔的衬底内侧壁。所述装置堆叠可以在所述空腔中，且可包括第一电子装置和堆叠于所述第一电子装置上的第二电子装置。所述第一内部互连件可耦合到所述衬底和所述装置堆叠。所述包封体可覆盖所述衬底内侧壁和所述装置堆叠，且可填充所述空腔。本文中公开其它实例和相关方法。

Description

半导体装置和相关方法
技术领域
本公开大体上涉及电子装置，且更明确地说涉及半导体装置及制造半导体装置的方法。
相关申请案的交叉引用
本申请案主张于2020年9月11日提交且名为“半导体装置和相关方法(SEMICONDUCTOR DEVICES AND RELATED METHODS)”的美国申请案第17/018,434号的权益，该美国申请案是2019年6月3日提交且名为“半导体装置和相关方法(SEMICONDUCTORDEVICES AND RELATED METHODS)”的美国申请案第16/429,553号的部分接续案并且该美国申请案还要求2019年9月19日提交且名为“半导体装置和相关方法(SEMICONDUCTORDEVICES AND RELATED METHODS)”的美国申请案第62/902,473号的权益。
背景技术
先前的半导体封装和形成半导体封装的方法是不适当的，例如，导致成本过大、可靠性降低、性能相对较低或封装尺寸过大。通过比较此类方法与本公开并参考图式，所属领域的技术人员将显而易见常规和传统方法的其它限制和缺点。
发明内容
根据本发明的态样，一种半导体装置，包括：衬底，其包括：第一衬底侧面，与所述第一衬底侧面相对的第二衬底侧面，衬底外侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间，及衬底内侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间限定空腔；装置堆叠，其在所述空腔中且包括：第一电子装置；及第二电子装置，其堆叠于所述第一电子装置上；第一内部互连件，其耦合到所述衬底和所述装置堆叠；及包封体，其覆盖所述衬底内侧壁和所述装置堆叠且填充所述空腔。在半导体装置中，所述衬底包括邻近所述衬底的第一边缘的衬底搁架；所述衬底搁架在所述第一衬底侧面处包括内部端子；且所述包封体覆盖所述第一衬底侧面，但使所述衬底搁架和所述内部端子暴露。在半导体装置中，所述包封体在与所述衬底搁架的界面处包括凹陷的侧壁；且所述凹陷的侧壁倾斜成与所述第一衬底侧面成锐角。半导体装置进一步包括：竖直互连件，其在所述第一衬底侧面上耦合到第一内部端子；其中所述竖直互连件延伸通过所述包封体且在所述包封体的顶侧处暴露。在半导体装置中，所述装置堆叠的至少一侧不由所述衬底限界。半导体装置进一步包括：堆叠盖，其在所述装置堆叠的顶侧上；其中：所述堆叠盖包括盖热膨胀系数；所述装置堆叠包括装置热膨胀系数；所述包封体包括包封体热膨胀系数；且所述盖热膨胀系数与所述装置热膨胀系数的差值小于与所述包封体热膨胀系数的差值。在半导体装置中，所述盖热膨胀系数与所述装置热膨胀系数基本上相同。半导体装置进一步包括：堆叠盖，其在所述装置堆叠的顶侧上；其中：所述堆叠盖在所述包封体的顶侧处暴露；且所述装置堆叠在所述包封体的底侧处暴露。半导体装置包括：第一外部互连件；及第二外部互连件；其中：所述衬底包括邻近所述衬底的第一边缘的衬底第一搁架，及在所述第一搁架下方在所述第二衬底侧面处的第一外部端子；所述衬底包括邻近所述衬底的第二边缘的衬底第二搁架，及在所述第二搁架下方在所述第二衬底侧面处的第二外部端子；所述包封体覆盖所述第一衬底侧面，但使所述衬底第一搁架和所述衬底第二搁架暴露；所述第一外部互连件在所述包封体的覆盖区外部在所述第一搁架下方耦合到所述第一外部端子；且所述第二外部互连件在所述包封体的所述覆盖区外部在所述第二搁架下方耦合到所述第二外部端子。
根据本发明的另一态样，一种方法，包括：接收衬底，其包括：第一衬底侧面，与所述第一衬底侧面相对的第二衬底侧面，衬底外侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间，及衬底内侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间限定空腔；提供装置堆叠，所述装置堆叠在所述空腔中且包括：第一电子装置；及第二电子装置，其堆叠于所述第一电子装置上；提供第一内部互连件，所述第一内部互连件耦合到所述衬底和所述装置堆叠；及提供包封体，所述包封体覆盖所述衬底内侧壁和所述装置堆叠且填充所述空腔。方法进一步包括：在提供所述包封体之前提供在所述第一衬底侧面上耦合到第一内部端子的竖直互连件；其中所述竖直互连件延伸通过所述包封体且在所述包封体的顶侧处暴露。方法进一步包括：在所述装置堆叠的顶侧上提供堆叠盖。在方法中，所述衬底包括邻近所述衬底的第一边缘的衬底第一搁架，及在所述第一搁架下方在所述第二衬底侧面处的第一外部端子；所述衬底包括邻近所述衬底的第二边缘的衬底第二搁架，及在所述第二搁架下方在所述第二衬底侧面处的第二外部端子；且所述包封体覆盖所述第一衬底侧面，但使所述衬底第一搁架和所述衬底第二搁架暴露；所述方法进一步包括：提供在所述包封体的覆盖区外部在所述第一搁架下方耦合到所述第一外部端子的第一外部互连件；及提供在所述包封体的所述覆盖区外部在所述第二搁架下方耦合到所述第二外部端子的第二外部互连件。
根据本发明的又另一态样，一种半导体装置，包括：基底衬底，其具有第一侧和在所述第一侧上的内部基底端子；在所述基底衬底上方的第一模块，所述第一模块包括：衬底，其包括：第一衬底侧面，与所述第一衬底侧面相对的第二衬底侧面，衬底外侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间，及衬底内侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间限定空腔；装置堆叠，其在所述空腔中且包括：第一电子装置；及第二电子装置，其堆叠于所述第一电子装置上；第一内部互连件，其耦合到所述衬底和所述装置堆叠；及第一包封体，其覆盖所述衬底内侧壁和所述装置堆叠且填充所述空腔；在所述第一模块上方的第二模块；及第二包封体，其在所述基底衬底上方且接触所述第一模块和所述第二模块的横向侧。半导体装置进一步包括：模块互连件，其在所述第二包封体中、与所述内部基底端子和所述第一模块的所述衬底耦合。在半导体装置中，所述第一模块的所述衬底包括邻近所述衬底的第一边缘的衬底搁架；所述衬底搁架在所述第一衬底侧面处包括内部端子；所述第一包封体覆盖所述第一衬底侧面，但使所述衬底搁架和所述内部端子暴露；且所述模块互连件与所述内部端子耦合。在半导体装置中，所述第一包封体在与所述衬底搁架的界面处包括凹陷的侧壁；且所述凹陷的侧壁倾斜成与所述第一衬底侧面成锐角。在半导体装置中，所述第一模块包括在所述第一衬底侧面上耦合到第一内部端子的竖直互连件；所述竖直互连件延伸通过所述第一包封体且在所述第一包封体的顶侧处暴露；且所述模块互连件经由所述竖直互连件与所述衬底耦合。在半导体装置中，所述第一模块在所述装置堆叠的顶侧上包括堆叠盖。半导体装置进一步包括：所述第二包封体中的外部互连件，其接触所述基底衬底的顶侧和所述第一模块的所述衬底的底侧。
在一个实例中，半导体装置可包括衬底、装置堆叠、第一内部互连件、第二内部互连件，和包封体。所述衬底可包括第一衬底侧面、与第一衬底侧面相对的第二衬底侧面、第一衬底侧面与第二衬底侧面之间的衬底外侧壁，和在第一衬底侧面与第二衬底侧面之间限定空腔的衬底内侧壁。所述装置堆叠可以在空腔中，且可包括第一电子装置和堆叠于第一电子装置上的第二电子装置。所述第一内部互连件可耦合到衬底和装置堆叠。所述第二内部互连件可耦合到第二电子装置和第一电子装置。所述包封体可覆盖衬底内侧壁和装置堆叠，且可填充空腔。
在一个实例中，方法可包括：(a)接收衬底，所述衬底包括第一衬底侧面、与第一衬底侧面相对的第二衬底侧面、第一衬底侧面与第二衬底侧面之间的衬底外侧壁，和在第一衬底侧面与第二衬底侧面之间限定空腔的衬底内侧壁；(b)在空腔中提供装置堆叠，所述装置堆叠包括第一电子装置和堆叠于第一电子装置上的第二电子装置；(c)提供耦合到衬底和装置堆叠的第一内部互连件；(d)提供耦合到第二电子装置和第一电子装置的第二内部互连件；和(e)提供覆盖衬底内侧壁和装置堆叠且填充空腔的包封体。
其它实例包含于本公开中。在本公开的附图、权利要求书或说明书中可以找到此类实例。
附图说明
图1A到1B展示实例半导体装置的横截面视图。
图2A到2H展示用于制造实例半导体装置的实例方法的横截面视图。
图3展示实例半导体装置的横截面视图。
图4A到4H展示用于制造实例半导体装置的实例方法的横截面视图。
图5展示实例半导体装置的横截面视图。
图6A到6C展示用于制造实例半导体装置的实例方法的横截面视图。
图7展示实例半导体装置的横截面视图。
图8展示实例半导体装置的横截面视图。
图9A到9G展示用于制造实例半导体装置的实例方法的横截面视图。
图10展示实例半导体装置的横截面视图。
图11展示实例半导体装置的横截面视图。
图12A到12D展示用于制造实例半导体装置的实例方法的横截面视图。
图13展示实例半导体装置的横截面视图。
图14展示实例半导体装置的横截面视图。
图15展示实例半导体装置的横截面视图。
图16展示实例半导体装置的横截面视图。
图17展示实例半导体装置的横截面视图。
图18展示实例半导体装置的横截面视图。
图19展示实例半导体装置的横截面视图。
图20展示实例半导体装置的横截面视图。
图21展示实例半导体装置的横截面视图。
图22展示实例半导体装置的横截面视图。
图23展示实例半导体装置的横截面视图。
图24展示实例半导体装置的横截面视图。
图25展示实例半导体装置的横截面视图。
图26展示实例半导体装置的横截面视图。
具体实施方式
以下论述提供半导体装置以及制造半导体装置的方法的各种实例。此类实例是非限制性的，且所附权利要求书的范围不应限于公开的特定实例。在以下论述中，术语“实例”和“例如”是非限制性的。
图式说明一般构造方式，且可能省略熟知特征和技术的描述和细节以免不必要地混淆本公开。另外，图式中的元件未必按比例绘制。举例来说，各图中的一些元件的尺寸可能相对于其它元件放大，以帮助改进对本公开中论述的实例的理解。不同图中的相同附图标记表示相同元件。
术语“或”表示由“或”连接的列表中的项目中的任何一个或多个项目。作为实例，“x或y”表示三元素集合{(x),(y),(x,y)}中的任一元素。作为另一实例，"x、y或z"表示七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任一元素。
术语“包括(comprises/comprising)”或“包含(includes/including)”为“开放”术语，并且指定所陈述特征的存在，但并不排除一个或多个其它特征的存在或添加。
术语“第一”、“第二”等可以在本文中用于描述各种元件，并且这些元件不应受这些术语限制。这些术语仅用以将一个元件与另一元件区分开来。举例来说，在不脱离本公开的教示的情况下，可将本公开中论述的第一元件称为第二元件。
除非另外指定，否则术语“耦合”可以用于描述彼此直接接触的两个元件或描述由一个或多个其它元件间接连接的两个元件。例如，如果元件A耦合到元件B，那么元件A可直接接触元件B或由插入元件C间接连接到元件B。类似地，术语“在……上方”或“在……上”可用于描述彼此直接接触的两个元件或描述由一个或多个其它元件间接连接的两个元件。
图1A到1B展示实例半导体装置100和100′的横截面视图。在本公开中，对半导体装置100或其元件的引用还可以指半导体装置100′或其对应的元件。
在图1A至1B中展示的实例中，半导体装置100可包括衬底110、装置堆叠120、内部互连件130、包封体140和外部互连件150。在一些实例中，半导体装置100可包括或被称作模块101。
衬底110可包括空腔111、内部端子112和外部端子113。装置堆叠120可包括电子装置121、122、123和124。另外，电子装置121、122、123和124可分别地包括装置端子121a、122a、123a和124a。
衬底110、内部互连件130、包封体140和外部互连件150可包括或被称作半导体封装，且可为装置堆叠120提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠120之间提供电耦合。
图2A到2H展示用于制造实例半导体装置的实例方法的横截面视图。图2A展示在早期制造阶段的半导体装置100的横截面视图。
在图2A中展示的实例中，衬底110可附接到载体10的顶部部分。尽管单个衬底110在图4A中展示为附接到载体10，但多个衬底110可在载体10上排列，以用于同时产生多个模块101。在一些实例中，可从较大条带或衬底中切单出多个衬底110，且所述多个衬底在切单后(post-singulation)排列在载体10上，同时在邻近衬底110之间留下间隙空间。在一些实例中，多个衬底110可在切单前(pre-singulation)附接到载体10，同时仍呈条带或较大衬底形式，且在邻近衬底110之间无间隙空间。
载体10可包括基底层11和可分离层12。在一些实例中，基底层11可包括金属、玻璃或半导体材料。在一些实例中，载体10或基底层11可包括例如面板或条带的矩形形状或例如晶片的圆盘形状。可分离层12可包括临时胶合带或膜、热剥离(revalpha)带、热脱皮带、粘合带或粘合膜。在一些实例中，可分离层12可通过热、通过化学材料、通过光辐射或通过物理力被去除。
衬底110可包括空腔111、衬底介电结构114和衬底导电结构115。衬底空腔111可由衬底介电结构114的内侧壁110i限定。衬底介电结构114可包括一个或多个介电质，且衬底导电结构115可包括堆叠在介电结构114的对应的介电质之间或嵌入于所述对应的介电质中的一个或多个导体。衬底导电结构115可包括例如内部端子112和外部端子113的衬底端子，所述衬底端子通过衬底导体115a在衬底110内部彼此电连接。
在一些实例中，衬底介电结构114可包括或被称作一个或多个介电质、介电材料、介电层、钝化层、绝缘层，或保护层。在一些实例中，衬底介电结构114可包括电绝缘材料，例如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、模制材料、酚系树脂、环氧树脂、硅酮或丙烯酸酯聚合物。在一些实例中，可通过各种工艺中的任一种，例如通过旋涂、喷涂、印刷、氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成衬底介电结构114。衬底介电结构114的相应介电质或层可具有在约1μm(微米)到约20μm的范围内的厚度。
在一些实例中，衬底导电结构115可包括或被称作一个或多个导体、导电材料、导电路径、导电层、重布层(RDL)、布线图案、迹线图案，或电路图案。在一些实例中，衬底导电结构115包括多种导电材料中的任一种，例如铜、金或银。可通过多种工艺中的任一种，例如通过溅镀、无电镀、电镀、PVD、CVD、MODVD、ALD、LPCVD或PECVD形成衬底导电结构115。在一些实例中，衬底导电结构115的相应导体或层可具有在约5μm到约50μm的范围内的厚度。
在一些实例中，衬底110可包括多层印刷电路板(PCB)、预成型衬底、重布层(RDL)衬底、插入件、引线框架或微型引线框架。在一些实例中，衬底110的厚度可以在约90μm到约110μm的范围内。
在一些实例中，空腔111可形成于衬底110中，且可形成为穿过衬底110。举例来说，可通过去除衬底110的区来形成空腔111。在一些实例中，可通过使用激光器或刀片来切割衬底110的一部分而形成空腔111。在一些实例中，当空腔111形成于衬底110中时，衬底110可形成为具有中空区段的基本上矩形框架。在一些实例中，衬底110可包括端部开放的平行框架，其中空腔111可在平行相对侧上由衬底110限界，但可以是端部开放的或可以在别处不由衬底110限界。空腔111的宽度可以在约8500μm到约9500μm的范围内。在一些实例中，空腔111可提供其中可安装有装置堆叠120的空间。另外，空腔111可用以缩减半导体装置100的大小，尤其是高度。
在一些实例中，内部端子112可包括或被称作衬垫、接合衬垫、电路图案、布线层，或金属层。内部端子112可包括例如导电材料，例如，铝、铜、铝合金或铜合金。可通过例如电镀工艺或物理气相沉积(PVD)工艺形成内部端子112。内部端子112可形成于衬底110的第一侧(顶侧)110a上，且暴露在衬底110的上部部分上。在一些实例中，内部端子112可作为电接点提供，以用于将电信号从衬底110提供到装置堆叠120/将电信号从所述装置堆叠提供到所述衬底。
在一些实例中，外部端子113可被称为衬垫、电路图案、布线层或金属层。外部端子113可包括例如导电材料，例如金属材料、铝、铜、铝合金或铜合金。可通过例如电镀工艺或物理气相沉积(PVD)工艺形成外部端子113。外部端子113可形成于衬底110的第二侧(底侧)110b上且暴露于衬底110的下部部分。在一些实例中，外部端子113可作为电接点提供，以用于将电信号从衬底110提供到外部电子装置/将电信号从所述外部电子装置提供到所述衬底。
在一些实例中，衬底110可以是重布层(“RDL”)衬底。RDL衬底可以包括一个或多个导电重布层和一个或多个介电层，所述导电重布层和介电层(a)可以逐层形成于RDL衬底将电耦合到的电子装置上方，或(b)可以逐层形成于载体上方，所述载体可以在电子装置和RDL衬底耦合在一起之后被完全去除或至少部分地去除。RDL衬底可以在圆形晶片上以晶片级工艺逐层制造为晶片级衬底，或在矩形或正方形面板载体上以面板级工艺逐层制造为面板级衬底。RDL衬底可以加成堆积工艺形成，所述加成堆积工艺可以包含一个或多个介电层与限定相应导电重布图案或迹线的一个或多个导电层交替堆叠，所述导电重布图案或迹线被配置成共同(a)将电迹线扇出电子装置的覆盖区外部，或(b)将电迹线扇入电子装置的覆盖区内。可使用电镀工艺或无电镀工艺等镀覆工艺来形成导电图案。导电图案可以包括导电材料，例如铜或其它可镀覆金属。可使用光图案化工艺，例如光刻工艺和用于形成光刻掩模的光致抗蚀剂材料来制作导电图案的位置。RDL衬底的介电层可以利用可以包含光刻掩模的光图案化工艺来图案化，通过所述光刻掩模，光暴露于光图案期望的特征，例如介电层中的通孔。介电层可由例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并恶唑(PBO)等光可限定的有机介电材料制成。此类介电材料可以液体形式旋涂或以其它方式涂布，而非以预成型膜的形式附接。为了准许期望的光限定特征适当地形成，此类光可限定的介电材料可以省略结构增强剂，或者可以是无填料的，并且没有可能会干扰来自光图案化工艺的光的股线、织造物或其它颗粒。在一些实例中，无填料介电材料的此类无填料特性可使得所得介电层的厚度减小。尽管上文描述的光可限定介电材料可以是有机材料，但是在其它实例中，RDL衬底的介电材料可以包括一个或多个无机介电层。无机介电层的一些实例可以包括氮化硅(Si3N4)、氧化硅(SiO2)或SiON。一个或多个无机介电层可以不是通过使用光限定的有机介电材料而是通过使用氧化或氮化工艺生长无机介电层来形成。此类无机介电层可以是无填料的并且无股线、织造物或其它不同的无机颗粒。在一些实例中，RDL衬底可以省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且这些类型的RDL衬底可以被称为无芯衬底。本公开中的其它衬底还可包括RDL衬底。
在一些实例中，衬底110可以是预成型衬底。预成型衬底可以在附接到电子装置上之前制造并且可以包括在相应导电层之间的介电层。导电层可以包括铜，并且可以使用电镀工艺形成。介电层可以是可以预成型膜形式而不是以液体形式附接的相对较厚的非光可限定层，并且可以包含具有用于刚性或结构性支撑的股线、织造物或其它无机颗粒等填料的树脂。由于介电层是非光可限定的，因此可以通过使用钻孔或激光来形成例如通孔或开口的特征。在一些实例中，介电层可以包括预浸材料或味之素堆积膜(ABF)。预成型衬底可以包含永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且介电层和导电层可以形成于永久性芯结构上。在其它实例中，预成型衬底可以是省略永久性芯结构的无芯衬底，并且介电层和导电层可以形成于牺牲载体上，所述牺牲载体在形成介电层和导电层之后并且在附接到电子装置之前被去除。预成型衬底可以称为印刷电路板(PCB)或层压衬底。此类预成型衬底可通过半加成工艺或修改后的半加成工艺来形成。本公开中的其它衬底还可以包括预成型衬底。
图2B展示在稍后制造阶段的半导体装置100的横截面视图。在图2B中展示的实例中，装置堆叠120可以形成于空腔111中。装置堆叠120可包括第一电子装置121、第二电子装置122、第三电子装置123和第四电子装置124。尽管图2B中展示包括四个电子装置121、122、123和124的装置堆叠120，但这并非本公开的限制。在一些实例中，装置堆叠120可包括多于四个电子装置或少于四个电子装置。在一些实例中，第一电子装置121可在空腔111中附接到载体10的顶侧，且第二电子装置122可使用粘合剂20附接以覆盖第一电子装置121的顶侧的大部分以便暴露包括装置端子121a的第一电子装置121的顶侧的一部分。第三电子装置123可使用粘合剂20附接，以覆盖第二电子装置122的顶侧的大部分以便暴露包括装置端子122a的第二电子装置122的顶侧的一部分，且第四电子装置124可使用粘合剂20附接以覆盖第三电子装置123的顶侧的大部分以便暴露包括装置端子123a的第三电子装置123的顶侧的一部分。在一些实例中，装置堆叠120可以偏移配置，例如以阶梯配置或以交错或之字形配置来堆叠。在一些实例中，偏移配置可使电子装置121到124对准，以朝向半导体装置100的相同侧面暴露相应的装置端子121a、122a、123a、124a。装置堆叠120的高度可以在约110μm到约130μm的范围内。
在一些实例中，当装置堆叠120处于空腔111中时，电子装置121的顶侧可以低于衬底110的顶侧。在一些实例中，电子装置122的顶侧还可低于衬底110的顶侧。在一些实例中，电子装置123或124的顶侧可高于衬底110的顶侧。在一些实例中，装置堆叠120的电子装置中的大部分可低于衬底110的顶侧。在一些实例中，电子装置122到124中的每一个的厚度可以是相同的。在一些实例中，电子装置121的厚度可大于电子装置122、123或124中的任一个的厚度，以便为装置堆叠120提供增加的结构性支撑或完整性。在一些实例中，电子装置121的集成电路可与电子装置122的集成电路相同，即使电子装置121的厚度大于电子装置122的厚度。
在一些实例中，第一到第四电子装置121、122、123和124可包括或被称作半导体裸片、半导体芯片或半导体封装，例如芯片级封装。电子装置121、122、123和124可包括例如半导体材料，例如硅(Si)。电子装置121、122、123和124可包括无源电子电路元件或有源电子电路元件，例如晶体管。在一些实例中，电子装置121、122、123或124可包括例如电路，例如数字信号处理器(DSP)、微处理器、网络处理器、功率管理处理器、音频处理器、RF电路、无线基带片上系统(SoC)处理器、传感器或专用集成电路(ASIC)。电子装置121、122、123或124可分别地包括装置端子121a、122a、123a或124a。在一些实例中，相应的装置端子121a、122a、123a或124a可包括或被称作裸片衬垫、接合衬垫、凸块或电接点以用于将电信号从电子装置121、122、123或124接收或提供到衬底110/将所述电信号从所述衬底接收或提供到所述电子装置或将电信号接收或提供到相邻电子装置121、122、123或124/从所述相邻电子装置接收或提供电信号。
图2C展示在稍后制造阶段的半导体装置100的横截面视图。在图2C中展示的实例中，内部互连件130可将衬底110与相应电子装置121、122、123或124或与装置堆叠120电连接。在一些实例中，内部互连件130中的一个或多个可将装置端子121a、122a、123a或124a中的一个或多个与装置端子121a、122a、123a或124a中的一个或多个连接。
在一些实例中，内部互连件130中的一个或多个可将衬底110的内部端子112与装置端子121a、122a、123a或124a中的一个或多个连接。在一些实例中，互连件130的第一端部可耦合到衬底110的内部端子112，且互连件130的第二端部可耦合到例如空腔111内的装置堆叠120，其中第一端部的高度可高于互连件130的第二端部的高度。
在一些实例中，内部互连件130可包括或被称作导线、导电线或接合线。内部互连件130可包括例如导电材料，例如金属材料、金、银、铝或铜。在一些实例中，内部互连件130可通过线接合耦合。内部互连件130可在衬底110与装置堆叠120之间或在相应电子装置121、122、123或124之间提供电耦合。
图2D和2E展示在稍后制造阶段的半导体装置100的横截面视图。在图2D中展示的实例中，包封体140可包封装置堆叠120和内部互连件130。另外，包封体140还可设置在装置堆叠120与衬底110的内侧壁110i之间，以填充空腔111。如图2D中所展示，包封体140可包覆模制装置堆叠120和内部互连件130，并且可被研磨得较薄，如图2E中所展示。在一些实例中，可通过在形成期间控制包封体140的高度而省去研磨。
在一些实例中，如关于图1A中的半导体装置100所展示，衬底110的外侧壁110s可保持未被包封体140覆盖，或可与所述包封体基本上共面。此配置可由先前针对在载体10上排列多个衬底110描述的切单前选项产生，其中邻近的经排列衬底110之间不存在间隙空间。
在一些实例中，如关于图1B中的半导体装置100′所展示，衬底110的外侧壁110s可由包封体140′覆盖。此配置可由先前针对在载体10上排列多个衬底110描述的切单后选项产生，其中邻近的经排列衬底110之间存在间隙空间，且此类间隙空间由包封体140填充。
在一些实例中，包封体140可包括或称作保护材料、介电质、模制化合物或封装主体。包封体140可包括各种包封或模制材料(例如，树脂、聚合化合物、具有填料的聚合物、环氧树脂、具有填料的环氧树脂、具有填料的环氧丙烯酸酯或硅树脂)。包封体140可通过各种工艺形成，所述工艺例如压缩模制工艺、液相包封体模制工艺、真空层压工艺、锡膏印刷工艺，或膜辅助模制工艺。包封体140的高度可以在约100μm到约200μm的范围内。包封体140可保护装置堆叠120和内部互连件130以免于受外部环境影响。
图2F展示在稍后制造阶段的半导体装置100的横截面视图。在图2F中展示的实例中，可去除定位在衬底110下方的载体10。在一些实例中，当去除载体10时，从包封体140揭露、暴露衬底底侧110b。在一些实例中，当去除载体10时，从包封体140揭露、暴露电子装置121的底部或装置堆叠120的底部。在一些实例中，当去除载体10时，衬底底侧110b可与装置堆叠120的底部或与包封体140的底部共面。在一些实例中，载体10可与衬底110分离，因为可分离层12因施加的热、化学物质或辐射而失去粘合性。在一些实例中，载体10还可因物理力与衬底110分离。因此，可暴露衬底110的第二侧(底侧)110b和装置堆叠120的底侧120b。
图2G展示在稍后制造阶段的半导体装置100的横截面视图，且图2H展示在稍后制造阶段的半导体装置100的透视图。在图2G中展示的实例中，外部互连件150可连接到衬底110的外部端子113。外部互连件150可包括导电凸块、球或支柱(例如杆或导线)，且可包括例如焊料主体、铜主体或焊料盖。外部互连件150可包括锡(Sn)、银(Ag)、铅(Pb)、铜(Cu)、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi或Sn-Ag-Cu。外部互连件150可通过例如球滴工艺、丝网印刷工艺或电镀工艺形成。外部互连件150的高度可以在约20μm到约50μm的范围内。外部互连件150可在半导体装置100与外部组件之间提供电连接路径。另外，在连接外部互连件150之后，可执行用于使经排列衬底110彼此分离的切单工艺。因此，如图2H中所展示，可完成半导体装置100。
图3展示实例半导体装置200的横截面视图。在图3中展示的实例中，半导体装置200可包括具有模块101(来自图1A至1B的半导体装置100)和模块201的模块堆叠290，及外部互连件150和250。半导体装置200可形成为具有包括模块101和201的模块堆叠。
第一模块101可包括衬底110、装置堆叠120、内部互连件130和包封体140。第二模块201可包括衬底210、装置堆叠220、内部互连件230、包封体240和竖直互连件260。衬底210可包括空腔211、内部端子212和外部端子213。装置堆叠220可包括装置221、222、223和224。另外，装置221、222、223和224可分别地包括装置端子221a、222a、223a和224a。
在一些实例中，模块201可包括与先前描述的模块101的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。举例来说，模块201的项目210、211、212、213、220、221、221a、222、222a、223、223a、224、224a、230、240、250可分别地对应于或类似于先前描述的模块101的项目110、111、112、113、120、121、121a、122、122a、123、123a、124、124a、130、140、150。模块201还包括耦合到衬底210的内部端子212的竖直互连件260。
在一些实例中，衬底210、内部互连件230、包封体240和外部互连件250可包括或被称作半导体封装，且可为装置堆叠220提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠220之间提供电耦合。在一些实例中，模块201可包括或被称作半导体封装。在一些实例中，具有堆叠的模块101和201的半导体装置200可包括或被称作叠层封装(POP)装置。
图4A到4G展示用于制造实例半导体装置的实例方法的横截面视图。图4A展示在早期制造阶段的半导体装置200的横截面视图。
在图4A中展示的实例中，衬底210可附接到载体10的顶部部分，且竖直互连件260可形成于衬底210上或附接到所述衬底。尽管单个衬底10在图4A中展示为附接到载体10，但多个衬底210可在载体10上彼此相邻排列，以用于同时产生多个模块101。载体10可包括基底层11和可分离层12。
衬底210可包括空腔211、内部端子212和外部端子213。内部端子212和外部端子213可通过衬底导体或内部电路系统在衬底210内部彼此电连接。空腔211可完全地穿过衬底210。
竖直互连件260可形成于衬底210的内部端子212上或耦合到所述内部端子。在一些实例中，竖直互连件260可包括与先前描述的互连件150的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，竖直互连件260的高度可以在约50μm到约100μm的范围内。竖直互连件260可在第一模块101与第二模块201之间提供电连接路径。在一些实例中，竖直互连件260可提供经配置以准许堆叠模块的端子。
图4B展示在稍后制造阶段的半导体装置200的横截面视图。在图4B中展示的实例中，装置堆叠220可形成于空腔211中，且形成内部互连件230。装置堆叠220可包括电子装置221到224。尽管图4B中展示包括四个电子装置221到224的装置堆叠220，但这并非本公开的限制。在一些实例中，装置堆叠220可包括多于四个电子装置或少于四个电子装置。在一些实例中，第一电子装置221可在空腔211中附接到载体10的顶侧，且第二电子装置222可使用粘合剂20附接到第一电子装置221的顶侧，以便暴露包括装置端子221a的第一电子装置221的顶侧的一部分。第三电子装置223可使用粘合剂20附接到第二电子装置222的顶侧，以便暴露包括装置端子222a的第二电子装置222的顶侧的一部分，且第四电子装置224可使用粘合剂20附接到第三电子装置223的顶侧，以便暴露包括装置端子223a的第三电子装置223的顶侧的一部分。在一些实例中，内部互连件230可将衬底210与相应电子装置221到224中的一个或多个电耦合，或可将装置端子221a、222a、223a或224a与彼此中的一个或多个耦合。在一些实例中，装置堆叠220可例如在阶梯配置中倾斜地堆叠，其中电子装置221到224朝向半导体装置200的相同侧面暴露邻近电子装置221到224的对应的装置端子221a、222a、223a、224a。装置堆叠220的高度可以在约110μm到约130μm的范围内。
图4C展示在稍后制造阶段的半导体装置200的横截面视图。在图4C中展示的实例中，包封体240可包封装置堆叠220、内部互连件230和竖直互连件260。另外，包封体240还可在空腔211中形成于装置堆叠220与衬底之间。在一些实例中，包封体240可包覆模制装置堆叠220、内部互连件130和竖直互连件260，且可研磨包封体的顶侧。包封体240的高度可以在约100μm到约200μm的范围内。包封体240可保护装置堆叠220、内部互连件230和竖直互连件260以免于受外部环境影响。
图4D展示在稍后制造阶段的半导体装置200的横截面视图。在图4D中展示的实例中，可去除定位在衬底210下方的载体10。因此，可暴露衬底210的第二侧(底侧)210b和装置堆叠220的底侧。
图4E展示在稍后制造阶段的半导体装置200的横截面视图。在图4E中展示的实例中，竖直互连件260可通过包封体240的相应开口或通孔241暴露。在一些实例中，可通过锯切工艺、研磨工艺、激光工艺或蚀刻工艺去除包封体240的一部分而形成开口241。在一些实例中，竖直互连件260部分地延伸通过包封体240，使得竖直互连件260的顶端低于包封体240的顶侧或相对于所述顶侧凹陷。在一些实例中，竖直互连件260完全地延伸通过包封体240，使得竖直互连件260的顶端与包封体240的顶侧基本上共面或突出超过所述顶侧。在一些实例中，通孔241接触或符合竖直互连件260的形状或侧壁，无论部分还是完全地穿过到包封体240的顶侧。
图4F展示在稍后制造阶段的半导体装置200的横截面视图。在图4F中展示的实例中，外部互连件250可连接到衬底210的外部端子213。
图4G展示在稍后制造阶段的实例半导体装置200的横截面视图。在图4G中展示的实例中，半导体装置200可包括堆叠在彼此上的模块101和201。尽管展示两个经堆叠模块，但这并非本公开的限制。在一些实例中，半导体装置500可包括多于两个经堆叠模块或少于两个经堆叠模块。可堆叠模块201和101，使得竖直互连件260和150彼此电连接。在一些实例中，可共同地熔融或回焊由模块201和模块101的互连件150形成的竖直互连件260，从而使模块彼此电连接。尽管半导体装置200经展示为包括模块101和201，但可存在其中本公开的其它模块或电子装置可替换此类模块101或201中的一个或多个的实例。
图4H展示实例半导体装置200′的横截面视图。在图4H中展示的实例中，半导体装置200′可包括半导体装置200、基底衬底310、包封体340、基底互连件350，和底部填充物345。竖直互连件260经展示为图4H中的支柱、先前针对竖直互连件260描述的一个或多个选项，但可包括其它互连件260选项中的任一个。在当前的实例中，竖直互连件260的顶端与包封体240的顶侧基本上共面。在一些实例中，包括经封装半导体装置200的半导体装置200′可包括或被称作嵌入式封装(PIP)装置。
在一些实例中，基底衬底310可包括与先前描述的衬底110的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在当前的实例中，衬底310不包括空腔，如衬底110的空腔111。在一些实例中，包封体340可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
在一些实例中，底部填充物345可设置于模块201与衬底310之间或设置于模块101与201之间。在一些实例中，底部填充物345可覆盖模块201的侧壁。在一些实例中，底部填充物345可覆盖模块101的侧壁。在一些实例中，模块101的顶侧或模块101的侧壁的顶部部分可保持未被底部填充物345覆盖。底部填充物345可在一些实例中被省去，或可被视为包封体340的部分。在一些实例中，底部填充物345和包封体340可包括不同的材料层。在一些实例中，底部填充物345可类似于包封体340，或底部填充物345和包封体340可包括相同材料层。在一些实例中，底部填充物345可被称为介电质、绝缘膏体或非导电膏体。在一些实例中，底部填充物345可以是不具有无机填料的树脂或介电质。在一些实例中，底部填充物345可使用毛细作用插入在衬底310与模块201之间，或插入在模块201与模块101之间。在一些实例中，可在将模块201与衬底310耦合之前或在将模块101与模块201耦合之前应用底部填充物180。本公开中的其它实例可包括类似于相应衬底或模块之间或周围的底部填充物345的底部填充物。
图5展示实例半导体装置300的横截面视图。在图5中展示的实例中，半导体装置300可包括基底衬底310、模块堆叠390、包封体340和基底互连件350。模块堆叠390可包括本公开中所描述的模块中的两个或多于两个的堆叠，例如模块101的堆叠。基底衬底310可包括内部基底端子312和外部基底端子313。在一些实例中，包括模块101的封装的半导体装置300可包括或被称作嵌入式封装(PIP)装置。
图6A到6C展示用于制造实例半导体装置的实例方法的横截面视图。图6A展示在早期制造阶段的半导体装置300的横截面视图。
在图6A中展示的实例中，可提供基底衬底310。在一些实例中，基底衬底310可包括与先前描述的衬底110的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。举例来说，衬底310包括可对应地类似于衬底110的衬底导电结构115、内部端子112、外部端子113和衬底导体115a的衬底导电结构315、内部基底端子312、外部基底端子313和衬底导体315a。在当前的实例中，衬底310不包括空腔，如衬底110的空腔111。
图6B展示在稍后制造阶段的半导体装置300的横截面视图。在图6B中展示的实例中，可添加模块堆叠390，其中模块101堆叠于基底衬底310上，且模块互连件330可将模块堆叠390与基底衬底310电连接。模块堆叠390可使用粘合剂附接到基底衬底310的顶侧，使得衬底110的侧面110b面朝上。因此，可暴露衬底110的外部端子113。在一些实例中，模块101可以之字形配置堆叠于基底衬底310的顶侧上。尽管半导体装置300在图6B中展示为包括四个模块101，但这并非本公开的限制。在一些实例中，半导体装置300可包括多于四个模块101或少于四个模块101。尽管半导体装置300在图6B中展示为包括具有模块101的模块堆叠390，但可存在其中本公开的其它模块或电子装置可替换此类模块101中的一个或多个的实例。
模块互连件330可电连接于模块101的外部端子113与基底衬底310的内部基底端子312之间，或电连接于不同模块101的外部端子113之间。在一些实例中，模块互连件330可被称为导线、导电线或接合线。模块互连件330可包括例如导电材料，例如金属材料、金、银、铝或铜。在一些实例中，模块互连件330可通过线接合电连接于模块101的外部端子113与基底衬底310的内部基底端子312之间。模块互连件330可在模块101与基底衬底310之间或在模块101中的不同模块之间提供电耦合。
图6C展示在稍后制造阶段的半导体装置300的横截面视图。在图6C中展示的实例中，包封体340可覆盖模块堆叠390、模块互连件330和基底衬底310。基底互连件350可连接到基底衬底310的外部基底端子313。在一些实例中，包封体340可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体340可保护模块堆叠390和模块互连件330以免于受到外部环境影响。
在一些实例中，基底互连件350可包括与先前描述的互连件150的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。基底互连件350可在半导体装置300与例如母板或PCB板的外部组件之间提供电连接路径。
模块堆叠390的模块可包括相对于彼此的不同定向。在一些实例中，模块堆叠390的模块可通过模块互连件330耦合到基底衬底310的不同侧面或边界。
基底衬底310可包括未被模块堆叠390的覆盖区覆盖的基底边界316和317。基底衬底310的基底边界316和317可分别地邻近模块堆叠390的模块堆叠侧面396和397。在一些实例中，模块堆叠390的模块可包括其相应衬底110的在模块的相应模块顶侧处的相应模块端子113。在当前的实例中，模块堆叠390的模块101可包括向上堆叠于基底衬底310上的模块3011、3012、3013和3014。模块3011和3013在第一方向上定向，使得相比于模块堆叠侧面397或基底边界317，模块的相应模块端子113邻近或较接近模块堆叠侧面396或基底边界316。相反地，模块3012和3014在第二方向上定向，使得相比于模块堆叠侧面396或基底边界316，模块的相应模块端子113邻近或较接近模块堆叠侧面397或基底边界317。模块互连件330从模块3011和3013的模块端子113延伸到衬底310的邻近基底边界316。相反地，模块互连件330从模块3012和3014的模块端子113延伸到衬底310的邻近基底边界317。
相较于其中所有模块具有相同定向且耦合到相同基底边界或衬底310的情境，模块堆叠390的模块的此类不同定向准许信号围绕基底衬底310的较均匀分布。相较于其中所有模块具有相同定向且模块互连件330中的一些反而需要布线到衬底310的较远基底边界的情境，模块堆叠390的模块的此类不同定向准许模块互连件330的较短、较快信号路径。
图7展示实例半导体装置300′的横截面视图。在图7中展示的实例中，半导体装置300′可包括基底衬底310、模块堆叠390′、模块互连件330、包封体340和基底互连件350。在一些实例中，半导体装置300′可包括与先前描述的半导体装置300的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，模块可以偏移配置堆叠，以暴露邻近模块101的对应的外部端子113。举例来说，图5到图6C中展示的模块堆叠390包括呈交错或之字形图案的模块的偏移配置，且图7中展示的模块堆叠390′包括呈阶梯图案的模块的偏移配置。
图8展示实例半导体装置400的横截面视图。在图8中展示的实例中，半导体装置400可包括衬底110、装置堆叠420、内部互连件130、包封体440a和440b及互连件450a和450b。
装置堆叠420可包括电子装置421、422、423和424。另外，电子装置421、422、423和424可分别地包括装置端子421a、422a、423a和424a。
图9A到9G展示用于制造实例半导体装置的实例方法的横截面视图。图9A展示在早期制造阶段的半导体装置400的横截面视图。
在图9A中展示的实例中，衬底110及电子装置421和422可附接到载体10的顶部部分。衬底110可包括空腔111、内部端子112和外部端子113。在一些实例中，电子装置421或422可包括与先前描述的电子装置121到124的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。装置421和422可分别地包括装置端子421a和422a。装置421和422可依序堆叠于空腔111中。在一些实例中，第一电子装置421可在空腔111中附接到载体10的顶侧，且第二电子装置422可使用粘合剂20附接到第一电子装置421的顶侧，以便暴露包括装置端子421a的第一电子装置421的顶侧的一部分。另外，可形成电子装置421和422，使得电子装置421和422的高度的总和小于衬底110的高度。
图9B展示在稍后制造阶段的半导体装置400的横截面视图。在图9B中展示的实例中，互连件450a可在衬底110的第一侧110a电连接到内部端子112。内部互连件130可将衬底110与电子装置421和422的装置端子421a和422a电连接，或可将装置端子421a和422a彼此电连接。在一些实例中，互连件450a可包括与先前描述的互连件150或260的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
图9C展示在稍后制造阶段的半导体装置400的横截面视图。在图9C中展示的实例中，包封体440a可包封电子装置421和422及内部互连件130。另外，包封体440a可覆盖衬底110的第一侧(顶侧)110a且可包封互连件450a的部分。包封体440a还可在空腔111中形成于电子装置421到422与衬底110之间。在一些实例中，包封体440a可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体440a的高度可以在约120μm到约150μm的范围内。包封体440a可保护电子装置421和422及内部互连件130以免于受外部环境影响。
图9D展示在稍后制造阶段的半导体装置400的横截面视图。在图9D中展示的实例中，可去除定位在衬底110下方的载体10。可翻转衬底110，使得其第二侧(底侧)110b面朝上。在去除载体10的情况下，电子装置423可堆叠于电子装置421上，使得电子装置422和423堆叠在电子装置421的相对侧处。电子装置423从包封体440a突出，所述电子装置的侧壁和顶侧(背离电子装置421)从包封体440a暴露。
在一些实例中，电子装置424可作为装置堆叠420的部分堆叠于电子装置423上。电子装置423和424可分别地包括装置端子423a和424a。在一些实例中，第三电子装置423可使用粘合剂20附接到第一电子装置421的顶部部分，且第四电子装置424可使用粘合剂20附接到第三电子装置423的顶部部分，以便暴露包括装置端子423a的第三电子装置423的顶侧的一部分。装置堆叠420可经堆叠，使得第一电子装置421及第二电子装置422的装置端子421a和422a面向第一方向，且第三电子装置423和第四电子装置424的装置端子423a和424a面向与第一方向相反的第二方向。
图9E展示在稍后制造阶段的半导体装置400的横截面视图。在图9E中展示的实例中，互连件450b可电连接到衬底110的外部端子113。内部互连件130可将衬底110与电子装置423和424的装置端子423a和424a电连接，或可使装置端子423a和424a彼此电连接。在一些实例中，互连件450b可包括与先前描述的互连件150、260或40a的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，互连件450b可在半导体装置400与堆叠于半导体装置400上的另一半导体装置或封装之间提供电连接路径。
图9F展示在稍后制造阶段的半导体装置400的横截面视图。在图9F中展示的实例中，包封体440b可包封电子装置423和424、内部互连件130及互连件450b。在一些实例中，包封体440b可包括与先前描述的包封体440a的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体440b可接触包封体440a，且可覆盖衬底110的第二侧110b。包封体440b的高度可以在约120μm到约150μm的范围内。包封体440b可保护电子装置423和424、内部互连件130及外部互连件440b以免于受外部环境影响。
图9G展示在稍后制造阶段的半导体装置400的横截面视图。在图9G中展示的实例中，可通过在包封体440b中形成相应开口或通孔441来暴露互连件450b。在一些实例中，可通过锯切工艺、研磨工艺、激光工艺或蚀刻工艺去除包封体440b的一部分而形成开口441。在一些实例中，互连件450b部分地延伸通过包封体440b，使得互连件450b的顶端低于包封体440b的顶侧，或相对于所述顶侧凹陷。在一些实例中，互连件450b完全地延伸通过包封体440b，使得互连件450b的顶端与包封体440b的顶侧基本上共面，或突出超过所述顶侧。在一些实例中，通孔441接触或符合互连件450b的形状或侧壁，无论部分还是完全地穿过到包封体440b的顶侧。
图10展示实例半导体装置500的横截面视图。在图10中展示的实例中，半导体装置500可包括模块堆叠590，所述模块堆叠具有堆叠在彼此上的半导体装置400。在一些实例中，半导体装置400可通过图9A到9G中展示的方法来制造。堆叠在彼此上的半导体装置400中的每一个可被称为模块。尽管展示堆叠在彼此上的三个模块400，但这并非本公开的限制。在一些实例中，半导体装置500可包括多于三个经堆叠模块或少于三个经堆叠模块。模块400可经堆叠使得互连件450a和450b彼此电连接。在一些实例中，形成于模块400的空腔441中的互连件450b和形成于另一模块的衬底的第一侧上的互连件450a可共同地经熔融或回焊，从而使模块400彼此电连接。尽管半导体装置500经展示为包括模块400，但可存在其中本公开的其它模块或电子装置可替换此类模块400中的一个或多个的实例。
图11展示实例半导体装置600的横截面视图。在图11中展示的实例中，半导体装置600可包括衬底610、装置堆叠120、内部互连件130、包封体140和外部互连件150。在一些实例中，半导体装置600可包括或被称作模块601。
衬底610可包括衬底凸缘部分6101和衬底竖直部分6102。衬底凸缘部分6101可包括凸缘615。另外，衬底610可包括空腔611、内部端子612和外部端子613。装置堆叠120可包括电子装置121、122、123和124。另外，电子装置121、122、123和124可分别地包括装置端子121a、122a、123a和124a。
衬底610、内部互连件130、包封体140和外部互连件150可包括或被称作半导体封装，且可为装置堆叠120提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠120之间提供电耦合。
图12A到12D展示用于制造实例半导体装置的实例方法的横截面视图。图12A展示在早期制造阶段的半导体装置600的横截面视图。
在图12A中展示的实例中，衬底610可形成于载体10的顶部部分上或附接到所述顶部部分。衬底610可包括空腔611。在一些实例中，空腔611可包括：孔口610d1，其具有第一宽度d1且穿过衬底610的第一侧610a和第二侧610b；和孔口610d2，其具有随后形成的第二宽度d2且穿过衬底610的一部分。第一宽度d1可小于第二宽度d2(d1＜d2)。在一些实例中，第一宽度d1可由衬底凸缘部分6101限界或限定，且第二宽度d2可由衬底竖直部分6102限界或限定。在一些实例中，可通过形成具有第二宽度d2的孔口610d2且形成具有第一宽度d1的孔口610d1而形成空腔611。在一些实例中，可使用激光器、刀片或冲压工具形成空腔611。在一些实例中，衬底凸缘部分6101和衬底竖直部分6102可以是作为整体衬底耦合在一起的不同衬底。在一些实例中，可形成衬底凸缘部分6101(具有或不具有孔口610d1)或衬底竖直部分6102(具有或不具有孔口610d2)中的第一个，且第二个可形成于第一个上。在一些实例中，空腔611可提供其中可安装有装置堆叠120的空间。
衬底610可包括具有凸缘615的衬底凸缘部分6101，和衬底竖直部分6102。衬底凸缘部分6101可限定衬底610的底部，且可包括凸缘615，其比衬底竖直部分6102朝向空腔611横向地突出得更远。衬底竖直部分6102可限定衬底610的顶部，并且可定位于衬底凸缘部分6101上。
在一些实例中，衬底610可包括内部端子612和外部端子613。内部端子612可形成于凸缘615上。在一些实例中，内部端子612或外部端子613可包括与先前描述的内部端子112或外部端子113的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，内部端子612可作为电接点提供以用于将电信号从衬底610路由到装置堆叠120/将电信号从所述装置堆叠路由到所述衬底。
外部端子613可位于衬底610的第一侧(顶侧)610a和第二侧(底侧)610b上。定位于第一侧610a上的外部端子613和定位于第二侧610b上的外部端子613可通过内部电路系统或衬底导体615a在衬底610内部彼此电连接。另外，外部端子613可通过内部电路系统或衬底导体615a在衬底610内部电连接到内部端子612。在一些实例中，外部端子613可作为电接点提供以用于将电信号从衬底610路由到例如母板或PCB板的外部组件/将电信号从所述外部组件路由到所述衬底。
图12B展示在稍后制造阶段的半导体装置600的横截面视图。在图12B中展示的实例中，装置堆叠120可形成于空腔611中，且内部互连件130可将衬底610与装置堆叠120或电子装置121、122、123和124中的每一个电连接。在一些实例中，装置堆叠120可具有小于衬底610的高度。
在一些实例中，内部互连件130可将衬底610的凸缘615上的内部端子612与电子装置121到124的装置端子121a到124a中的任一个电连接。在一些实例中，凸缘615的并入可缩减半导体装置600的大小，尤其是高度。在一些实例中，内部互连件130可使装置端子121a、122a、123a或124a彼此电耦合。
图12C展示在稍后制造阶段的半导体装置600的横截面视图。在图12C中展示的实例中，包封体140可包封装置堆叠120和内部互连件130。在一些实例中，包封体140可形成于空腔611中，且可将衬底610的第一侧610a暴露于外部。包封体140可保护装置堆叠120和内部互连件130以免于受外部环境影响。
图12D展示在稍后制造阶段的半导体装置600的横截面视图。在图12D中展示的实例中，可去除定位在衬底610下方的载体10，且外部互连件150可连接到外部端子613。在一些实例中，载体10可与衬底610分离，从而暴露定位于衬底610的第二侧610b上的外部端子613。外部互连件150可电连接到定位于衬底610的第二侧610b上的外部端子613。外部互连件150可在半导体装置600与例如母板或PCB板的外部组件之间提供电连接路径。
图13展示实例半导体装置700的横截面视图。在图13中展示的实例中，半导体装置700可包括具有堆叠在彼此上的模块601的模块堆叠790、界面结构730和外部互连件150。在一些实例中，可通过堆叠图11到图12D的模块601来形成半导体装置700。尽管展示四个模块601，但这并非本公开的限制。在其它实例中，可通过堆叠多于四个模块601或少于四个模块601来形成半导体装置700。尽管半导体装置700经展示为包括模块601，但可存在其中本公开的其它模块或电子装置可替换此类模块601中的一个或多个的实例。
模块601可使用界面结构730耦合在一起，且彼此电连接。在一些实例中，界面结构730可包括导电粘合剂，例如各向异性导电膜(ACF)。导电粘合剂730可包括绝缘层，和分散于绝缘层中的导电颗粒，例如金属颗粒或涂布有金属的聚合物颗粒。在一些实例中，导电粘合剂730可插入于模块601之间，且经受加热和压力，从而用导电粒子使外部端子613彼此电连接。不具有外部端子613的导电粘合剂730的部分可通过绝缘层彼此电绝缘。在一些实例中，导电粘合剂730或其导电粒子可包括或被称作互连件。外部互连件150可连接到半导体装置700的最底部模块的外部端子613。可存在以下实例：其中界面结构730可包括类似于互连件150的互连件，无论是除了导电粘合剂以外还是代替导电粘合剂，以耦合半导体装置700的不同模块。
图14展示实例半导体装置700′的横截面视图。在图14中展示的实例中，半导体装置700′可包括基底衬底310、具有经堆叠模块601的模块堆叠790、导电粘合剂730、包封体340和外部互连件350。基底衬底310可在其第一侧(顶侧)上包括内部基底端子312且可在与其第一侧相对的其第二侧(底侧)上包括外部基底端子313。在一些实例中，包括模块601的封装的半导体装置700′可包括或被称作嵌入式封装(PIP)装置。
在一些实例中，可通过在基底衬底310上堆叠模块601来形成半导体装置700′。在一些实例中，模块601可使用导电粘合剂730堆叠于彼此上。在一些实例中，模块601可使用相应互连件150堆叠于彼此上。包封体340可包封模块601和基底衬底310的顶部，且外部互连件350可电连接到基底衬底310的外部基底端子313。尽管半导体装置700′经展示为包括模块601，但可存在其中本公开的其它模块或电子装置可替换此类模块601中的一个或多个的实例。
图15展示实例半导体装置800的横截面视图。在图15中展示的实例中，半导体装置800可包括衬底110、装置堆叠120、内部互连件130、包封体840和外部互连件150。在一些实例中，半导体装置800可包括或被称作模块801。在一些实例中，模块801可包括与本公开中所描述的其它模块的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
衬底110可包括搁架116。搁架116可朝向衬底110的边缘或端部定位，在所述边缘或端部不形成包封体840。因为搁架116不由包封体840包封，所以其可突出到半导体装置800的一侧。定位于搁架116处的内部端子112可在衬底110的第一侧110a处暴露。
在一些实例中，包封体840可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体840可包括凹陷的侧壁846。包封体840可包封装置堆叠120和内部互连件130。包封体840还可在空腔111中形成于装置堆叠120与衬底110之间。在一些实例中，包封体840可仅包封衬底110的第一侧110a的一部分，以允许凹陷的侧壁846向衬底110的覆盖区内部定位。包封体840可暴露衬底110的第一侧110a的一部分。在一些实例中，包封体840可完全包封衬底110的第一侧110a，且接着包封体840的一部分可被去除以形成凹陷的侧壁846。在一些实例中，可通过蚀刻工艺去除包封体840的一部分。由于包封体840仅包封衬底110的第一侧110a的一部分，因此衬底110可包括搁架116。凹陷的侧壁846可垂直于衬底110的第一侧110a。包封体840可保护衬底110、装置堆叠120和内部互连件130以免于受外部环境影响。
衬底110、内部互连件130、包封体840和外部互连件150可包括或被称作半导体封装，且可为装置堆叠120提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠120之间提供电耦合。
图16展示实例半导体装置900的横截面视图。在图16中展示的实例中，半导体装置900可包括衬底110、装置堆叠120、内部互连件130、包封体940和外部互连件150。在一些实例中，半导体装置900可包括或被称作模块901。在一些实例中，模块901可包括与本公开中所描述的其它模块的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
衬底110可包括搁架116。搁架116可朝向衬底110的边缘或端部定位，在所述边缘或端部不形成包封体940。因为搁架116不由包封体940包封，所以其可突出到半导体装置900的一侧。定位于搁架116处的内部端子112可在衬底110的第一侧110a处暴露。
在一些实例中，包封体940可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体940可包括凹陷的侧壁946。包封体940可包封装置堆叠120和内部互连件130。包封体940还可在空腔111中形成于装置堆叠120与衬底110之间。在一些实例中，包封体940可仅包封衬底110的第一侧110a的一部分，以允许凹陷的侧壁946向衬底110的覆盖区内部定位。包封体940可暴露衬底110的第一侧110a的一部分。在一些实例中，包封体940可完全包封衬底110的第一侧110a，且接着包封体940的一部分可被去除以形成凹陷的侧壁946。在一些实例中，可通过使用激光器去除包封体940的一部分。凹陷的侧壁946可相对于衬底110的第一侧110a倾斜形成。在一些实例中，形成于衬底110的第一侧110a与凹陷的侧壁946之间的角度(α)可以是锐角。包封体940可保护衬底110、装置堆叠120和内部互连件130以免于受外部环境影响。
衬底110、内部互连件130、包封体940和外部互连件150可包括或被称作半导体封装，且可为装置堆叠120提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠120之间提供电耦合。
图17展示实例半导体装置1000的横截面视图。在图17中展示的实例中，半导体装置1000可包括基底衬底310、模块801、模块互连件1030、包封体340，和基底互连件350。在一些实例中，包括经堆叠模块801的半导体装置1000可包括或被称作嵌入式封装(PIP)装置。在一些实例中，模块半导体装置1000可包括与本公开中所描述的其它半导体装置的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
在一些实例中，可通过在基底衬底310上堆叠模块801来形成半导体装置1000。模块801可使用粘合部件附接到基底衬底310的顶侧，以允许衬底110面向下。模块801例如可以阶梯配置或之字形配置堆叠于基底衬底310的顶侧上，以暴露定位于邻近模块801的凸缘116处的内部端子112。
在一些实例中，模块互连件1030可包括与先前描述的模块互连件330的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。模块互连件1030可电连接于模块801的内部端子112与基底衬底310的内部基底端子312之间，或电连接于模块801的内部端子112之间。在一些实例中，模块互连件1030可电连接到定位在凹陷的侧壁846外部的内部端子112。由于模块互连件1030连接到定位于搁架116上的内部端子112，因此可缩减半导体装置1000的高度。模块互连件1030可在模块801与基底衬底310之间或在模块801之间提供电耦合。在一些实例中，可形成模块互连件1030，以便不超过最顶部模块801的高度，且最顶部模块801可在包封体340的顶侧处暴露。
包封体340可包封模块801和模块互连件1030。在一些实例中，包封体340可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体340可保护模块801和模块互连件1030以免于受外部环境影响。
图18展示实例半导体装置1000′的横截面视图。在图18中展示的实例中，半导体装置1000′可包括基底衬底310、模块901、模块互连件1030、包封体340，和基底互连件350。在一些实例中，半导体装置1000′可包括与先前描述的半导体装置1000的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，包括经堆叠模块901的半导体装置1000′可包括或被称作嵌入式封装(PIP)装置。在一些实例中，模块半导体装置1000′可包括与本公开中所描述的其它半导体装置的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
在一些实例中，可通过在基底衬底310上堆叠模块901来形成半导体装置1000。模块901可使用粘合部件附接到基底衬底310的顶侧，以允许衬底110面向下。模块901例如可以阶梯配置或之字形配置堆叠于基底衬底310的顶侧上，以暴露定位于邻近模块901的凸缘116处的内部端子112。
在一些实例中，模块互连件1030可包括与先前描述的模块互连件330的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。模块互连件1030可电连接于模块901的内部端子112与基底衬底310的内部基底端子312之间，或电连接于模块901的内部端子112之间。在一些实例中，模块互连件1030可电连接到定位在凹陷的侧壁946外部的内部端子112。由于模块互连件1030连接到定位于搁架116上的内部端子112，因此可缩减半导体装置1000的高度。模块互连件1030可在模块901与基底衬底310之间或在模块901之间提供电耦合。在一些实例中，可形成模块互连件1030，以便不超过最顶部模块901的高度，且最顶部模块901可在包封体340的顶侧处暴露。
图19展示实例半导体装置1100的横截面视图。在图19中展示的实例中，半导体装置1100可包括衬底110、装置堆叠120、内部互连件130、包封体1140、外部互连件150，和竖直互连件1160。在一些实例中，半导体装置1100可包括或被称作模块1101。在一些实例中，模块1101可包括与本公开中所描述的其它模块的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
竖直互连件1160可电连接到衬底110的内部端子112。竖直互连件1160可暴露在包封体1140的顶侧处。在一些实例中，竖直互连件1160的顶侧可与包封体1140的顶侧基本上共面。在一些实例中，竖直互连件1160可包括或被称作金属支柱、导电支柱、铜支柱、铜杆、竖直焊线、模具穿孔、焊球，或铜芯焊球。在一些实例中，在包封体1140形成于衬底110上之后，竖直互连件1160可形成为穿过包封体1140。在一些实例中，在竖直互连件1160形成到衬底110的内部端子112之后，包封体1140可包封竖直互连件1160。竖直互连件1160可包括例如金属材料或导电材料，例如金、银、铝或铜。另外，竖直互连件1160的高度可等于形成于衬底110的第一侧110a上的包封体1140。竖直互连件1160可在衬底110与外部装置之间提供电耦合。
在一些实例中，包封体1140可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体1140可包封装置堆叠120、内部互连件130和竖直互连件1160。包封体1140还可在空腔111中形成于装置堆叠120与衬底110之间。包封体1140可暴露竖直互连件1160的顶侧。包封体1140可保护衬底110、装置堆叠120、内部互连件130和竖直互连件1160以免于受外部环境影响。
衬底110、内部互连件130、包封体1140、外部互连件150和竖直互连件1160可包括或被称作半导体封装，且可为装置堆叠120提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠120之间提供电耦合。
图20展示实例半导体装置1200的横截面视图。在图20中展示的实例中，半导体装置1200可包括基底衬底310、模块1101、模块互连件1230、包封体340，和基底互连件350。在一些实例中，包括经堆叠模块1101的半导体装置1200可包括或被称作嵌入式封装(PIP)装置。在一些实例中，模块半导体装置1200可包括与本公开中所描述的其它半导体装置的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
在一些实例中，可通过在基底衬底310上堆叠模块1101来形成半导体装置1200。模块1101可使用粘合部件附接到基底衬底310的顶侧，以允许衬底110面向下。在一些实例中，模块1101可以阶梯配置或之字形配置堆叠于基底衬底310的顶侧上，以暴露邻近模块1101的竖直互连件1160。
在一些实例中，模块互连件1230可包括与先前描述的模块互连件330的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。模块互连件1230可电连接于模块1101的竖直互连件1160与基底衬底310的内部基底端子312之间，或电连接于经堆叠模块1101的竖直互连件1160之间。模块互连件1230可在模块1101与基底衬底310之间或在模块1101之间提供电耦合。
包封体340可包封模块1101和模块互连件1230，且可保护其以免于外部环境影响。
图21展示实例半导体装置1300的横截面视图。在图21中展示的实例中，半导体装置1300可包括衬底1310、装置堆叠120、内部互连件130和包封体1340。在一些实例中，半导体装置1300可包括或被称作模块1301。在一些实例中，模块1300可包括与本公开中所描述的其它模块的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
在一些实例中，衬底1310可包括与先前描述的衬底110的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。举例来说，衬底1310包括可对应地类似于衬底110的空腔111、内部端子112和外部端子113的空腔1311、内部端子1312和外部端子1313。在当前的实例中，空腔1311可形成于衬底1310的一侧处。
衬底1310可定位于半导体装置1300的一侧处。在一些实例中，衬底1310可包括或被称作部分衬底或横向衬底，其中装置堆叠120的至少一侧由衬底1310限界，且装置堆叠120的至少一侧不由衬底1310限界。举例来说，衬底1310可形成为开放矩形或(‘
Figure BDA0003243504340000261
’)形状，其可省去图2H中展示的衬底110的矩形框架的至少一侧。在一些实例中，衬底1310可不对称地形成。由于衬底1310的宽度小于图2H中展示的衬底110，因此半导体装置1300可具有缩减的大小。
空腔1311可形成为穿过衬底1310。举例来说，可通过去除衬底1310的一部分来形成空腔1311。在一些实例中，可通过使用激光器或刀片来切割衬底1310的一部分而形成空腔1311。在一些实例中，空腔1311可提供其中可安装有装置堆叠120的空间。
在一些实例中，包封体1340可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体1340可包封装置堆叠120和内部互连件130。包封体1340还可在空腔1311中形成于装置堆叠120与衬底1310之间。包封体1340可保护衬底1310、装置堆叠120和内部互连件130以免于受外部环境影响。
衬底1310、内部互连件130和包封体1340可包括或被称作半导体封装，且可为装置堆叠120提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠120之间提供电耦合。
图22展示实例半导体装置1400的横截面视图。在图22中展示的实例中，半导体装置1400可包括基底衬底310、模块1301、模块互连件330、包封体340和基底互连件350。在一些实例中，半导体装置1400可包括与先前描述的半导体装置300的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。在一些实例中，包括模块1301的封装的半导体装置1400可包括或被称作嵌入式封装(PIP)装置。在一些实例中，模块半导体装置1400可包括与本公开中所描述的其它半导体装置的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
在一些实例中，可通过在基底衬底310上堆叠模块1301来形成半导体装置1400。模块1301可使用粘合部件附接到基底衬底310的顶侧，以允许衬底1310面向下。在一些实例中，模块1301可以阶梯配置或之字形配置堆叠于基底衬底310的顶侧上，以暴露邻近模块1301的外部端子1313。
模块互连件330可电连接于模块1301的外部端子1313与基底衬底310的内部基底端子312之间，或电连接于经堆叠模块1301的外部端子1313之间。模块互连件330可在模块1301与基底衬底310之间或在经堆叠模块1301之间提供电耦合。
图23展示实例半导体装置1500的横截面视图。在图23中展示的实例中，半导体装置1500可包括衬底110、装置堆叠120、内部互连件130、包封体1540、外部互连件150，和堆叠盖1570。在一些实例中，半导体装置1500可包括或被称作模块1501。在一些实例中，模块1501可包括与本公开中所描述的其它模块的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
堆叠盖1570可安装在装置堆叠120上。在一些实例中，堆叠盖1570可使用粘合部件附接到定位于装置堆叠120的最顶部端部处的第四电子装置124的顶侧。堆叠盖1570可暴露在包封体1540的顶侧处。在一些实例中，堆叠盖1570的顶侧可与包封体1540的顶侧共面。另外，堆叠盖1570的宽度可小于装置堆叠120的宽度。在一些实例中，堆叠盖1570可定位于第四电子装置124的中心处，以暴露定位于第四电子装置124的一侧处的装置端子124a。在一些实例中，堆叠盖1570可包括或被称作插入裸片、虚设裸片或硅裸片。堆叠盖1570可包括例如半导体材料，例如硅(Si)。在一些实例中，堆叠盖1570的热膨胀系数与装置堆叠120中的电子装置121到124的热膨胀系数的差值小于与包封体1540的热膨胀系数的差值。在一些实例中，堆叠盖1570的热膨胀系数可与装置堆叠120中的电子装置121到124的热膨胀系数基本上相同。在一些实例中，堆叠盖1570可抑制由于装置堆叠120与包封体1540之间的热膨胀系数的差异而出现的翘曲。在一些实例中，堆叠盖1570可为装置堆叠120提供热耗散路径。
在一些实例中，包封体1540可包括与先前描述的包封体140的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。包封体1540可包封装置堆叠120、内部互连件130和堆叠盖1570。在一些实例中，包封体1540可暴露堆叠盖1570的顶侧。包封体1540可保护衬底110、装置堆叠120、内部互连件130和堆叠盖1570以免于受外部环境影响。
在一些实例中，模块1501可堆叠于基底衬底310上，以形成可类似于本公开中所描述的其它经堆叠模块半导体装置的经堆叠模块半导体装置。
图24展示实例半导体装置1600的横截面视图。在图24中展示的实例中，半导体装置1600可包括衬底110、装置堆叠120、内部互连件130、包封体1640、外部互连件150，和堆叠盖1570。在一些实例中，半导体装置1600可包括或被称作模块1601。在一些实例中，模块1601可包括与本公开中所描述的其它模块的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
包封体1640可包封装置堆叠120、内部互连件130和堆叠盖1570。包封体1640可包括侧壁1646。在一些实例中，包封体1640可完全包封衬底110的顶部部分，且包封体1640的边缘或拐角可被去除，进而形成侧壁1646。可通过使用激光器去除包封体1640的一部分。侧壁1646可相对于衬底110的第一侧110a倾斜。在一些实例中，形成于衬底110的第一侧110a与侧壁1646之间的角度可以是锐角。
衬底110、内部互连件130、包封体1640和堆叠盖1570可包括或被称作半导体封装，且可为装置堆叠120提供保护以免于受外部元件或环境暴露影响。另外，半导体封装可在外部组件与装置堆叠120之间提供电耦合。
在一些实例中，模块1601可堆叠于基底衬底310上，以形成可类似于本公开中所描述的其它经堆叠模块半导体装置的经堆叠模块半导体装置。
图25展示实例半导体装置1700的横截面视图。在图25中展示的实例中，半导体装置1700可包括衬底110、装置堆叠120、内部互连件130、包封体1740、外部互连件150，和堆叠盖1570。在一些实例中，半导体装置1600可包括或被称作模块1701。在一些实例中，模块1701可包括与本公开中所描述的其它模块的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
衬底110可包括搁架1716。搁架1716可定位于衬底110的相对端部处，且包封体1740可使搁架1716暴露。由于搁架1716不由包封体1740包封，因此所述搁架可突出到半导体装置1700的相对侧。定位于搁架1716中的内部端子112可在衬底110的第一侧110a处暴露。在一些实例中，外部互连件150可在由包封体1740的周边限定的竖直覆盖区外部、在衬底110的相应搁架1716下方耦合到外部端子113。
包封体1740可包括凹陷的侧壁1746。在一些实例中，包封体1740可仅包封衬底110的第一侧110a的一部分，以允许凹陷的侧壁1746定位在衬底110内部。包封体1740可暴露衬底110的第一侧110a的一部分。在一些实例中，包封体1740可完全包封衬底110的第一侧110a，且接着去除定位于衬底110的边缘处的包封体1740的部分，进而形成凹陷的侧壁1746。可通过使用激光器去除包封体1740的部分。凹陷的侧壁1746可相对于衬底110的第一侧110a倾斜形成。在一些实例中，形成于衬底110的第一侧110a与凹陷的侧壁1746之间的角度可以是锐角。
图26展示实例半导体装置1800的横截面视图。在图26中展示的实例中，半导体装置1800可包括基底衬底310、模块1701、包封体1840、基底互连件350。在一些实例中，包括模块1701的封装的半导体装置1800可包括或被称作嵌入式封装(PIP)装置。在一些实例中，模块半导体装置1800可包括与本公开中所描述的例如半导体装置300的其它半导体装置的元件、特征、材料或形成工艺类似的对应元件、特征、材料或形成工艺。
在一些实例中，可通过在基底衬底310上堆叠模块1701来形成半导体装置1800。模块1701可经堆叠以允许外部互连件150电连接到基底衬底310的内部基底端子312。在一些实例中，模块1701可以笔直竖直图案而非阶梯图案或之字形图案堆叠于基底衬底310上。在一些实例中，模块1701可经堆叠，使得外部互连件150位于邻近模块1701的搁架1716中，且外部互连件150可电连接到邻近模块1701的内部端子112。在一些实例中，模块1701可经堆叠，使得装置堆叠120接触邻近模块1701的堆叠盖1570。在一些实例中，外部互连件150可被称为模块互连件，因为所述外部互连件可用以将模块1701互连在一起或将所述模块互连到基底衬底210，且因为所述外部互连件可在无线接合的情况下执行与模块互连件330(例如，图3、7)类似的功能。
本公开包含对某些实例的引用，然而，所属领域的技术人员应理解，在不脱离本公开的范围的情况下，可以做出各种改变且可以取代等效物。另外，可在不脱离本公开的范围的情况下对公开的实例做出修改。因此，希望本公开不限于公开的实例，而是本公开将包含属于所附权利要求书的范围内的所有实例。

Claims (20)

1.一种半导体装置，其特征在于，包括：
衬底，其包括：
第一衬底侧面，
与所述第一衬底侧面相对的第二衬底侧面，
衬底外侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间，及
衬底内侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间限定空腔；装置堆叠，其在所述空腔中且包括：
第一电子装置；及
第二电子装置，其堆叠于所述第一电子装置上；
第一内部互连件，其耦合到所述衬底和所述装置堆叠；及
包封体，其覆盖所述衬底内侧壁和所述装置堆叠且填充所述空腔。
2.根据权利要求1所述的半导体装置，其特征在于：
所述衬底还包括邻近所述衬底的第一边缘的衬底搁架；
所述衬底搁架在所述第一衬底侧面处包括内部端子；且
所述包封体覆盖所述第一衬底侧面，但使所述衬底搁架和所述内部端子暴露。
3.根据权利要求2所述的半导体装置，其特征在于：
所述包封体在与所述衬底搁架的界面处包括凹陷的侧壁；且
所述凹陷的侧壁倾斜成与所述第一衬底侧面成锐角。
4.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
竖直互连件，其在所述第一衬底侧面上耦合到第一内部端子；
其中所述竖直互连件延伸通过所述包封体且在所述包封体的顶侧处暴露。
5.根据权利要求1所述的半导体装置，其特征在于：
所述装置堆叠的至少一侧不由所述衬底限界。
6.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
堆叠盖，其在所述装置堆叠的顶侧上；
其中：
所述堆叠盖包括盖热膨胀系数；
所述装置堆叠包括装置热膨胀系数；
所述包封体包括包封体热膨胀系数；且
所述盖热膨胀系数与所述装置热膨胀系数的差值小于与所述包封体热膨胀系数的差值。
7.根据权利要求6所述的半导体装置，其特征在于：
所述盖热膨胀系数与所述装置热膨胀系数基本上相同。
8.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
堆叠盖，其在所述装置堆叠的顶侧上；
其中：
所述堆叠盖在所述包封体的顶侧处暴露；且
所述装置堆叠在所述包封体的底侧处暴露。
9.根据权利要求1所述的半导体装置，其特征在于，还包括：
第一外部互连件；及
第二外部互连件；
其中：
所述衬底包括邻近所述衬底的第一边缘的衬底第一搁架，及在所述第一搁架下方在所述第二衬底侧面处的第一外部端子；
所述衬底包括邻近所述衬底的第二边缘的衬底第二搁架，及在所述第二搁架下方在所述第二衬底侧面处的第二外部端子；
所述包封体覆盖所述第一衬底侧面，但使所述衬底第一搁架和所述衬底第二搁架暴露；
所述第一外部互连件在所述包封体的覆盖区外部在所述第一搁架下方耦合到所述第一外部端子；且
所述第二外部互连件在所述包封体的所述覆盖区外部在所述第二搁架下方耦合到所述第二外部端子。
10.一种方法，其特征在于，包括：
接收衬底，其包括：
第一衬底侧面，
与所述第一衬底侧面相对的第二衬底侧面，
衬底外侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间，及
衬底内侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间限定空腔；
提供装置堆叠，所述装置堆叠在所述空腔中且包括：
第一电子装置；及
第二电子装置，其堆叠于所述第一电子装置上；
提供第一内部互连件，所述第一内部互连件耦合到所述衬底和所述装置堆叠；及
提供包封体，所述包封体覆盖所述衬底内侧壁和所述装置堆叠且填充所述空腔。
11.根据权利要求10所述的方法，其特征在于，进一步包括：
在提供所述包封体之前提供在所述第一衬底侧面上耦合到第一内部端子的竖直互连件；
其中所述竖直互连件延伸通过所述包封体且在所述包封体的顶侧处暴露。
12.根据权利要求10所述的方法，其特征在于，进一步包括：
在所述装置堆叠的顶侧上提供堆叠盖。
13.根据权利要求10所述的方法，其特征在于：
所述衬底包括邻近所述衬底的第一边缘的衬底第一搁架，及在所述第一搁架下方在所述第二衬底侧面处的第一外部端子；
所述衬底包括邻近所述衬底的第二边缘的衬底第二搁架，及在所述第二搁架下方在所述第二衬底侧面处的第二外部端子；且
所述包封体覆盖所述第一衬底侧面，但使所述衬底第一搁架和所述衬底第二搁架暴露；
所述方法进一步包括：
提供在所述包封体的覆盖区外部在所述第一搁架下方耦合到所述第一外部端子的第一外部互连件；及
提供在所述包封体的所述覆盖区外部在所述第二搁架下方耦合到所述第二外部端子的第二外部互连件。
14.一种半导体装置，其特征在于，包括：
基底衬底，其具有第一侧和在所述第一侧上的内部基底端子；
在所述基底衬底上方的第一模块，所述第一模块包括：
衬底，其包括：
第一衬底侧面，
与所述第一衬底侧面相对的第二衬底侧面，
衬底外侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间，及
衬底内侧壁，其在所述第一衬底侧面与所述第二衬底侧面之间限定空腔；
装置堆叠，其在所述空腔中且包括：
第一电子装置；及
第二电子装置，其堆叠于所述第一电子装置上；
第一内部互连件，其耦合到所述衬底和所述装置堆叠；及
第一包封体，其覆盖所述衬底内侧壁和所述装置堆叠且填充所述空腔；
在所述第一模块上方的第二模块；及
第二包封体，其在所述基底衬底上方且接触所述第一模块和所述第二模块的横向侧。
15.根据权利要求14所述的半导体装置，其特征在于，进一步包括：
模块互连件，其在所述第二包封体中、与所述内部基底端子和所述第一模块的所述衬底耦合。
16.根据权利要求15所述的半导体装置，其特征在于：
所述第一模块的所述衬底包括邻近所述衬底的第一边缘的衬底搁架；
所述衬底搁架在所述第一衬底侧面处包括内部端子；
所述第一包封体覆盖所述第一衬底侧面，但使所述衬底搁架和所述内部端子暴露；且
所述模块互连件与所述内部端子耦合。
17.根据权利要求16所述的半导体装置，其特征在于：
所述第一包封体在与所述衬底搁架的界面处包括凹陷的侧壁；且
所述凹陷的侧壁倾斜成与所述第一衬底侧面成锐角。
18.根据权利要求15所述的半导体装置，其特征在于：
所述第一模块包括在所述第一衬底侧面上耦合到第一内部端子的竖直互连件；
所述竖直互连件延伸通过所述第一包封体且在所述第一包封体的顶侧处暴露；且
所述模块互连件经由所述竖直互连件与所述衬底耦合。
19.根据权利要求14所述的半导体装置，其特征在于：
所述第一模块在所述装置堆叠的顶侧上包括堆叠盖。
20.根据权利要求14所述的半导体装置，其特征在于，进一步包括：
所述第二包封体中的外部互连件，其接触所述基底衬底的顶侧和所述第一模块的所述衬底的底侧。
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