CN112038328A - 半导体装置及相关方法 - Google Patents

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翰古文
班文贝
李祖亨
张民华
朴东久
金进勇
金杰云
洪诗煌
余祥杰
舒恩·布尔
林基泰
炳武卓
周名佳
李秀碧
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Abstract

一种半导体装置及相关方法。在一个实例中，一种半导体装置可以包括衬底、装置堆叠、第一内部互连和第二内部互连以及包封料。所述衬底可以包括：彼此相对的第一衬底侧和第二衬底侧；衬底外侧壁，所述衬底外侧壁位于所述第一衬底侧与所述第二衬底侧之间；以及衬底内侧壁，所述衬底内侧壁在所述第一衬底侧与所述第二衬底侧之间界定空腔。所述装置堆叠可以位于所述空腔中并且可以包括第一电子装置和堆叠在所述第一电子装置上的第二电子装置。所述第一内部互连可以耦接到所述衬底和所述装置堆叠。所述第二内部互连可以耦接到所述第二电子装置和所述第一电子装置。所述包封料可以覆盖所述衬底内侧壁和所述装置堆叠并且可以填充所述空腔。本文公开了其它实例和相关方法。

Description

半导体装置及相关方法
技术领域
本公开总体上涉及电子装置，并且更具体地涉及半导体装置和用于制造半导体装置的方法。
背景技术
现有半导体封装和用于形成半导体封装的方法存在不足之处，例如造成成本过多、可靠性降低、性能相对较低或封装尺寸太大。对于本领域的技术人员来说，通过将常规和传统方法与本公开进行比较并且参照附图，此类方法的另外的局限性和缺点将变得明显。
发明内容
本揭露的各种态样提供一种半导体装置，所述半导体装置包括：衬底，所述衬底包括：第一衬底侧，第二衬底侧，所述第二衬底侧与所述第一衬底侧相对，衬底外侧壁，所述衬底外侧壁位于所述第一衬底侧与所述第二衬底侧之间，以及衬底内侧壁，所述衬底内侧壁在所述第一衬底侧与所述第二衬底侧之间界定空腔；装置堆叠，所述装置堆叠位于所述空腔中并且包括：第一电子装置；以及第二电子装置，所述第二电子装置堆叠于所述第一电子装置上；第一内部互连，所述第一内部互连耦接到所述衬底和所述装置堆叠；第二内部互连，所述第二内部互连耦接到所述第二电子装置和所述第一电子装置；以及包封料，所述包封料覆盖所述衬底内侧壁和所述装置堆叠并且填充所述空腔。在所述半导体装置中，所述装置堆叠的底部从所述包封料暴露。在所述半导体装置中，所述第二衬底侧与所述包封料的底部和所述装置堆叠的底部共面。在所述半导体装置中，所述包封料覆盖所述第一衬底侧。在所述半导体装置中，所述第一电子装置的顶侧低于所述第一衬底侧；并且所述第二电子装置的顶侧低于所述第一衬底侧。在所述半导体装置中，所述装置堆叠包括堆叠于所述第二电子装置上的第三电子装置；并且所述第三电子装置的顶侧高于所述第一衬底侧。在所述半导体装置中，所述装置堆叠包括堆叠于所述第二电子装置上的第三电子装置；所述第一电子装置的顶侧包括第一装置端子；所述第二电子装置的顶侧包括第二装置端子；所述第三电子装置的顶侧包括第三装置端子；所述第一衬底侧包括第一衬底端子；所述装置堆叠包括偏移配置，其中：所述第二电子装置覆盖所述第一电子装置的大部分顶侧，但是使所述第一装置端子暴露；并且所述第三电子装置覆盖所述第二电子装置的大部分顶侧，但是使所述第二装置端子暴露；所述第一内部互连耦接到所述第一装置端子中的第一个第一装置端子和所述第一衬底端子；所述第二内部互连耦接到所述第二装置端子中的第一个第二装置端子和所述第一装置端子中的第二个第一装置端子；并且第三内部互连耦接到所述第三装置端子中的第一个第三装置端子和所述第二装置端子中的第二个第二装置端子。在所述半导体装置中，所述包封料覆盖所述衬底外侧壁。在所述半导体装置中，所述第一内部互连包括耦接到所述衬底的第一端和耦接到所述装置堆叠的第二端；并且所述第一端的高度高于所述第二端的高度。在所述半导体装置中，所述装置堆叠包括堆叠于所述第二电子装置上的第三电子装置；所述第一电子装置的厚度大于所述第二电子装置的厚度；并且所述第二电子装置的厚度与所述第三电子装置的厚度相同。所述半导体装置包括：竖直互连，所述竖直互连耦接到所述第一衬底侧并且由所述包封料定界，其中所述包封料包括包封料顶侧，所述包封料顶侧具有使所述竖直互连暴露的开口。在所述半导体装置中，所述第二电子装置堆叠于所述第一电子装置的第一侧上；所述装置堆叠包括堆叠于所述第一电子装置的第二侧上的第三电子装置；并且所述第三电子装置包括：从所述包封料暴露的侧壁；以及背离所述第一电子装置并且从所述包封料暴露的侧。在所述半导体装置中，所述衬底包括：衬底竖直部分，所述衬底竖直部分包括所述第一衬底侧；以及衬底突出部部分，所述包括所述第二衬底侧的突出部；并且所述衬底突出部部分包括界定所述空腔的第一宽度的突出部；所述衬底竖直部分界定所述空腔的第二宽度，所述第二宽度大于所述第一宽度；并且所述第一内部互连耦接到所述衬底突出部。在所述半导体装置中，所述第一衬底侧从所述包封料暴露。在所述半导体装置中，基底衬底；模块堆叠，所述模块堆叠包括：第一模块，所述第一模块位于所述基底衬底上并且包括所述衬底、所述装置堆叠、所述第一内部互连和所述第二内部互连以及所述包封料；以及第二模块，所述第二模块位于所述第一模块上并且包括具有第二空腔的第二衬底、位于所述第二空腔中的第二装置堆叠，以及覆盖所述第二装置堆叠并且填充所述第二空腔的第二包封料；以及基底包封料，所述基底包封料覆盖所述基底衬底和所述模块堆叠。在所述半导体装置中，所述基底衬底包括邻近所述模块堆叠的第一侧的第一基底边缘和邻近所述模块堆叠的第二侧的第二基底边缘；所述第一模块的所述衬底包括第一模块端子，所述第一模块端子位于所述第一模块的顶侧处并且与所述第二基底边缘相比更靠近所述第一基底边缘；所述第二模块的所述第二衬底包括第二模块端子，所述第二模块端子位于所述第二模块的顶侧处并且与所述第一基底边缘相比更靠近所述第二基底边缘；第一模块互连从所述第一模块端子延伸到所述基底衬底的所述第一基底边缘；并且第二模块互连从所述第二模块端子延伸到所述基底衬底的所述第二基底边缘。在所述半导体装置中，所述模块堆叠包括：第三模块，所述第三模块位于所述第二模块上并且包括具有第三空腔的第三衬底、位于所述第三空腔中的第三装置堆叠，以及覆盖所述第三装置堆叠并且填充所述第三空腔的第三包封料；所述模块堆叠包括偏移配置，其中：所述第二模块使所述第一模块的顶侧的一部分暴露；并且所述第三模块使所述第二模块的顶侧的一部分暴露；并且所述第二模块的所述第二衬底邻近所述第二模块的所述顶侧并且在所述第二模块的所述顶侧的所暴露部分处包括端子。
本揭露的各种态样提供一种方法，所述方法包括：接收衬底，所述衬底包括：第一衬底侧，第二衬底侧，所述第二衬底侧与所述第一衬底侧相对，衬底外侧壁，所述衬底外侧壁位于所述第一衬底侧与所述第二衬底侧之间，以及衬底内侧壁，所述衬底内侧壁在所述第一衬底侧与所述第二衬底侧之间界定空腔；在所述空腔中提供装置堆叠，并且所述装置堆叠包括：第一电子装置；以及第二电子装置，所述第二电子装置堆叠于所述第一电子装置上；提供第一内部互连，所述第一内部互连耦接到所述衬底和所述装置堆叠；提供第二内部互连，所述第二内部互连耦接到所述第二电子装置和所述第一电子装置；以及提供包封料，所述包封料覆盖所述衬底内侧壁和所述装置堆叠并且填充所述空腔。所述方法包括：将所述衬底附接到载体；将所述装置堆叠的所述第一电子装置附接到所述载体；将所述第一内部互连提供成耦接到所述第一衬底侧处的端子；将所述包封料提供成包封所述第一内部互连；以及去除所述载体以露出与所述包封料的底部和所述装置堆叠的底部共面的所述第二衬底侧。所述方法包括：提供基底衬底；提供模块堆叠，所述模块堆叠包括：第一模块，所述第一模块位于所述基底衬底上并且包括所述衬底、所述装置堆叠、所述第一内部互连和所述第二内部互连、所述包封料以及位于所述第一模块的顶侧处的第一模块端子；第二模块，所述第二模块位于所述第一模块上并且包括具有第二空腔的第二衬底、位于所述第二空腔中的第二装置堆叠、覆盖所述第二装置堆叠并且填充所述第二空腔的第二包封料以及位于所述第二模块的顶侧处的第二模块端子；第三模块，所述第三模块位于所述第二模块上并且包括具有第三空腔的第三衬底、位于所述第三空腔中的第三装置堆叠、覆盖所述第三装置堆叠并且填充所述第三空腔的第三包封料以及位于所述第三模块的顶侧处的第三模块端子；以及偏移配置，其中：
所述第二模块使第一模块端子暴露；并且所述第三模块使所述第二模块端子暴露；提供第一模块互连，所述第一模块互连将所述基底衬底与所述模块堆叠耦接；提供第二模块互连，所述第二模块互连将所述第一模块端子、所述第二模块端子或所述第三模块端子中的一个模块端子耦接到所述第一模块端子、所述第二模块端子或所述第三模块端子中的另一个模块端子；以及提供基底包封料，所述基底包封料覆盖所述基底衬底、所述模块堆叠、所述第一模块互连和所述第二模块互连以及所述第一模块端子、所述第二模块端子和所述第三模块端子。
附图说明
图1A到1B示出了示例半导体装置的横截面视图。
图2A到2H示出了用于制造示例半导体装置的示例方法的横截面视图。
图3示出了示例半导体装置的横截面视图。
图4A到4H示出了用于制造示例半导体装置的示例方法的横截面视图。
图5示出了示例半导体装置的横截面视图。
图6A到6C示出了用于制造示例半导体装置的示例方法的横截面视图。
图7示出了示例半导体装置的横截面视图。
图8示出了示例半导体装置的横截面视图。
图9A到9G示出了用于制造示例半导体装置的示例方法的横截面视图。
图10示出了示例半导体装置的横截面视图。
图11示出了示例半导体装置的横截面视图。
图12A到12D示出了用于制造示例半导体装置的示例方法的横截面视图。
图13示出了示例半导体装置的横截面视图。
图14示出了示例半导体装置的横截面视图。
以下讨论提供了半导体装置和制造半导体装置的方法的各个实例。此类实例是非限制性的，并且所附权利要求的范围不应限于所公开的特定实例。在以下讨论中，术语“实例”和“例如”是非限制性的。
附图展示了一般的构造方式，并且可以省略公知特征和技术的描述和细节，以避免不必要地模糊本公开。另外，附图中的元件不一定按比例绘制。例如，附图中的元件中的一些元件的尺寸可能相对于其它元件而被放大以有助于改善对本公开中所讨论的实例的理解。不同附图中的相同附图标记表示相同的元件。
术语“或”意指由“或”连接的列表中的项目中的任何一个或多个项目。作为实例，“x或y”意指三元素集合{(x),(y),(x,y)}中的任何元素。作为另一个实例，“x、y或z”意指七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。
术语“包括(comprises)”、“包括(comprising)”、“包含(includes)”或“包含(including)”是“开放式”术语并且指定存在所陈述的特征，但不排除存在或添加一个或多个其它特征。
术语“第一”、“第二”等在本文中可以用于描述各种元件，并且这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件进行区分。例如，在不脱离本公开的教导的情况下，本公开中所讨论的第一元件可以被称为第二元件。
除非另外指定，否则术语“耦接”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。例如，如果元件A耦接到元件B，则元件A可以直接接触元件B或通过中间元件C间接连接到元件B。类似地，术语“之上”或“上”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。
具体实施方式
在一个实例中，一种半导体装置可以包括衬底、装置堆叠、第一内部互连、第二内部互连和包封料。所述衬底可以包括：第一衬底侧；第二衬底侧，所述第二衬底侧与所述第一衬底侧相对；衬底外侧壁，所述衬底外侧壁位于所述第一衬底侧与所述第二衬底侧之间；以及衬底内侧壁，所述衬底内侧壁在所述第一衬底侧与所述第二衬底侧之间界定空腔。所述装置堆叠可以位于所述空腔中并且可以包括第一电子装置和堆叠在所述第一电子装置上的第二电子装置。所述第一内部互连可以耦接到所述衬底和所述装置堆叠。所述第二内部互连可以耦接到所述第二电子装置和所述第一电子装置。所述包封料可以覆盖所述衬底内侧壁和所述装置堆叠并且可以填充所述空腔。
在一个实例中，一种方法可以包括：(a)接收衬底，所述衬底包括：第一衬底侧；第二衬底侧，所述第二衬底侧与所述第一衬底侧相对；衬底外侧壁，所述衬底外侧壁位于所述第一衬底侧与所述第二衬底侧之间；以及衬底内侧壁，所述衬底内侧壁在所述第一衬底侧与所述第二衬底侧之间界定空腔；(b)在所述空腔中提供装置堆叠，所述装置堆叠包括第一电子装置和堆叠在所述第一电子装置上的第二电子装置；(c)提供第一内部互连，所述第一内部互连耦接到所述衬底和所述装置堆叠；(d)提供第二内部互连，所述第二内部互连耦接到所述第二电子装置和所述第一电子装置；以及(e)提供包封料，所述包封料覆盖所述衬底内侧壁和所述装置堆叠并且填充所述空腔。
本公开中包含其它实例。此类实例可以存在于本公开的附图中、权利要求中或说明书中。
图1A-1B示出了示例半导体装置100和100'的横截面视图。在本公开中，对半导体装置100或其元件的提及也可以是对半导体装置100'或其对应的元件的提及。
在图1所示的实例中，半导体装置100可以包括衬底110、装置堆叠120、内部互连130、包封料140以及外部互连150。在一些实例中，半导体装置100可以包括或被称为模块101。
衬底110可以包括空腔111、内部端子112和外部端子113。装置堆叠120可以包括电子装置121、122、123和124。另外，电子装置121、122、123和124可以分别包括装置端子121a、122a、123a和124a。
衬底110、内部互连130、包封料140和外部互连150可以包括或被称为半导体封装，并且可以为装置堆叠120提供保护，使其免受外部元件或环境暴露的影响。另外，所述半导体封装可以在外部组件与装置堆叠120之间提供电耦接。
图2A到2H示出了用于制造示例半导体装置的示例方法的横截面视图。图2A示出了处于早期制造阶段的半导体装置100的横截面视图。
在图2A所示的实例中，可以将衬底110附接到载体10的顶部部分。尽管在图4A中示出了单个衬底110附接到载体10，但是可以将多个衬底110排列在载体10上以同时产生多个模块101。在一些实例中，所述多个衬底110可以由较大的条带或衬底单切而来并且在单切后排列在载体10上，同时在邻近的衬底110之间留下间隙空间。在一些实例中，所述多个衬底110可以在单切前，在仍然呈条带或较大衬底的形式下，在邻近的衬底110之间无间隙空间的情况下附接到载体10。
载体10可以包括基底层11和可拆卸层12。在一些实例中，基底层11可以包括金属、玻璃或半导体材料。在一些实例中，载体10或基底层11可以包括如面板或条带等矩形形状或如晶圆等圆盘形状。可拆卸层12可以包括临时粘结带或膜、revalpha带、热剥离带、粘合带或粘合膜。在一些实例中，可以通过热量、通过化学材料、通过光辐射或通过物理力去除可拆卸层12。
衬底110可以包括空腔111、衬底介电结构114和衬底导电结构115。衬底空腔111可以由衬底介电结构114的内侧壁110i界定。衬底介电结构114可以包括一个或多个电介质，并且衬底导电结构115可以包括一个或多个导体，所述一个或多个导体堆叠在介电结构114的对应电介质之间或嵌入在所述对应电介质中。衬底导电结构115可以包括如内部端子112和外部端子113等衬底端子，所述衬底端子通过衬底导体115a穿过衬底110在内部彼此电连接。
在一些实例中，衬底介电结构114可以包括或被称为一个或多个电介质、介电材料、介电层、钝化层、绝缘层或保护层。在一些实例中，衬底介电结构114可以包括电绝缘材料，如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、模制材料、酚醛树脂、环氧树脂、硅酮或丙烯酸酯聚合物。在一些实例中，衬底介电结构114可以通过各种工艺中的任何一种工艺来形成，如通过旋涂、喷涂、印刷、氧化、PVD(物理气相沉积)、CVD(化学气相沉积)、MOCVD(金属有机化学气相沉积)、ALD(原子层沉积)、LPCVD(低压化学气相沉积)或PECVD(等离子增强化学气相沉积)来形成。衬底介电结构114的相应电介质或层的厚度可以在大约1μm(微米)到大约20μm的范围内。
在一些实例中，衬底导电结构115可以包括或被称为一个或多个导体、导电材料、导电路径、导电层、重新分布层(RDL)、布线图案、迹线图案或电路图案。在一些实例中，衬底导电结构115包括各种导电材料中的任何一种导电材料，如铜、金或银。衬底导电结构115可以通过各种工艺中的任何一种工艺来形成，如通过溅射、无电镀、电镀、PVD、CVD、MODVD、ALD、LPCVD或PECVD来形成。在一些实例中，衬底导电结构115的相应导体或层的厚度可以在大约5μm到大约50μm的范围内。
在一些实例中，衬底110可以包括多层印刷电路板(PCB)、预先形成的衬底、RDL(重新分布层)衬底、中介层、引线框架或微引线框架。在一些实例中，衬底110的厚度可以在大约90μm到大约110μm的范围内。
在一些实例中，空腔111可以形成于衬底110中并且可以被形成为穿过衬底110。例如，可以通过去除衬底110的某一区域来形成空腔111。在一些实例中，可以通过使用激光或刀片切割衬底110的一部分来形成空腔111。在一些实例中，当在衬底110中形成空腔111时，衬底110可以被形成为具有中空区段的基本上矩形的框架。在一些实例中，衬底110可以包括端部开放的平行框架，其中空腔111可以在平行的相对侧由衬底110定界，但是在其它地方可以是端部开放的或不受衬底110定界。空腔111的宽度可以在约8500μm到约9500μm的范围内。在一些实例中，空腔111可以提供可以安装装置堆叠120的空间。另外，空腔111可以用于减小半导体装置100的尺寸，特别是高度。
在一些实例中，内部端子112可以包括或被称为焊盘、接合焊盘、电路图案、布线层或金属层。内部端子112可以包括例如导电材料，如铝、铜、铝合金或铜合金。内部端子112可以通过例如电镀工艺或物理气相沉积(PVD)工艺来形成。内部端子112可以形成于衬底110的第一侧(顶侧)110a上并且暴露于衬底110的上部部分上。在一些实例中，内部端子112可以以用于来往于衬底110和装置堆叠120提供电信号的电触点的形式提供。
在一些实例中，外部端子113可以被称为焊盘、电路图案、布线层或金属层。外部端子113可以包括例如导电材料，如金属材料、铝、铜、铝合金或铜合金。内部端子113可以通过例如电镀工艺或物理气相沉积(PVD)工艺来形成。外部端子113可以形成于衬底110的第二侧(底侧)110b上并且暴露于衬底110的下部部分。在一些实例中，外部端子113可以以用于来往于衬底110和外部电子装置提供电信号的电触点的形式提供。
在一些实例中，衬底110可以是重新分布层(“RDL”)衬底。RDL衬底可以包括一个或多个导电重新分布层和一个或多个介电层，所述一个或多个导电重新分布层和一个或多个介电层(a)可以在RDL衬底要电耦接到的电子装置之上逐层形成，或者(b)可以在载体之上逐层形成，所述载体可以在将电子装置和RDL衬底耦接在一起之后被完全去除或至少部分地去除。RDL衬底可以在圆形晶圆上以晶圆级工艺逐层制造为晶圆级衬底，或者在矩形或方形面板载体上以面板级工艺逐层制造为面板级衬底。RDL衬底可以以可以包含与界定相应的导电重新分布图案或迹线的一个或多个导电层交替堆叠的一个或多个介电层的添加剂堆积工艺形成，所述导电重新分布图案或迹线被配置成共同(a)将电迹线扇出电子装置的占用空间外，或者(b)将电迹线扇入电子装置的占用空间内。可以使用镀覆工艺，例如电镀工艺或无电镀工艺来形成导电图案。导电图案可以包括导电材料，例如铜或其它可镀覆金属。可以使用光图案化工艺，例如光刻工艺和用于形成光刻掩模的光刻胶材料来制作导电图案的位置。RDL衬底的介电层可以利用可以包含光刻掩模的光图案化工艺来图案化，通过所述光刻掩模，光暴露到光图案期望的特征，如介电层中的通孔中。介电层可以由光可界定的有机介电材料，例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并恶唑(PBO)制成。此类介电材料可以以液体形式旋涂或以其它方式涂覆，而不是以预先形成的膜的形式附接。为了允许适当地形成期望的光界定的特征，此类光可界定的介电材料可以省略结构增强剂，或者可以是不含填料的，没有可能会干扰来自光图案化工艺的光的线、织造物或其它颗粒。在一些实例中，不含填料的介电材料的此类不含填料的特性可以允许减小所得的介电层的厚度。尽管上文描述的光可界定的介电材料可以是有机材料，但是在其它实例中，RDL衬底的介电材料可以包括一个或多个无机介电层。一个或多个无机介电层的一些实例可以包括氮化硅(Si3N4)、氧化硅(SiO2)或SiON。所述一个或多个无机介电层可以通过使用氧化或氮化工艺而不是使用光界定的有机介电材料来生长无机介电层来形成。此类无机介电层可以是不含填料的，没有线、织造物或其它不同的无机颗粒。在一些实例中，RDL衬底可以省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且这些类型的RDL衬底可以被称为无芯衬底。本公开中的其它衬底也可以包括RDL衬底。
在一些实例中，衬底110可以是预先形成的衬底。预先形成的衬底可以在附接到电子装置之前制造并且可以包括位于相应的导电层之间的介电层。导电层可以包括铜并且可以使用电镀工艺形成。介电层可以是可以以预先形成的膜的形式而不是以液体的形式附接的相对较厚的非光可界定层，并且可以包含用于刚性或结构性支撑的具有如线、织造物或其它无机颗粒等填料的树脂。由于介电层是非光可界定的，因此可以通过使用钻孔或激光来形成如通孔或开口等特征。在一些实例中，介电层可以包括预浸材料或味之素增层膜(ABF)。预先形成的衬底可以包含永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且介电层和导电层可以形成于永久性芯结构上。在其它实例中，预先形成的衬底可以是省略永久性芯结构的无芯衬底，并且介电层和导电层可以形成于在形成介电层和导电层之后并且在附接到电子装置之前被去除的牺牲载体上。预先形成的衬底可以被称为印刷电路板(PCB)或层压衬底。此类预先形成的衬底可以通过半加成工艺或经改进的半加成工艺来形成。本公开中的其它衬底也可以包括预先形成的衬底。
图2B示出了处于稍后制造阶段的半导体装置100的横截面视图。在图2B所示的实例中，可以在空腔111中形成装置堆叠120。装置堆叠120可以包括第一电子装置121、第二电子装置122、第三电子装置123和第四电子装置124。尽管在图2B中示出了装置堆叠120包括四个电子装置121、122、123和124，但是这不是对本公开的限制。在一些实例中，装置堆叠120可以包括多于四个电子装置或少于四个电子装置。在一些实例中，可以将第一电子装置121附接到载体10的位于空腔111中的顶侧，并且可以使用粘合剂20附接第二电子装置122以覆盖第一电子装置121的大部分顶侧，以便使第一电子装置121的顶侧的包括装置端子121a的一部分暴露。可以使用粘合剂20附接第三电子装置123以覆盖第二电子装置122的大部分顶侧，以便使第二电子装置122的顶侧的包括装置端子122a的一部分暴露，并且可以使用粘合剂20附接第四电子装置124以覆盖第三电子装置123的大部分顶侧，以便使第三电子装置123的顶侧的包括装置端子123a的一部分暴露。在一些实例中，装置堆叠120可以以偏移配置堆叠，如以阶梯配置或以交错或之字形配置堆叠。在一些实例中，偏移配置可以使电子装置121-124对齐，以使相应装置端子121a、122a、123a、124a朝半导体装置100的同一侧暴露。装置堆叠120的高度可以在约110μm到约130μm的范围内。
在一些实例中，当装置堆叠120位于空腔111中时，电子装置121的顶侧可以低于衬底110的顶侧。在一些实例中，电子装置122的顶侧也可以低于衬底110的顶侧。在一些实例中，电子装置123或124的顶侧可以高于衬底110的顶侧。在一些实例中，装置堆叠120的大多数电子装置可以低于衬底110的顶侧。在一些实例中，电子装置122-124中的每个电子装置的厚度可以相同。在一些实例中，电子装置121的厚度可以大于电子装置122、123或124中的任何电子装置的厚度，以便为装置堆叠120提供增加的结构支撑或完整性。在一些实例中，即使电子装置121的厚度大于电子装置122的厚度，电子装置121的集成电路也可以与电子装置122的集成电路相同。
在一些实例中，第一到第四电子装置121、122、123和124可以包括或被称为半导体管芯、半导体芯片或半导体封装，如芯片级封装。电子装置121、122、123和124可以包括例如半导体材料，如硅(Si)。电子装置121、122、123和124可以包括无源电子电路元件或有源电子电路元件，如晶体管。在一些实例中，电子装置121、122、123或124可以包括例如电路，如数字信号处理器(DSP)、微处理器、网络处理器、电源管理处理器、音频处理器、RF电路、无线基带片上系统(SoC)处理器、传感器或专用集成电路(ASIC)。电子装置121、122、123或124可以分别包括装置端子121a、122a、123a或124a。在一些实例中，相应的装置端子121a、122a、123a或124a可以包括或被称为用于来往于电子装置121、122、123或124和衬底110或相邻的电子装置121、122、123或124接收或提供电信号的管芯焊盘、接合焊盘、凸块或电触点。
图2C示出了处于稍后制造阶段的半导体装置100的横截面视图。在图2C所示的实例中，内部互连130可以将衬底110与相应的电子装置121、122、123或124电连接或与装置堆叠120电连接。在一些实例中，内部互连130中的一个或多个内部互连可以将装置端子121a、122a、123a或124a中的一个或多个装置端子与装置端子121a、122a、123a或124a中的一个或多个装置端子连接。
在一些实例中，内部互连130中的一个或多个内部互连可以将衬底110的内部端子112与装置端子121a、122a、123a或124a中的一个或多个装置端子连接。在一些实例中，互连130的第一端可以耦接到衬底110的内部端子112，并且互连130的第二端可以耦接到例如位于空腔111内的装置堆叠120，其中第一端的高度可以高于互连130的第二端的高度。
在一些实例中，内部互连130可以包括或被称为导线、导电线或接合线。内部互连130可以包括例如导电材料，如金属材料、金、银、铝或铜。在一些实例中，内部互连130可以通过引线接合耦接。内部互连130可以在衬底110与装置堆叠120之间或在相应的电子装置121、122、123或124之间提供电耦接。
图2D和2E示出了处于稍后制造阶段的半导体装置100的横截面视图。在图2D所示的实例中，包封料140可以包封装置堆叠120和内部互连130。另外，还可以在装置堆叠120与衬底110的内侧壁110i之间提供包封料140，以填充空腔111。如图2D所示，包封料140可以包覆模制装置堆叠120和内部互连130，并且可以如图2E所示被磨削得更薄。在一些实例中，可以通过在形成期间控制包封料140的高度来省略磨削。
在一些实例中，如图1A关于半导体装置100所示出的，衬底110的外侧壁110s可以保持不被包封料140覆盖，或者可以与所述包封料基本上共面。这种配置可以通过先前描述的用于在载体10上排列多个衬底110的单切前选择方案产生，其中在邻近排列的衬底110之间不存在间隙空间。
在一些实例中，如图1B关于半导体装置100'所示出的，衬底110的外侧壁110s可以被包封料140'覆盖。这种配置可以通过先前描述的用于在载体10上排列多个衬底110的单切后选择方案产生，其中邻近排列的衬底110之间存在间隙空间，并且此间隙空间由包封料140填充。
在一些实例中，包封料140可以包括或被称为保护材料、电介质、模制化合物或封装体。包封料140可以包括各种包封材料或模制材料(例如，树脂、高分子化合物、具有填料的聚合物、环氧树脂、具有填料的环氧树脂、具有填料的环氧丙烯酸酯或硅树脂)。包封料140可以通过各种工艺例如压缩模制工艺、液相包封料模制工艺、真空层压工艺、膏印刷工艺或膜辅助模制工艺来形成。包封料140的高度可以在约100μm到约200μm的范围内。包封料140可以保护装置堆叠120和内部互连130免受外部环境的影响。
图2F示出了处于稍后制造阶段的半导体装置100的横截面视图。在图2F所示的实例中，可以去除定位在衬底110下方的载体10。在一些实例中，当去除载体10时，衬底底侧110b从包封料140露出、暴露。在一些实例中，当去除载体10时，电子装置121的底部或装置堆叠120的底部从包封料140露出、暴露。在一些实例中，当去除载体10时，衬底底侧110b可以与装置堆叠120的底部或与包封料140的底部共面。在一些实例中，在可拆卸层12由于施加的热量、化学物质或辐射而失去粘合性时，载体10可以与衬底110分离。在一些实例中，还可以通过物理力使载体10与衬底110分离。因此，衬底110的第二侧(底侧)110b和装置堆叠120的底侧120b可以被暴露。
图2G示出了处于稍后制造阶段的半导体装置100的横截面视图，并且图2H示出了处于稍后制造阶段的所述半导体装置的透视图。在图2G所示的实例中，可以将外部互连150连接到衬底110的外部端子113。外部互连150可以包括导电凸块、球或柱(如杆或导线)，并且可以包括例如焊料体、铜体或焊料盖。外部互连150可以包括锡(Sn)、银(Ag)、铅(Pb)、铜(Cu)、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi或Sn-Ag-Cu。外部互连150可以通过例如落球(ball drop)工艺、丝网印刷工艺或电镀工艺形成。外部互连150的高度可以在约20μm到约50μm的范围内。外部互连150可以在半导体装置100与外部组件之间提供电连接路径。另外，在连接外部互连150之后，可以执行用于将排列的衬底110彼此分离的单切工艺。因此，如图2H所示，可以完成半导体装置100。
图3示出了示例半导体装置200的横截面视图。在图3所示的实例中，半导体装置200可以包括具有模块101(来自图1的半导体装置100)和模块201的模块堆叠290以及外部互连150和250。半导体装置200可以被形成为具有包括模块101和201的模块堆叠。
第一模块101可以包括衬底110、装置堆叠120、内部互连130和包封料140。第二模块201可以包括衬底210、装置堆叠220、内部互连230、包封料240和竖直互连260。衬底210可以包括空腔211、内部端子212和外部端子213。装置堆叠220可以包括装置221、222、223和224。另外，装置221、222、223和224可以分别包括装置端子221a、222a、223a和224a。
在一些实例中，模块201可以包括与先前描述的模块101的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。例如，模块201的项目210、211、212、213、220、221、221a、222、222a、223、223a、224、224a、230、240、250可以分别对应于或类似于先前描述的模块101的项目110、111、112、113、120、121、121a、122、122a、123、123a、124、124a、130、140、150。模块201还包括耦接到衬底210的内部端子212的竖直互连260。
在一些实例中，衬底210、内部互连230、包封料240和外部互连250可以包括或被称为半导体封装，并且可以为装置堆叠220提供保护，使其免受外部元件或环境暴露的影响。另外，所述半导体封装可以在外部组件与装置堆叠220之间提供电耦接。在一些实例中，模块201可以包括或被称为半导体封装。在一些实例中，具有堆叠的模块101和201的半导体装置200可以包括或被称为层叠封装(Package On Package，POP)装置。
图4A到4G示出了用于制造示例半导体装置的示例方法的横截面视图。图4A示出了处于早期制造阶段的半导体装置200的横截面视图。
在图4A所示的实例中，可以将衬底210附接到载体10的顶部部分，并且可以在衬底210上形成竖直互连260或将所述竖直互连附接到所述衬底。尽管在图4A中示出了单个衬底10附接到载体10，但是可以将多个衬底210彼此紧邻地排列在载体10上以同时产生多个模块101。载体10可以包括基底层11和可拆卸层12。
衬底210可以包括空腔211、内部端子212和外部端子213。内部端子212和外部端子213可以通过衬底导体或内部电路系统穿过衬底210在内部彼此电连接。空腔211可以完全穿过衬底210。
竖直互连260可以形成于衬底210的内部端子212上或耦接到所述内部端子。在一些实例中，竖直互连260可以包括与先前描述的互连150的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。在一些实例中，竖直互连260的高度可以在约50μm到约100μm的范围内。竖直互连260可以在第一模块101与第二模块201之间提供电连接路径。在一些实例中，竖直互连260可以提供被配置成允许将模块进行堆叠的端子。
图4B示出了处于稍后制造阶段的半导体装置200的横截面视图。在图4B所示的实例中，可以在空腔211中形成装置堆叠220，并且形成内部互连230。装置堆叠220可以包括电子装置221-224。尽管在图4B中示出了装置堆叠220包括四个电子装置221-224，但是这不是对本公开的限制。在一些实例中，装置堆叠220可以包括多于四个电子装置或少于四个电子装置。在一些实例中，可以将第一电子装置221附接到载体10的位于空腔211中的顶侧，并且可以使用粘合剂20将第二电子装置222附接到第一电子装置221的顶侧，以便使第一电子装置221的顶侧的包括装置端子221a的一部分暴露。可以使用粘合剂20附接第三电子装置223以覆盖第二电子装置222的顶侧，以便使第二电子装置222的顶侧的包括装置端子222a的一部分暴露，并且可以使用粘合剂20附接第四电子装置224以覆盖第三电子装置223的顶侧，以便使第三电子装置223的顶侧的包括装置端子223a的一部分暴露。在一些实例中，内部互连230可以将衬底210与相应的电子装置221-224中的一个或多个电子装置电耦接，或者可以将装置端子221a、222a、223a或224a彼此耦接。在一些实例中，装置堆叠220可以倾斜地堆叠，如以阶梯配置堆叠，其中电子装置221-224使邻近的电子装置221-224的对应装置端子221a、222a、223a、224a朝半导体装置200的同一侧暴露。装置堆叠220的高度可以在约110μm到约130μm的范围内。
图4C示出了处于稍后制造阶段的半导体装置200的横截面视图。在图4C所示的实例中，包封料240可以包封装置堆叠220、内部互连230和竖直互连260。另外，还可以在装置堆叠220与衬底之间的空腔211中形成包封料240。在一些实例中，包封料240可以包覆模制装置堆叠220、内部互连130和竖直互连260，并且可以将所述包封料的顶侧磨削。包封料240的高度可以在约100μm到约200μm的范围内。包封料240可以保护装置堆叠220、内部互连230和竖直互连260免受外部环境的影响。
图4D示出了处于稍后制造阶段的半导体装置200的横截面视图。在图4D所示的实例中，可以去除定位在衬底210下方的载体10。因此，衬底210的第二侧(底侧)210b和装置堆叠220的底侧可以被暴露。
图4E示出了处于稍后制造阶段的半导体装置200的横截面视图。在图4E所示的实例中，可以通过包封料240的相应开口或通孔241使竖直互连260暴露。在一些实例中，开口241可以通过借助于锯切工艺、磨削工艺、激光工艺或蚀刻工艺去除包封料240的一部分来形成。在一些实例中，竖直互连260部分延伸穿过包封料240，使得竖直互连260的顶端低于包封料240的顶侧或相对于所述顶侧下沉。在一些实例中，竖直互连260完全延伸穿过包封料240，使得竖直互连260的顶端与包封料240的顶侧基本上共面或凸出超过所述顶侧。在一些实例中，通孔241与竖直互连260的形状或侧壁接触或相符，而无论是部分还是完全穿到包封料240的顶侧。
图4F示出了处于稍后制造阶段的半导体装置200的横截面视图。在图4F所示的实例中，可以将外部互连250连接到衬底210的外部端子213。
图4G示出了处于稍后制造阶段的半导体装置200的横截面视图。在图4G所示的实例中，半导体装置200可以包括彼此堆叠的模块101和201。尽管示出了两个堆叠的模块，但是这不是对本公开的限制。在一些实例中，半导体装置500可以包括多于两个堆叠的模块或少于两个堆叠的模块。模块201和101可以被堆叠成使得竖直互连260和150彼此电连接。在一些实例中，可以将模块201的所形成的竖直互连260和模块101的互连150熔化或回流在一起，从而将所述模块彼此电连接。尽管示出了半导体装置200包括模块101和201，但是可以存本公开的其它模块或电子装置可以代替此类模块101或201中的一个或多个模块的实例。
图4H示出了示例半导体装置200'的横截面视图。在图4H所示的实例中，半导体装置200'可以包括半导体装置200、基底衬底310、包封料340、基底互连350和底部填料345。竖直互连260在图4H中被示出为柱(先前描述的用于竖直互连260的选择方案之一)，但是其可以包括其它互连260选择方案中的任何选择方案。在本实例中，竖直互连260的顶端与包封料240的顶侧基本上共面。在一些实例中，包括封装半导体装置200的半导体装置200'可以包括或被称为内嵌封装(Package-In-Package，PIP)装置。
在一些实例中，基底衬底310可以包括与先前描述的衬底110的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。在本实例中，衬底310不包括和衬底110的空腔111一样的空腔。在一些实例中，包封料340可以包括与先前描述的包封料140的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。
在一些实例中，可以在模块201与衬底310之间或模块101与模块201之间提供底部填料345。在一些实例中，底部填料345可以覆盖模块201的侧壁。在一些实例中，底部填料345可以覆盖模块101的侧壁。在一些实例中，模块101的顶侧或模块101的侧壁的顶部部分可以保持不被底部填料345覆盖。底部填料345在一些实例中可以省略，或者可以被视为包封料340的一部分。在一些实例中，底部填料345和包封料340可以包括不同的材料层。在一些实例中，底部填料345可以类似于包封料340，或者底部填料345和包封料340可以包括同一材料层。在一些实例中，底部填料345可以被称为电介质、绝缘膏或非导电膏。在一些实例中，底部填料345可以是不具有无机填料的树脂或电介质。在一些实例中，可以使用毛细管作用将底部填料345插入衬底310与模块201之间，或者插入模块201与模块101之间。在一些实例中，可以在将模块201与衬底310耦接之前或在将模块101与模块201耦接之前应用底部填料180。本公开中的其它实例可以包括位于相应的衬底或模块之间或周围的类似于底部填料345的底部填料。
图5示出了示例半导体装置300的横截面视图。在图5所示的实例中，半导体装置300可以包括基底衬底310、模块堆叠390、包封料340和基底互连350。模块堆叠390可以包括本公开中描述的模块中的两个或两个以上模块的堆叠，如模块101的堆叠。基底衬底310可以包括内部基底端子312和外部基底端子313。在一些实例中，包括模块101的封装的半导体装置300可以包括或被称为内嵌封装(PIP)装置。
图6A到6C示出了用于制造示例半导体装置的示例方法的横截面视图。图6A示出了处于早期制造阶段的半导体装置300的横截面视图。
在图6A所示的实例中，可以提供基底衬底310。在一些实例中，基底衬底310可以包括与先前描述的衬底110的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。例如，衬底310包括可以对应地类似于衬底110的衬底导电结构115、内部端子112、外部端子113和衬底导体115a的衬底导电结构315、内部基底端子312、外部基底端子313和衬底导体315a。在本实例中，衬底310不包括和衬底110的空腔111一样的空腔。
图6B示出了处于稍后制造阶段的半导体装置300的横截面视图。在图6B所示的实例中，可以添加模块堆叠390，其中模块101堆叠于基底衬底310上，并且模块互连330可以将模块堆叠390与基底衬底310电连接。可以使用粘合剂将模块堆叠390附接到基底衬底310的顶侧，使得衬底110的侧110b面朝上。因此，衬底110的外部端子113可以被暴露。在一些实例中，模块101可以以之字形配置堆叠于基底衬底310的顶侧上。尽管半导体装置300在图6B中被示出为包括四个模块101，但是这不是对本公开的限制。在一些实例中，半导体装置300可以包括多于四个模块101或少于四个模块101。尽管半导体装置300在图6B中被示出为包括具有模块101的模块堆叠390，但是可以存在本公开的其它模块或电子装置可以代替此类模块101中的一个或多个模块的实例。
模块互连330可以电连接在模块101的外部端子113与基底衬底310的内部基底端子312之间，或者电连接在不同模块101的外部端子113之间。在一些实例中，模块互连330可以被称为导线、导电线或接合线。模块互连330可以包括例如导电材料，如金属材料、金、银、铝或铜。在一些实例中，模块互连330可以通过引线接合电连接在模块101的外部端子113与基底衬底310的内部基底端子312之间。模块互连330可以在模块101与基底衬底310之间或在模块101中的不同模块之间提供电耦接。
图6C示出了处于稍后制造阶段的半导体装置300的横截面视图。在图6C所示的实例中，包封料340可以覆盖模块堆叠390、模块互连330和基底衬底310。基底互连350可以连接到基底衬底310的外部基底端子313。在一些实例中，包封料340可以包括与先前描述的包封料140的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。包封料340可以保护模块堆叠390和模块互连330免受外部环境的影响。
在一些实例中，基底互连350可以包括与先前描述的互连150的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。基底互连350可以在半导体装置300与如主板或PCB板等外部组件之间提供电连接路径。
模块堆叠390的模块可以包括彼此不同的朝向。在一些实例中，模块堆叠390的模块可以通过模块互连330耦接到基底衬底310的不同侧或边缘。
基底衬底310可以包括未被模块堆叠390的覆盖区覆盖的基底边缘316和317。基底衬底310的基底边缘316和317可以分别邻近模块堆叠390的模块堆叠侧396和397。在一些实例中，模块堆叠390的模块可以在其相应的模块顶侧处包括其相应的衬底110的相应的模块端子113。在本实例中，模块堆叠390的模块101可以包括向上堆叠于基底衬底310上的模块3011、3012、3013和3014。模块3011和3013在第一方向上朝向，使得其相应的模块端子113与模块堆叠侧397或基底边缘317相比邻近或更靠近模块堆叠侧396或基底边缘316。相反，模块3012和3014在第二方向上朝向，使得其相应的模块端子113与模块堆叠侧396或基底边缘316相比邻近或更靠近模块堆叠侧397或基底边缘317。模块互连330从模块3011和3013的模块端子113延伸到衬底310的邻近基底边缘316。相反，模块互连330从模块3012和3014的模块端子113延伸到衬底310的邻近基底边缘317。
与所有模块都具有同一朝向并且耦接到衬底310的同一基底边缘的情形相比，模块堆叠390的模块的此类不同朝向允许信号在基底衬底310周围更均匀地分布。与所有模块都具有同一朝向并且模块互连330中的一些模块互连反而需要路由到衬底310的更远基底边缘的情形相比，模块堆叠390的模块的此类不同朝向允许模块互连330的信号路径更短、更快。
图7示出了示例半导体装置300'的横截面视图。在图7所示的实例中，半导体装置300'可以包括基底衬底310、模块堆叠390'、模块互连330、包封料340和基底互连350。在一些实例中，半导体装置300'可以包括与先前描述的半导体装置300的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。在一些实例中，模块可以以偏移配置堆叠以使邻近的模块101的对应外部端子113暴露。例如，图5-6所示的模块堆叠390包括呈交错或之字形图案的偏移模块配置，并且图7所示的模块堆叠390'包括呈阶梯图案的偏移模块配置。
图8示出了示例半导体装置400的横截面视图。在图8所示的实例中，半导体装置400可以包括衬底110、装置堆叠420、内部互连130、包封料440a和440b以及互连450a和450b。
装置堆叠420可以包括电子装置421、422、423和424。另外，电子装置421、422、423和424可以分别包括装置端子421a、422a、423a和424a。
图9A到9G示出了用于制造示例半导体装置的示例方法的横截面视图。图9A示出了处于早期制造阶段的半导体装置400的横截面视图。
在图9A所示的实例中，可以将衬底110以及电子装置421和422附接到载体10的顶部部分。衬底110可以包括空腔111、内部端子112和外部端子113。在一些实例中，电子装置421或422可以包括与先前描述的电子装置121-124的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。装置421和422可以分别包括装置端子421a和422a。可以将装置421和422依次堆叠于空腔111中。在一些实例中，可以将第一电子装置421附接到载体10的位于空腔111中的顶侧，并且可以使用粘合剂20将第二电子装置422附接到第一电子装置421的顶侧，以便使第一电子装置421的顶侧的包括装置端子421a的一部分暴露。另外，电子装置421和422可以被形成为使得电子装置421和422的高度之和小于衬底110的高度。
图9B示出了处于稍后制造阶段的半导体装置400的横截面视图。在图9B所示的实例中，可以将互连450a电连接到衬底110的第一侧110a上的内部端子112。内部互连130可以将衬底110与电子装置421和422的装置端子421a和422a电连接，或者可以将装置端子421a和422a彼此电连接。在一些实例中，互连450a可以包括与先前描述的互连150或260的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。
图9C示出了处于稍后制造阶段的半导体装置400的横截面视图。在图9C所示的实例中，包封料440a可以包封电子装置421和422以及内部互连130。另外，包封料440a可以覆盖衬底110的第一侧(顶侧)110a，并且可以包封互连450a的一部分。还可以在电子装置421-422与衬底110之间的空腔111中形成包封料440a。在一些实例中，包封料440a可以包括与先前描述的包封料140的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。包封料440a的高度可以在约120μm到约150μm的范围内。包封料440a可以保护电子装置421和422以及内部互连130免受外部环境的影响。
图9D示出了处于稍后制造阶段的半导体装置400的横截面视图。在图9D所示的实例中，可以去除定位在衬底110下方的载体10。可以将衬底110翻转，使得其第二侧(底侧)110b面朝上。在去除了载体10的情况下，可以将电子装置423堆叠于电子装置421上，使得电子装置422和423堆叠在电子装置421的相对侧处。电子装置423从包封料440a凸出，使其侧壁和其(背离电子装置421的)顶侧从包封料440a暴露。
在一些实例中，电子装置424可以作为装置堆叠420的一部分堆叠于电子装置423上。电子装置423和424可以分别包括装置端子423a和424a。在一些实例中，可以使用粘合剂20将第三电子装置423附接到第一电子装置421的顶部部分，并且可以使用粘合剂20将第四电子装置424附接到第三电子装置423的顶部部分，以便使第三电子装置423的顶侧的包括装置端子423a的一部分暴露。装置堆叠420可以被堆叠成使得第一电子装置421的装置端子421a和第二电子装置422的装置端子422a面向第一方向，并且第三电子装置423的装置端子423a和第四电子装置424的装置端子424a面向与第一方向相反的第二方向。
图9E示出了处于稍后制造阶段的半导体装置400的横截面视图。在图9E所示的实例中，可以将互连450b电连接到衬底110的外部端子113。内部互连130可以将衬底110与电子装置423和424的装置端子423a和424a电连接，或者可以将装置端子423a和424a彼此电连接。在一些实例中，互连450b可以包括与先前描述的互连150、260或40a的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。在一些实例中，互连450b可以在半导体装置400与堆叠于半导体装置400上的另一个半导体装置或封装之间提供电连接路径。
图9F示出了处于稍后制造阶段的半导体装置400的横截面视图。在图9F所示的实例中，包封料440b可以包封电子装置423和424、内部互连130以及互连450b。在一些实例中，包封料440b可以包括与先前描述的包封料440a的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。包封料440b可以接触包封料440a，并且可以覆盖衬底110的第二侧110b。包封料440b的高度可以在约120μm到约150μm的范围内。包封料440b可以保护电子装置423和424、内部互连130以及外部互连440b免受外部环境的影响。
图9G示出了处于稍后制造阶段的半导体装置400的横截面视图。在图9G所示的实例中，可以通过在包封料440b中形成相应的开口或通孔441来使互连450b暴露。在一些实例中，开口441可以通过借助于锯切工艺、磨削工艺、激光工艺或蚀刻工艺去除包封料440b的一部分来形成。在一些实例中，互连450b部分延伸穿过包封料440b，使得互连450b的顶端低于包封料440b的顶侧或相对于所述顶侧下沉。在一些实例中，互连450b完全延伸穿过包封料440b，使得互连450b的顶端与包封料440b的顶侧基本上共面或凸出超过所述顶侧。在一些实例中，通孔441与互连450b的形状或侧壁接触或相符，而无论是部分还是完全穿到包封料440b的顶侧。
图10示出了示例半导体装置500的横截面视图。在图10所示的实例中，半导体装置500可以包括具有彼此堆叠的半导体装置400的模块堆叠590。在一些实例中，半导体装置400可以通过图9A到9G所示的方法来制造。彼此堆叠的半导体装置400中的每个半导体装置可以被称为模块。尽管示出了三个彼此堆叠的模块400，但是这不是对本公开的限制。在一些实例中，半导体装置500可以包括多于三个堆叠的模块或少于三个堆叠的模块。模块400可以被堆叠成使得互连450a和450b彼此电连接。在一些实例中，可以使形成于模块400的空腔441中的互连450b和形成于另一个模块的衬底的第一侧上的互连450a熔化或回流在一起，从而将模块400彼此电连接。尽管示出了半导体装置500包括模块400，但是可以存在本公开的其它模块或电子装置可以代替此类模块400中的一个或多个模块的实例。
图11示出了示例半导体装置600的横截面视图。在图11所示的实例中，半导体装置600可以包括衬底610、装置堆叠120、内部互连130、包封料140以及外部互连150。在一些实例中，半导体装置600可以包括或被称为模块601。
衬底610可以包括衬底突出部(ledge)部分6101和衬底竖直部分6102。衬底突出部部分6101可以包括突出部615。另外，衬底610可以包括空腔611、内部端子612和外部端子613。装置堆叠120可以包括电子装置121、122、123和124。另外，电子装置121、122、123和124可以分别包括装置端子121a、122a、123a和124a。
衬底610、内部互连130、包封料140和外部互连150可以包括或被称为半导体封装，并且可以为装置堆叠120提供保护，使其免受外部元件或环境暴露的影响。另外，所述半导体封装可以在外部组件与装置堆叠120之间提供电耦接。
图12A到12D示出了用于制造示例半导体装置的示例方法的横截面视图。图12A示出了处于早期制造阶段的半导体装置600的横截面视图。
在图12A所示的实例中，可以在载体10的顶部部分上形成衬底610或者将其附接到所述顶部部分。衬底610可以包括空腔611。在一些实例中，空腔611可以包括具有第一宽度d1并且穿过衬底610的第一侧610a和第二侧610b的孔口610d1，以及之后形成并穿过衬底610的一部分的具有第二宽度d2的孔口610d2。第一宽度d1可以小于第二宽度d2(d1＜d2)。在一些实例中，第一宽度d1可以由衬底突出部部分6101定界或界定，并且第二宽度d2可以由衬底竖直部6102定界或界定。在一些实例中，空腔611可以通过形成具有第二宽度d2的孔口610d2并形成具有第一宽度d1的孔口610d1来形成。在一些实例中，可以使用激光、刀片或冲压工具来形成空腔611。在一些实例中，衬底突出部部分6101和衬底竖直部分6102可以是耦接在一起作为单一衬底的不同衬底。在一些实例中，可以形成衬底突出部部分6101(具有或不具有孔口610d1)或衬底竖直部分6102(具有或不具有孔口610d2)中的第一部分，并且可以将第二部分形成于所述第一部分上。在一些实例中，空腔611可以提供可以安装装置堆叠120的空间。
衬底610可以包括具有突出部615的衬底突出部部分6101以及衬底竖直部分6102。衬底突出部部分6101可以界定衬底610的底部，并且可以包括比衬底竖直部分6102朝空腔611侧向凸出得更远的突出部615。衬底竖直部分6102可以界定衬底610的顶部，并且可以定位在衬底突出部部分6101上。
在一些实例中，衬底610可以包括内部端子612和外部端子613。内部端子612可以形成于突出部615上。在一些实例中，内部端子612或外部端子613可以包括与先前描述的内部端子112或外部端子113的元件、特征、材料或形成工艺类似的对应的元件、特征、材料或形成工艺。在一些实例中，内部端子612可以以用于来往于衬底610和装置堆叠120路由电信号的电触点的形式提供。
外部端子613可以定位于衬底610的第一侧(顶侧)610a和第二侧(底侧)610b上。定位于第一侧610a上的外部端子613和定位于第二侧610b上的外部端子613可以通过内部电路系统或衬底导体615a穿过衬底610在内部彼此电连接。另外，外部端子613可以通过内部电路系统或衬底导体615a穿过衬底610在内部电连接到内部端子612。在一些实例中，外部端子613可以以用于来往于衬底610和如主板或PCB板等外部组件路由电信号的电触点的形式提供。
图12B示出了处于稍后制造阶段的半导体装置600的横截面视图。在图12B所示的实例中，可以在空腔611中形成装置堆叠120，并且内部互连130可以将衬底610和装置堆叠120或电子装置121、122、123和124中的每个电子装置电连接。在一些实例中，装置堆叠120的高度可以比衬底610的高度小。
在一些实例中，内部互连130可以将衬底610的突出部615上的内部端子612与电子装置121-124的装置端子121a-124a中的任何装置端子电连接。在一些实例中，结合突出部615可以减小半导体装置600的尺寸，特别是高度。在一些实例中，内部互连130可以将装置端子121a、122a、123a或124a彼此电耦接。
图12C示出了处于稍后制造阶段的半导体装置600的横截面视图。在图12C所示的实例中，包封料140可以包封装置堆叠120和内部互连130。在一些实例中，包封料140可以形成于空腔611中并且可以使衬底610的第一侧610a暴露于外部。包封料140可以保护装置堆叠120和内部互连130免受外部环境的影响。
图12D示出了处于稍后制造阶段的半导体装置600的横截面视图。在图12D所示的实例中，可以将定位在衬底610下方的载体10去除，并且可以将外部互连150连接到外部端子613。在一些实例中，可以将载体10与衬底610分离，从而使定位在衬底610的第二侧610b上的外部端子613暴露。外部互连150可以电连接到定位在衬底610的第二侧610b上的外部端子613。外部互连150可以在半导体装置600与如主板或PCB板等外部组件之间提供电连接路径。
图13示出了示例半导体装置700的横截面视图。在图13所示的实例中，半导体装置700可以包括具有彼此堆叠的模块601的模块堆叠790、接口结构730和外部互连150。在一些实例中，可以通过堆叠图11-12的模块601来形成半导体装置700。尽管示出了四个模块601，但这不是对本公开的限制。在其它实例中，可以通过堆叠多于四个模块601或少于四个模块601来形成半导体装置700。尽管示出了半导体装置700包括模块601，但是可以存在本公开的其它模块或电子装置可以代替此类模块601中的一个或多个模块的实例。
模块601可以使用接口结构730而耦接在一起并且彼此电连接。在一些实例中，接口结构730可以包括导电粘合剂，如各向异性导电膜(ACF)。导电粘合剂730可以包括绝缘层和分散在绝缘层中的导电颗粒，如金属颗粒或涂覆有金属的聚合物颗粒。在一些实例中，导电粘合剂730可以插置在模块601之间并且经受加热和压力，从而利用导电颗粒将外部端子613彼此电连接。导电粘合剂730的不具有外部端子613的部分可以通过绝缘层彼此电绝缘。在一些实例中，导电粘合剂730或其导电颗粒可以包括或被称为互连。外部互连150可以连接到半导体装置700的最底部模块的外部端子613。可以有实例是，其中接口结构730可以包括类似于互连150的互连——而无论是附加于导电粘合剂还是代替导电粘合剂——以耦接半导体装置700的不同模块。
图14示出了示例半导体装置700'的横截面视图。在图14所示的实例中，半导体装置700'可以包括基底衬底310、具有堆叠模块601的模块堆叠790、导电粘合剂730、包封料340和外部互连350。基底衬底310可以包括位于其第一侧(顶侧)上的内部基底端子312以及位于其第二侧(底侧)上的外部基底端子313，所述第二侧与所述基底衬底的第一侧相对。在一些实例中，包括模块601的封装的半导体装置700'可以包括或被称为内嵌封装(PIP)装置。
在一些实例中，可以通过将模块601堆叠于基底衬底310上来形成半导体装置700'。在一些实例中，可以使用导电粘合剂730将模块601彼此堆叠。在一些实例中，可以使用相应的互连150将模块601彼此堆叠。包封料340可以包封模块601和基底衬底310的顶部，并且外部互连350可以电连接到基底衬底310的外部基底端子313。尽管示出了半导体装置700'包括模块601，但是可以存在本公开的其它模块或电子装置可以代替此类模块601中的一个或多个模块的实例。
本公开包含对某些实例的引用，然而，本领域的技术人员应理解的是，在不脱离本公开的范围的情况下，可以作出各种改变并且可以取代等同物。另外，在不脱离本公开的范围的情况下，可以对所公开的实例进行修改。因此，意图在于：本公开不受限于所公开的实例，而是本公开将包含落入所附权利要求书的范围内的所有实例。

Claims (20)

1.一种半导体装置，其包括：
衬底，所述衬底包括：
第一衬底侧，
第二衬底侧，所述第二衬底侧与所述第一衬底侧相对，
衬底外侧壁，所述衬底外侧壁位于所述第一衬底侧与所述第二衬底侧之间，以及
衬底内侧壁，所述衬底内侧壁在所述第一衬底侧与所述第二衬底侧之间界定空腔；
装置堆叠，所述装置堆叠位于所述空腔中并且包括：
第一电子装置；以及
第二电子装置，所述第二电子装置堆叠于所述第一电子装置上；
第一内部互连，所述第一内部互连耦接到所述衬底和所述装置堆叠；
第二内部互连，所述第二内部互连耦接到所述第二电子装置和所述第一电子装置；以及
包封料，所述包封料覆盖所述衬底内侧壁和所述装置堆叠并且填充所述空腔。
2.根据权利要求1所述的半导体装置，其中：
所述装置堆叠的底部从所述包封料暴露。
3.根据权利要求1所述的半导体装置，其中：
所述第二衬底侧与所述包封料的底部和所述装置堆叠的底部共面。
4.根据权利要求1所述的半导体装置，其中：
所述包封料覆盖所述第一衬底侧。
5.根据权利要求1所述的半导体装置，其中：
所述第一电子装置的顶侧低于所述第一衬底侧；并且
所述第二电子装置的顶侧低于所述第一衬底侧。
6.根据权利要求5所述的半导体装置，其中：
所述装置堆叠包括堆叠于所述第二电子装置上的第三电子装置；并且
所述第三电子装置的顶侧高于所述第一衬底侧。
7.根据权利要求1所述的半导体装置，其中：
所述装置堆叠包括堆叠于所述第二电子装置上的第三电子装置；
所述第一电子装置的顶侧包括第一装置端子；
所述第二电子装置的顶侧包括第二装置端子；
所述第三电子装置的顶侧包括第三装置端子；
所述第一衬底侧包括第一衬底端子；
所述装置堆叠包括偏移配置，其中：
所述第二电子装置覆盖所述第一电子装置的大部分顶侧，但是使所述第一装置端子暴露；并且
所述第三电子装置覆盖所述第二电子装置的大部分顶侧，但是使所述第二装置端子暴露；
所述第一内部互连耦接到所述第一装置端子中的第一个第一装置端子和所述第一衬底端子；
所述第二内部互连耦接到所述第二装置端子中的第一个第二装置端子和所述第一装置端子中的第二个第一装置端子；并且
第三内部互连耦接到所述第三装置端子中的第一个第三装置端子和所述第二装置端子中的第二个第二装置端子。
8.根据权利要求1所述的半导体装置，其中：
所述包封料覆盖所述衬底外侧壁。
9.根据权利要求1所述的半导体装置，其中：
所述第一内部互连包括耦接到所述衬底的第一端和耦接到所述装置堆叠的第二端；并且
所述第一端的高度高于所述第二端的高度。
10.根据权利要求1所述的半导体装置，其中：
所述装置堆叠包括堆叠于所述第二电子装置上的第三电子装置；
所述第一电子装置的厚度大于所述第二电子装置的厚度；并且
所述第二电子装置的厚度与所述第三电子装置的厚度相同。
11.根据权利要求1所述的半导体装置，其包括：
竖直互连，所述竖直互连耦接到所述第一衬底侧并且由所述包封料定界，
其中所述包封料包括包封料顶侧，所述包封料顶侧具有使所述竖直互连暴露的开口。
12.根据权利要求1所述的半导体装置，其中：
所述第二电子装置堆叠于所述第一电子装置的第一侧上；
所述装置堆叠包括堆叠于所述第一电子装置的第二侧上的第三电子装置；并且
所述第三电子装置包括：
从所述包封料暴露的侧壁；以及
背离所述第一电子装置并且从所述包封料暴露的侧。
13.根据权利要求1所述的半导体装置，其中：
所述衬底包括：
衬底竖直部分，所述衬底竖直部分包括所述第一衬底侧；以及
衬底突出部部分，所述包括所述第二衬底侧的突出部；并且
所述衬底突出部部分包括界定所述空腔的第一宽度的突出部；
所述衬底竖直部分界定所述空腔的第二宽度，所述第二宽度大于所述第一宽度；并且
所述第一内部互连耦接到所述衬底突出部。
14.根据权利要求1所述的半导体装置，其中：
所述第一衬底侧从所述包封料暴露。
15.根据权利要求1所述的半导体装置，其包括：
基底衬底；
模块堆叠，所述模块堆叠包括：
第一模块，所述第一模块位于所述基底衬底上并且包括所述衬底、所述装置堆叠、所述第一内部互连和所述第二内部互连以及所述包封料；以及
第二模块，所述第二模块位于所述第一模块上并且包括具有第二空腔的第二衬底、位于所述第二空腔中的第二装置堆叠，以及覆盖所述第二装置堆叠并且填充所述第二空腔的第二包封料；以及
基底包封料，所述基底包封料覆盖所述基底衬底和所述模块堆叠。
16.根据权利要求15所述的半导体装置，其中：
所述基底衬底包括邻近所述模块堆叠的第一侧的第一基底边缘和邻近所述模块堆叠的第二侧的第二基底边缘；
所述第一模块的所述衬底包括第一模块端子，所述第一模块端子位于所述第一模块的顶侧处并且与所述第二基底边缘相比更靠近所述第一基底边缘；
所述第二模块的所述第二衬底包括第二模块端子，所述第二模块端子位于所述第二模块的顶侧处并且与所述第一基底边缘相比更靠近所述第二基底边缘；
第一模块互连从所述第一模块端子延伸到所述基底衬底的所述第一基底边缘；并且
第二模块互连从所述第二模块端子延伸到所述基底衬底的所述第二基底边缘。
17.根据权利要求15所述的半导体装置，其中：
所述模块堆叠包括：
第三模块，所述第三模块位于所述第二模块上并且包括具有第三空腔的第三衬底、位于所述第三空腔中的第三装置堆叠，以及覆盖所述第三装置堆叠并且填充所述第三空腔的第三包封料；
所述模块堆叠包括偏移配置，其中：
所述第二模块使所述第一模块的顶侧的一部分暴露；并且
所述第三模块使所述第二模块的顶侧的一部分暴露；
并且
所述第二模块的所述第二衬底邻近所述第二模块的所述顶侧并且在所述第二模块的所述顶侧的所暴露部分处包括端子。
18.一种方法，其包括：
接收衬底，所述衬底包括：
第一衬底侧，
第二衬底侧，所述第二衬底侧与所述第一衬底侧相对，
衬底外侧壁，所述衬底外侧壁位于所述第一衬底侧与所述第二衬底侧之间，以及
衬底内侧壁，所述衬底内侧壁在所述第一衬底侧与所述第二衬底侧之间界定空腔；
在所述空腔中提供装置堆叠，并且所述装置堆叠包括：
第一电子装置；以及
第二电子装置，所述第二电子装置堆叠于所述第一电子装置上；
提供第一内部互连，所述第一内部互连耦接到所述衬底和所述装置堆叠；
提供第二内部互连，所述第二内部互连耦接到所述第二电子装置和所述第一电子装置；以及
提供包封料，所述包封料覆盖所述衬底内侧壁和所述装置堆叠并且填充所述空腔。
19.根据权利要求18所述的方法，其包括：
将所述衬底附接到载体；
将所述装置堆叠的所述第一电子装置附接到所述载体；
将所述第一内部互连提供成耦接到所述第一衬底侧处的端子；
将所述包封料提供成包封所述第一内部互连；以及
去除所述载体以露出与所述包封料的底部和所述装置堆叠的底部共面的所述第二衬底侧。
20.根据权利要求18所述的方法，其包括：
提供基底衬底；
提供模块堆叠，所述模块堆叠包括：
第一模块，所述第一模块位于所述基底衬底上并且包括所述衬底、所述装置堆叠、所述第一内部互连和所述第二内部互连、所述包封料以及位于所述第一模块的顶侧处的第一模块端子；
第二模块，所述第二模块位于所述第一模块上并且包括具有第二空腔的第二衬底、位于所述第二空腔中的第二装置堆叠、覆盖所述第二装置堆叠并且填充所述第二空腔的第二包封料以及位于所述第二模块的顶侧处的第二模块端子；
第三模块，所述第三模块位于所述第二模块上并且包括具有第三空腔的第三衬底、位于所述第三空腔中的第三装置堆叠、覆盖所述第三装置堆叠并且填充所述第三空腔的第三包封料以及位于所述第三模块的顶侧处的第三模块端子；以及
偏移配置，其中：
所述第二模块使第一模块端子暴露；并且
所述第三模块使所述第二模块端子暴露；
提供第一模块互连，所述第一模块互连将所述基底衬底与所述模块堆叠耦接；
提供第二模块互连，所述第二模块互连将所述第一模块端子、所述第二模块端子或所述第三模块端子中的一个模块端子耦接到所述第一模块端子、所述第二模块端子或所述第三模块端子中的另一个模块端子；以及
提供基底包封料，所述基底包封料覆盖所述基底衬底、所述模块堆叠、所述第一模块互连和所述第二模块互连以及所述第一模块端子、所述第二模块端子和所述第三模块端子。
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