KR20200139088A - 반도체 디바이스 및 관련 방법 - Google Patents

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KR20200139088A
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substrate
module
electronic device
stack
encapsulant
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KR1020200063868A
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한규완
방원배
이주형
장민화
박동주
김진영
김재윤
홍세환
유승재
숀 바워스
임기태
조병우
최명재
이슬비
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앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
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Abstract

일례로, 반도체 디바이스는 서브스트레이트, 디바이스 스택, 제1,2내부 인터커넥트, 및 인캡슐란트를 포함할 수 있다. 상기 서브스트레이트는 서로 반대면에 위치한 제1기판면과 제2기판면, 상기 제1기판면과 제2기판면 사이의 기판 외측벽 및 상기 제1기판면과 제2기판면 사이에서 캐비티를 규정하는 기판 내측벽을 포함할 수 있다. 상기 디바이스 스택은 제1전자 디바이스와, 상기 제1전자 디바이스 상에 적층된 제2전자 디바이스를 가지며, 상기 캐비티 내에 위치할 수 있다. 상기 제1내부 인터커넥트는 상기 서브스트레이트와 상기 디바이스 스택을 결합할 수 있다. 상기 제2내부 인터커넥트는 상기 제1전자 디바이스와 상기 제2전자 디바이스를 결합할 수 있다. 상기 인캡슐란트는 상기 기판 내측벽과 상기 디바이스 스택을 커버하고, 상기 캐비티를 채울 수 있다. 다른 예들 및 관련 방법들이 여기에 개시된다.

Description

반도체 디바이스 및 관련 방법{SEMICONDUCTOR DEVICES AND RELATED METHODS}
본 발명은 일반적으로, 전자 디바이스, 보다 구체적으로 반도체 디바이스 및 반도체 디바이스의 제조 방법에 관한 것이다.
종래의 반도체 패키지 및 반도체 패키지를 형성하기 위한 방법은 예를 들어, 과도한 비용, 신뢰성 감소, 상대적으로 낮은 성능, 또는 너무 큰 패키지 사이즈를 초래하여 부적절하다. 종래 및 전통적인 방법의 추가적인 제한 및 단점은 본 발명과 도면을 참조하여 이러한 방법을 비교함으로써 당업자에게 명백해질 것이다.
본 발명은 반도체 디바이스 및 관련 방법을 제공한다.
일례로, 반도체 디바이스는 서브스트레이트, 디바이스 스택, 제1,2내부 인터커넥트, 및 인캡슐란트를 포함할 수 있다. 상기 서브스트레이트는 서로 반대면에 위치한 제1기판면과 제2기판면, 상기 제1기판면과 제2기판면 사이의 기판 외측벽 및 상기 제1기판면과 제2기판면 사이에서 캐비티를 규정하는 기판 내측벽을 포함할 수 있다. 상기 디바이스 스택은 제1전자 디바이스와, 상기 제1전자 디바이스 상에 적층된 제2전자 디바이스를 가지며, 상기 캐비티 내에 위치할 수 있다. 상기 제1내부 인터커넥트는 상기 서브스트레이트와 상기 디바이스 스택을 결합할 수 있다. 상기 제2내부 인터커넥트는 상기 제1전자 디바이스와 상기 제2전자 디바이스를 결합할 수 있다. 상기 인캡슐란트는 상기 기판 내측벽과 상기 디바이스 스택을 커버하고, 상기 캐비티를 채울 수 있다.
상기 디바이스 스택의 하면은 상기 인캡슐란트로부터 노출될 수 있다.
상기 제2기판면은 상기 디바이스 스택의 하면 및 상기 인캡슐란트의 하면과 동일 평면일 수 있다.
상기 인캡슐란트는 상기 제1기판면을 커버할 수 있다.
상기 제1전자 디바이스의 상면은 상기 제1기판면 보다 낮고, 상기 제2전자 디바이스의 상면은 상기 제1기판면 보다 낮을 수 있다.
상기 디바이스 스택은 상기 제2전자 디바이스 상에 적층된 제3전자 디바이스를 포함하고, 상기 제3전자 디바이스의 상면은 상기 제1기판면 보다 높을 수 있다.
상기 디바이스 스택은 상기 제2전자 디바이스 상에 적층된 제3전자 디바이스를 포함하고, 상기 제1전자 디바이스의 상면은 제1디바이스 터미널들을 포함하고, 상기 제2전자 디바이스의 상면은 제2디바이스 터미널들을 포함하고, 상기 제3전자 디바이스의 상면은 제3디바이스 터미널들을 포함하고, 상기 제1기판면은 제1기판 터미널을 포함하고, 상기 디바이스 스택은, 상기 제2전자 디바이스가 상기 제1전자 디바이스의 상면의 대부분을 커버하되 상기 제1디바이스 터미널들을 노출하고, 상기 제3전자 디바이스는 상기 제2전자 디바이스의 상면의 대부분을 커버하되, 상기 제2디바이스 터미널들을 노출하도록 형성된 오프셋 구조를 포함하고, 상기 제1내부 인터커넥트는 상기 제1디바이스 터미널들 중 하나와 상기 제1기판 터미널을 결합하고, 상기 제2내부 인터커넥트는 상기 제2디바이스 터미널들 중 하나와 상기 제1디바이스 터미널들 중 다른 하나를 결합하고, 제3내부 인터커넥트는 상기 제3디바이스 터미널들 중 하나와 상기 제2디바이스 터미널들 중 다른 하나를 결합할 수 있다.
상기 인캡슐란트는 상기 기판 외측벽을 커버할 수 있다.
상기 제1내부 인터커넥트는 상기 서브스트레이트에 결합된 제1단과 상기 디바이스 스택에 결합된 제2단을 포함하고, 상기 제1단의 높이는 상기 제2단의 높이보다 높을 수 있다.
상기 디바이스 스택은 상기 제2전자 디바이스 상에 적층된 제3전자 디바이스를 포함하고, 상기 제1전자 디바이스의 두께는 상기 제2전자 디바이스의 두께보다 두껍고, 상기 제2전자 디바이스의 두께는 상기 제3전자 디바이스의 두께와 동일할 수 있다.
상기 인캡슐란트에 의해 경계가 정해지고 상기 제1기판면에 결합된 수직 인터커넥트를 포함하고, 상기 인캡슐란트는 상기 수직 인터커넥트를 노출시키는 개구부를 갖는 인캡슐란트 상면을 포함할 수 있다.
상기 제2전자 디바이스는 상기 제1전자 디바이스의 제1면에 적층되고, 상기 디바이스 스택은 상기 제1전자 디바이스의 제2면에 적층된 제3전자 디바이스를 포함하고, 상기 제3전자 디바이스는 상기 인캡슐란트로부터 노출된 측벽; 및 상기 제1전자 디바이스로부터 멀어지며 상기 인캡슐란트로부터 노출된 일면을 포함할 수 있다.
상기 서브스트레이트는 상기 제1기판면을 포함하는 기판 수직부; 및 상기 제2기판면을 포함하는 기판 렛지부;를 포함하고, 상기 기판 렛지부는 상기 캐비티의 제1너비를 규정하는 렛지를 포함하고, 상기 기판 수직부는 상기 제1너비보다 큰 상기 캐비티의 제2너비를 규정하며, 상기 제1내부 인터커넥트는 상기 기판 렛지부에 결합될 수 있다.
상기 제1기판면은 상기 인캡슐란트로부터 노출될 수 있다.
베이스 서브스트레이트; 상기 베이스 서브스트레이트 상에 위치하며, 상기 서브스트레이트, 상기 디바이스 스택, 상기 제1,2내부 인터커넥트 및 상기 인캡슐란트를 포함하는 제1모듈과, 상기 제1모듈 상에 위치하며, 제2캐비티를 갖는 제2서브스트레이트, 상기 제2캐비티 내의 제2디바이스 스택 및 상기 제2디바이스 스택을 커버하고 상기 제2캐비티를 채우는 제2인캡슐란트를 포함하는 제2모듈을 포함하는 모듈 스택; 및 상기 베이스 서브스트레이트와 상기 모듈 스택을 커버하는 베이스 인캡슐란트;를 포함할 수 있다.
상기 베이스 서브스트레이트는 상기 모듈 스택의 제1면과 인접한 제1베이스 마진 및 상기 모듈 스택의 제2면과 인접한 제2베이스 마진을 포함하고, 상기 제1모듈의 서브스트레이트는 제1모듈의 상면에서 상기 제2베이스 마진 보다 상기 제1베이스 마진에 더 가까운 제1모듈 터미널을 포함하고, 상기 제2모듈의 서브스트레이트는 제2모듈의 상면에서 상기 제1베이스 마진 보다 상기 제2베이스 마진에 더 가까운 제2모듈 터미널을 포함하고, 제1모듈 인터커넥트는 상기 제1모듈 터미널에서 상기 베이스 서브스트레이트의 제1베이스 마진으로 연장되고, 제2모듈 인터커넥트는 상기 제2모듈 터미널에서 상기 베이스 서브스트레이트의 제2베이스 마진으로 연장될 수 있다.
상기 모듈 스택은 상기 제2모듈 상에 위치하며, 제3캐비티를 갖는 제3서브스트레이트, 상기 제3캐비티 내의 제3디바이스 스택 및 상기 제3디바이스 스택을 커버하고 상기 제3캐비티를 채우는 제3인캡슐란트를 포함하는 제3모듈을 포함하고, 상기 모듈 스택은 상기 제2모듈이 상기 제1모듈의 상면의 일부를 노출된 채로 두고, 상기 제3모듈이 상기 제2모듈의 상면의 일부를 노출된 채로 두는 오프셋 구조를 포함하고, 상기 제2모듈의 제2서브스트레이트는 상기 제2모듈의 상면과 인접하고 제2모듈의 상면의 노출된 일부에 위치한 터미널을 포함할 수 있다.
일례로, (a) 제1기판면, 상기 제1기판면의 반대면인 제2기판면, 상기 제1기판면과 제2기판면 사이의 기판 외측벽 및 상기 제1기판면과 제2기판면 사이에서 캐비티를 규정하는 기판 내측벽을 갖는 서브스트레이트를 받는 단계; (b) 제1전자 디바이스와, 상기 제1전자 디바이스 상에 적층된 제2전자 디바이스를 갖는 디바이스 스택을 상기 캐비티 내에 제공하는 단계; (c) 상기 서브스트레이트와 상기 디바이스 스택을 결합하는 제1내부 인터커텍트를 제공하는 단계; (d) 상기 제1전자 디바이스와 상기 제2전자 디바이스를 결합하는 제2내부 인터커넥트를 제공하는 단계; 및 (e) 상기 기판 내측벽과 상기 디바이스 스택을 커버하고, 상기 캐비티를 채우는 인캡슐란트를 제공하는 단계;를 포함할 수 있다.
캐리어에 상기 서브스트레이트를 부착하는 단계; 상기 디바이스 스택의 제1전자 디바이스를 상기 캐리어에 부착하는 단계; 상기 제1기판면에서 터미널에 결합된 상기 제1내부 인터커넥트를 제공하는 단계; 상기 제1내부 인터커넥트를 인캡슐레이션하는 인캡슐란트를 제공하는 단계; 및 상기 디바이스 스택의 하면 및 상기 인캡슐란트의 하면과 동일 평면인 제2기판면을 드러내도록 상기 캐리어를 제거하는 단계;를 포함할 수 있다.
베이스 서브스트레이트를 제공하는 단계; 상기 베이스 서브스트레이트 상에 위치하며, 상기 서브스트레이트, 상기 디바이스 스택, 상기 제1,2내부 인터커넥트, 상기 인캡슐란트 및 상면에 형성된 제1모듈 터미널을 포함하는 제1모듈과, 상기 제1모듈 상에 위치하며, 제2캐비티를 갖는 제2서브스트레이트, 상기 제2캐비티 내의 제2디바이스 스택, 상기 제2디바이스 스택을 커버하고 상기 제2캐비티를 채우는 제2인캡슐란트 및 상면에 형성된 제2모듈 터미널을 포함하는 제2모듈과, 상기 제2모듈 상에 위치하며, 제3캐비티를 갖는 제3서브스트레이트, 상기 제3캐비티 내의 제3디바이스 스택, 상기 제3디바이스 스택을 커버하고 상기 제3캐비티를 채우는 제3인캡슐란트 및 상면에 형성된 제3모듈 터미널을 포함하는 제3모듈을 포함하고, 상기 제2모듈은 상기 제1모듈 터미널을 노출된 채로 두고, 상기 제3모듈은 상기 제2모듈 터미널을 노출된 채로 두는 오프셋 구조를 포함하는 모듈 스택을 제공하는 단계; 상기 베이스 서브스트레이트와 상기 모듈 스택을 결합하는 제1모듈 인터커넥트를 제공하는 단계; 상기 제1, 제2 또는 제3모듈 터미널들 중 하나와 상기 제1, 제2 또는 제3모듈 터미널들 중 다른 하나를 결합하는 제2모듈 인터커텍트를 제공하는 단계; 및 상기 베이스 서브스트레이트, 상기 모듈 스택, 상기 제1,2모듈 인터커텍트 및 상기 제1, 제2, 제3모듈 터미널들을 커버하는 베이스 인캡슐란트를 제공하는 단계;를 포함할 수 있다.
다른 예들이 본 발명에 포함된다. 이러한 예들은 도면, 청구 범위 또는 본 발명의 설명에서 찾을 수 있다.
본 발명은 반도체 디바이스 및 관련 방법을 제공한다.
도 1a 및 도 2b는 예시적인 반도체 디바이스를 도시한 단면도이다.
도 2a 내지 도 2h는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 3은 예시적인 반도체 디바이스를 도시한 단면도이다.
도 4a 내지 도 4h는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 5는 예시적인 반도체 디바이스를 도시한 단면도이다.
도 6a 내지 도 6c는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 7은 예시적인 반도체 디바이스를 도시한 단면도이다.
도 8은 예시적인 반도체 디바이스를 도시한 단면도이다.
도 9a 내지 도 9g는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 10은 예시적인 반도체 디바이스를 도시한 단면도이다.
도 11은 예시적인 반도체 디바이스를 도시한 단면도이다.
도 12a 내지 도 12d는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다.
도 13은 예시적인 반도체 디바이스를 도시한 단면도이다.
도 14는 예시적인 반도체 디바이스를 도시한 단면도이다.
다음의 논의는 반도체 디바이스 및 반도체 디바이스의 제조 방법의 다양한 예를 제공한다. 이러한 예는 비 제한적이므로, 첨부된 클레임의 범위는 개시된 특정 예에 제한되지 않아야 한다. 다음의 논의에서, "예를 들어(for example)" 및 "예를 들어(e.g.,)"이라는 문구는 비 제한적이다.
도면은 일반적인 구성 방식을 도시하고, 본 개시를 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 특징과 기술의 설명 및 세부사항은 생략될 수 있다. 또한, 도면의 구성요소가 반드시 비례하게 그려지는 것은 아니다. 예를 들어, 본 개시에서 논의된 예의 이해를 향상시키도록 도면에서 일부 구성요소의 치수는 다른 구성요소에 비해 과장되게 그려질 수 있다. 다른 도면에서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
"또는"이라는 용어는 "또는"에 의해 합쳐진 목록에서 어느 하나 또는 그 이상의 아이템을 의미한다. 예를 들어, "x 또는 y"는 {(x), (y), (x, y)}의 3가지 구성요소 세트 중 어느 구성요소든지 의미한다. 다른 예로서, "x, y 또는 z"는 {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}의 7가지 구성요소 세트 중 어느 구성요소든지 의미한다.
“포함하다(comprises)”, “포함하는(comprising)”, “포함하다(includes)” 또는 “포함하는(including)” 이라는 용어는 “개방형” 용어이며 언급된 특징의 존재를 명시하나, 하나 이상의 다른 특징의 존재 또는 추가를 배제하지는 않는다.
"제1", "제2"등의 용어는 여기에서 다양한 구성요소를 설명하기 위해 사용될 수 있으며, 이들 구성요소는 이들 용어에 의해 제한되지 않아야 한다. 이러한 용어는 하나의 구성요소를 다른 구성요소와 구별하기 위해서만 사용된다. 예를 들어, 본 개시에서 논의된 제1 구성요소는 본 개시의 교시를 벗어나지 않으면서 제2 구성요소로 지칭될 수 있다.
달리 명시되지 않는 한, "결합된(coupled)"이라는 용어는 서로 직접 접촉하는 2개의 구성요소를 설명하거나 하나 이상의 다른 구성요소에 의해 간접적으로 연결된 2개의 구성요소를 설명하는 데 사용될 수 있다. 예를 들어, 구성요소 A가 구성요소 B에 결합되면, 구성요소 A는 구성요소 B와 직접 접촉하거나 개재된 구성요소 C에 의해 구성요소 B에 간접적으로 연결될 수 있다. 유사하게, "위(over)" 또는 "위(on)"라는 용어는 서로 직접 접촉하는 2개의 구성요소를 설명하거나 하나 이상의 다른 구성요소에 의해 간접적으로 연결된 2개의 구성요소를 설명하는 데 사용될 수 있다.
도 1a 및 도 1b는 예시적인 반도체 디바이스(100, 100')를 도시한 단면도이다. 본 개시에서, 반도체 디바이스(100) 또는 그것의 구성요소에 대한 부호는 또한 반도체 디바이스(100') 또는 그것에 대응되는 구성요소를 지칭할 수 있다.
도 1a에 도시된 예에서, 반도체 디바이스(100)는 서브스트레이트(110), 디바이스 스택(120), 내부 인터커넥트(130), 인캡슐란트(140) 및 외부 인터커넥트(150)를 포함할 수 있다. 일부 예들에서, 반도체 디바이스(100)는 모듈(101)로 구성 또는 지칭될 수 있다.
서브스트레이트(110)는 캐비티(111), 내부 터미널(112) 및 외부 터미널(113)을 포함할 수 있다. 디바이스 스택(120)은 다수의 전자 디바이스(121, 122, 123, 124)를 포함할 수 있다. 또한, 다수의 전자 디바이스(121, 122, 123, 124)는 각각 디바이스 터미널(121a, 122a, 123a, 124a)을 포함할 수 있다.
서브스트레이트(110), 내부 인터커넥트(130), 인캡슐란트(140) 및 외부 인터커넥트(150)는 반도체 패키지로 구성 또는 지칭될 수 있고, 반도체 패키지는 외부 요소 또는 환경 노출로부터 디바이스 스택(120)를 보호할 수 있다. 또한, 반도체 패키지는 외부 요소와 디바이스 스택(120) 사이의 전기적 결합을 제공할 수 있다.
도 2a 내지 도 2h은 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 2a는 제조 초기 단계에서의 반도체 디바이스(100)를 도시한 단면도이다.
도 2a에 도시된 예에서, 서브스트레이트(110)는 캐리어(10)의 상부에 부착될 수 있다. 비록, 도 2a에는 하나의 서브스트레이트(110)가 캐리어(10)에 부착된 것으로 도시되어 있으나, 다수의 모듈(101)의 동시 생산을 위해 다수의 서브스트레이트(110)가 캐리어(10) 상에 배열될 수 있다. 일부 예들에서, 다수의 서브스트레이트(110)는 보다 큰 스트립 또는 서브스트레이트로부터 싱귤레이션될 수 있고, 인접한 서브스트레이트(110) 사이에 이격 공간을 남겨두도록 싱귤레이션 후(post-singulation)에 캐리어(10) 상에 배열될 수 있다. 일부 예들에서, 다수의 서브스트레이트(110)는 인접한 서브스트레이트(110) 사이에 이격 공간 없이, 여전히 스트립 형태 또는 보다 큰 서브스트레이트의 형태로 싱귤레이션 전(pre-singulation)에 캐리어(10)에 부착될 수 있다.
캐리어(10)는 베이스층(11) 및 분리가능층(12)을 포함할 수 있다. 일부 예들에서, 베이스층(11)은 메탈, 글라스 또는 반도체 재료를 포함할 수 있다. 일부 예들에서, 캐리어(10) 또는 베이스층(11)은 패널 또는 스트립과 같은 직사각형 형태 또는 웨이퍼와 같은 디스크 형태를 포함할 수 있다. 분리가능층(12)은 임시 접착 테이프 또는 필름, revalpha 테이프, 열 박리 테이프, 접착 테이프 또는 접착 필름을 포함할 수 있다. 일부 예들에서, 분리가능층(12)은 가열, 화학재료, 광 조사 또는 물리적인 힘에 의해 제거될 수 있다.
서브스트레이트(110)는 캐비티(111), 기판 유전체 구조(114) 및 기판 전도성 구조(115)를 포함할 수 있다. 기판 캐비티(111)는 기판 유전체 구조(114)의 내부 측벽(110i)으로 정의될 수 있다. 기판 유전체 구조(114)는 하나 이상의 유전체를 포함할 수 있고, 기판 전도성 구조(115)는 기판 유전체 구조(114)에 대응되는 유전체 사이에 적층되거나 내장된 하나 이상의 전도체를 포함할 수 있다. 기판 전도성 구조(115)는 기판 전도체(115a)에 의해 서브스트레이트(110)를 내부적으로 관통하여 서로 전기적으로 연결된 내부 터미널(112) 및 외부 터미널(113)과 같은 기판 터미널을 포함할 수 있다.
일부 예들에서, 기판 유전체 구조(114)는 하나 이상의 유전체, 유전체 재료, 유전체층, 패시베이션층, 절연층 또는 보호층으로 구성 또는 지칭될 수 있다. 일부 예들에서, 기판 유전체 구조(114)는 폴리머, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤즈 옥사졸(PBO), 비스말레이미드 트리아진(BT), 몰딩 재료, 페놀 수지, 에폭시, 실리콘 또는 아크릴레이트 폴리머와 같은 전기적 절연 재료를 포함할 수 있다. 일부 예들에서, 기판 유전체 구조(114)는 스핀 코팅, 스프레이 코팅, 프린팅, 산화, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), MOCVD(MetalOrganic Chemical Vapor Deposition), ALD(Atomic Layer Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), 또는 PECVD(Plasma-Enhanced Chemical Vapor Deposition)와 같은 다양한 프로세스에 의해 형성될 수 있다. 기판 유전체 구조(114)의 각각의 유전체 또는 층은 약 1㎛ 내지 약 20㎛의 두께 범위를 가질 수 있다.
일부 예들에서, 기판 전도성 구조(115)는 하나 이상의 전도체, 전도성 재료, 전도성 패스, 전도층, 재배선층(RDL: redistribution layer), 배선층, 트레이스 패턴, 또는 회로 패턴으로 구성 또는 지칭될 수 있다. 일부 예들에서, 기판 전도성 구조(115)는 구리, 금 또는 은과 같은 다양한 전도성 재료를 포함할 수 있다. 기판 전도성 구조(115)는 스퍼터링, 무전해 도금, 전해 도금, PVD, CVD, MODVD, ALD, LPCVD, 또는 PECVD와 같은 다양한 프로세스에 의해 형성될 수 있다. 기판 전도성 구조(115)의 각각의 전도체 또는 층은 약 5㎛ 내지 약 50㎛의 두께 범위를 가질 수 있다.
일부 예들에서, 서브스트레이트(110)는 다층 인쇄 회로 기판(multi-layed PCB), 리드 프레임, 또는 마이크로 리드 프레임을 포함할 수 있다. 일부 예들에서, 서브스트레이트(110)의 두께는 약 90㎛ 내지 약 110㎛의 범위를 가질 수 있다.
일부 예들에서, 캐비티(111)는 서브스트레이트(110) 내에 형성되며, 서브스트레이트(110)를 관통하도록 형성될 수 있다. 예를 들어, 캐비티(111)는 서브스트레이트(110)의 일부 영역을 제거하여 형성될 수 있다. 일부 예들에서, 캐비티(111)는 레이저 또는 블레이드를 사용하여 서브스트레이트(110)의 일부를 절단하여 형성될 수 있다. 일부 예들에서, 캐비티(111)가 서브스트레이트(110)에 형성됨으로써, 서브스트레이트(110)는 빈 공간을 갖는 대략 직사각형 프레임으로 형성될 수 있다. 일부 예들에서, 서브스트레이트(110)는 개방형 평행 프레임을 포함할 수 있고, 캐비티(111)는 평행한 양 측면이 서브스트레이트(110)에 의해 경계가 정해질 수 있으나, 다른 곳에서는 서브스트레이트(110)에 의해 개방되거나 경계가 정해지지 않을 수 있다. 캐비티(111)의 너비는 약 8500㎛ 내지 약 9500㎛의 범위를 가질 수 있다. 일부 예들에서, 캐비티(111)는 디바이스 스택(120)이 안착될 수 있는 공간을 제공할 수 있다. 또한, 캐비티(111)는 반도체 디바이스(100)의 크기, 특히, 높이를 줄일 수 있는 역할을 할 수 있다.
일부 예들에서, 내부 터미널(112)은 패드, 본드 패드, 회로 패턴, 배선층 또는 금속층으로 구성 또는 지칭될 수 있다. 내부 터미널(112)은, 예를 들면, 알루미늄, 구리, 알루미늄 합금 또는 구리 합금등과 같은 전기적 도전 재료를 포함할 수 있다. 예를 들어, 내부 터미널(112)은 전해 도금 또는 PVD(physical vapor deposition) 프로세서에 의해 형성될 수 있다. 내부 터미널(112)은 서브스트레이트(110)의 제1면(상면)(110a)에 형성되어, 서브스트레이트(110)의 상부로 노출될 수 있다. 일부 예들에서, 내부 터미널(112)은 서브스트레이트(110)의 전기적 신호들을 디바이스 스택(120)에 제공하거나 디바이스 스택(120)의 전기적 신호들을 서브스트레이트(110)에 제공하기 위한 전기적인 접촉으로서 제공될 수 있다.
일부 예들에서, 외부 터미널(113)은 패드, 회로 패턴, 배선층 또는 금속층으로 지칭될 수 있다. 외부 터미널(113)은, 예를 들면, 금속 재료, 알루미늄, 구리, 알루미늄 합금 또는 구리 합금등과 같은 전기적 도전 재료를 포함할 수 있다. 예를 들어, 외부 터미널(113)은 전해 도금 또는 PVD(physical vapor deposition) 프로세서에 의해 형성될 수 있다. 외부 터미널(113)은 서브스트레이트(110)의 제2면(하면)(110b)에 형성되어, 서브스트레이트(110)의 하부로 노출될 수 있다. 일부 예에서, 외부 터미널(113)은 서브스트레이트(110)의 전기적 신호들을 외부 전자 소자들에 제공하거나, 외부 전자 소자들의 전기적 신호들을 서브스트레이트(110)에 제공하기 위한 전기적인 접촉으로서 제공될 수 있다.
일부 예들에서, 서브스트레이트(110)는 재배선층("RDL") 기판일 수 있다. RDL 기판은 하나 이상의 전도성 재배선층과 하나 이상의 유전체층을 포함할 수 있다. 하나 이상의 전도성 재배선층과 하나 이상의 유전체층은 (a) RDL 기판이 전기적으로 결합되는 전자 디바이스 위에 층별로 형성될 수 있거나, (b) 전자 디바이스와 RDL 기판이 함께 결합된 후에 전체적으로 또는 적어도 부분적으로 제거될 수 있는 캐리어 위에 층별로 형성될 수 있다. RDL 기판은 웨이퍼-레벨 공정에서 원형 웨이퍼 상의 웨이퍼-레벨 기판으로서 또는 패널-레벨 공정에서 직사각형 또는 정사각형 패널 캐리어 상의 패널-레벨 기판으로서 층별로 제조될 수 있다. RDL 기판은 하나 이상의 유전층과 번갈아 적층된 하나 이상의 전도층을 포함할 수 있는 부가적인 빌드업 공정으로 형성될 수 있으며, 하나 이상의 전도층은 (a) 전자 디바이스의 풋프린트 밖의 팬-아웃 전기 트레이스 또는 (b) 전자 디바이스의 풋프린트 내의 팬-인 전기 트레이스를 전체적으로 구성하는 각각의 전도성 재배선 패턴 또는 트레이스로 정의된다. 전도성 패턴은 예를 들어, 전해 도금 공정 또는 무전해 도금 공정과 같은 도금 공정을 사용하여 형성될 수 있다. 전도성 패턴은 예를 들어, 구리 또는 다른 도금 가능한 금속과 같이 전기적 전도성 재료를 포함할 수 있다. 전도성 패턴의 위치는 예를 들어, 포토리소그래픽 마스크를 형성하기 위한 포토레지스트 재료 및 포토리소그래피 공정과 같은 포토 패터닝 공정을 사용하여 만들 수 있다. RDL 기판의 유전층은 포토-패터닝 공정으로 패턴화될 수 있으며, 이는 유전층 내의 비아와 같은 원하는 형상의 포토-패턴에 빛이 노출되는 포토리소그래픽 마스크를 포함할 수 있다. 유전층은 예를 들어, 폴리이미드(PI), 벤조사이클로부텐(BCB) 또는 폴리벤조옥사졸(PBO)과 같은 광-한정(photo-definable) 유기 유전체 재료로 만들 수 있다. 이러한 유전체 재료는 미리 형성된 필름으로 부착되기보다는 액체 형태로 방사되거나 그렇지 않으면 코팅될 수 있다. 원하는 광-한정(photo-defined) 형상의 적절한 형성을 허용하기 위해, 이러한 광-한정(photo-definable) 유전체 재료는 구조적 보강제를 생략할 수 있거나, 포토-패터닝 공정으로부터 빛을 방해할 수 있는 가닥, 짜임 또는 다른 입자가 없는, 필러-프리일 수 있다. 일부 예들에서, 필러-프리 유전체 재료의 이러한 필러-프리 특징은 생성된 유전층의 두께의 감소를 허용할 수 있다. 비록, 상술된 광-한정(photo-definable) 유전체 재료는 유기 재료일 수 있으나, 다른 예들에서 RDL 기판의 유전체 재료는 하나 이상의 무기 유전층을 포함할 수 있다. 무기 유전층의 일부 예는 실리콘 질화물(Si3N4), 실리콘 산화물(SiO2) 또는 SiON을 포함할 수 있다. 무기 유전층은 광-한정(photo-defined) 유기 유전체 물질을 사용하는 대신 산화 또는 질화 공정을 사용하여 무기 유전층을 성장시킴으로써 형성될 수 있다. 이러한 무기 유전층은 가닥, 짜임 또는 다른 유사하지 않는 무기 입자가 없는, 필러-프리일 수 있다. 일부 예들에서, RDL 기판은 예를 들어, 비스말레이드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구적인 코어 구조 또는 캐리어를 생략할 수 있고, 이러한 타입의 RDL 기판은 코어리스 기판으로 지칭될 수 있다. 본 발명에서 다른 기판들은 또한 RDL 기판을 포함할 수 있다.
일부 예들에서, 서브스트레이트(110)는 사전 제작(pre-formed) 기판일 수 있다. 사전 제작(pre-formed) 기판은 전자 디바이스에 부착되기 전에 제조될 수 있고, 각각의 전도층 사이에 유전층을 포함할 수 있다. 전도층은 구리를 포함할 수 있고, 도금 공정을 사용하여 형성될 수 있다. 유전층은 액체이기 보다는 미리 형성된 필름으로 부착될 수 있는 비교적 두껍고 비광-한정(non-photo-definable) 층일 수 있고, 강성 또는 구조적 지지를 위해 가닥, 짜임 또는 다른 무기 입자와 같은 필러를 갖는 수지를 포함할 수 있다. 유전층은 비광-한정(non-photo-definable)이기 때문에, 비아 또는 개구부와 같은 형상이 드릴 또는 레이저를 사용하여 형성될 수 있다. 일부 예들에서, 유전층은 프리프레그 재료 또는 ABF(Ajinomoto Buildup Film)를 포함할 수 있다. 사전 제작(pre-formed) 기판은 예를 들어, 비스말레이드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구적인 코어 구조 또는 캐리어를 포함할 수 있고, 유전층 및 전도층은 영구적인 코어 구조 상에 형성될 수 있다. 다른 예들에서, 사전 제작(pre-formed) 기판은 영구적인 코어 구조를 생략하는 코어리스 기판일 수 있고, 유전층 및 전도층은 유전층 및 전도층이 형성된 후와 전자 디바이스가 부착되기 전에 제거되는 희생 캐리어 상에 형성될 수 있다. 사전 제작(pre-formed) 기판은 인쇄 회로 기판(PCB) 또는 라미네이트 기판으로 지칭될 수 있다. 이러한 사전 제작(pre-formed) 기판은 반-가산(semi-additive) 또는 변형-반-가산(modified-semi-additive) 공정을 통해 형성될 수 있다. 본 발명에서 다른 기판들은 또한 사전 제작(pre-formed) 기판을 포함할 수 있다.
도 2b는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 2b에 도시된 예에서, 디바이스 스택(120)이 캐비티(111)에 형성될 수 있다. 디바이스 스택(120)은 제1전자 디바이스(121), 제2전자 디바이스(122), 제3전자 디바이스(123) 및 제4전자 디바이스(124)를 포함할 수 있다. 비록, 도 2b에서는 디바이스 스택(120)이 4개의 전자 디바이스(121,122,123,124)를 포함하는 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 일부 예들에서, 디바이스 스택(120)은 4개 이상의 전자 디바이스들로 구성되거나 그 보다 적은 수의 전자 디바이스들로 구성될 수 있다. 일부 예에서, 제1전자 디바이스(121)는 캐비티(111) 내에서 캐리어(10)의 상면에 부착될 수 있고, 제2전자 디바이스(122)는 디바이스 터미널(121a)을 포함하는 제1전자 디바이스(121)의 상면의 일부를 노출시키기 위해 접착부재(20)를 사용하여 제1전자 디바이스(121)의 상면의 대부분을 덮도록 부착될 수 있다. 제3전자 디바이스(123)는 디바이스 터미널(122a)을 포함하는 제2전자 디바이스(122)의 상면의 일부를 노출시키기 위해 접착부재(20)를 사용하여 제2전자 디바이스(122)의 상면의 대부분을 덮도록 부착될 수 있고, 제4전자 디바이스(124)는 디바이스 터미널(123a)을 포함하는 제3전자 디바이스(123)의 상면의 일부를 노출시키기 위해 접착부재(20)를 사용하여 제3전자 디바이스(123)의 상면의 대부분을 덮도록 부착될 수 있다. 일부 예들에서, 디바이스 스택(120)은 계단 형태, 엇갈린 또는 지그재그 형태와 같이 오프셋(offset) 구조로 적층될 수 있다. 일부 예들에서, 오프셋 구조는 반도체 디바이스(100)의 동일한 측을 향해 각각의 디바이스 터미널(121a, 122a, 123a, 124a)이 노출되도록 전자 디바이스들(121-124)을 정렬할 수 있다. 디바이스 스택(120)의 높이는 약 110 내지 130㎛ 의 범위일 수 있다.
일부 예들에서, 디바이스 스택(120)이 캐비티(111) 내에 있을 때, 제1전자 디바이스(121)의 상면은 서브스트레이트(110)의 상면보다 낮을 수 있다. 일부 예들에서, 제2전자 디바이스(122)의 상면도 서브스트레이트(110)의 상면보다 낮을 수 있다. 일부 예들에서, 제3전자 디바이스(123) 또는 제4전자 디바이스(124)의 상면은 서브스트레이트(110)의 상면보다 높을 수 있다. 일부 예들에서, 디바이스 스택(120)의 대부분은 서브스트레이트(110)의 상면보다 낮을 수 있다. 일부 예들에서, 각각의 제2 내지 제4전자 디바이스(122-124)의 두께는 동일할 수 있다. 일부 예들에서, 제1전자 디바이스(121)의 두께는 디바이스 스택(120)의 증가되는 구조적 지지 또는 무결성을 제공하기 위해 다른 전자 디바이스들(122-124)의 두께보다 더 두껍게 형성될 수 있다. 일부 예들에서, 비록 제1전자 디바이스(121)의 두께가 제2전자 디바이스(122)의 두께보다 두꺼울지라도, 제1전지 디바이스(121)의 집적 회로는 제2전자 디바이스(122)의 집적회로와 동일할 수 있다.
일부 예들에서, 제1 내지 제4 전자 디바이스(121, 122, 123, 124)는 반도체 다이, 반도체 칩 또는 칩 스케일 패키지와 같은 반도체 패키지로 구성 또는 지칭될 수 있다. 전자 디바이스(121, 122, 123, 124)는 예를 들어, 실리콘(Si)과 같은 반도체 재료를 포함할 수 있다. 전자 디바이스(121, 122, 123, 124)는 수동 전자 회로 요소 또는 트랜지스터와 같은 능동 전자 회로 요소를 포함할 수 있다. 일부 예들에서, 전자 디바이스(121, 122, 123, 124)는 디지털 시그널 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 파워 매니지먼트 프로세서, 오디오 프로세서, RF 회로, 와이어리스 베이스 밴드 시스템-온-칩(SoC) 프로세서, 센서, 및 주문형 집적회로(ASIC)와 같은 전기적 회로를 포함할 수 있다. 전자 디바이스(121, 122, 123, 124)는 각각 디바이스 터미널(121a, 122a, 123a, 124a)을 포함할 수 있다. 일부 예들에서, 각각의 디바이스 터미널(121a, 122a, 123a, 124a)은 다이 패드, 본드 패드, 범프 또는, 전자 디바이스(121, 122, 123, 124)로부터의 전기적 신호를 서브스트레이트(110) 또는 이웃하는 전자 디바이스(121, 122, 123, 124)로 제공하거나, 서브스트레이트(110) 또는 이웃하는 전자 디바이스(121, 122, 123, 124)로부터의 전기적 신호를 전자 디바이스(121, 122, 123, 124)로 제공하기 위한 전기적 접촉으로 구성 또는 지칭될 수 있다.
도 2c는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 2c에 도시된 예에서, 내부 인터커넥트(130)는 서브스트레이트(110)를 각각의 전자 디바이스(121, 122, 123, 124) 또는 디바이스 스택(120)과 전기적으로 연결할 수 있다. 일부 예들에서, 하나 이상의 내부 인터커넥트(130)는 하나 이상의 디바이스 터미널(121a, 122a, 123a, 124a)과 하나 이상의 디바이스 터미널(121a, 122a, 123a, 124a)을 연결할 수 있다.
일부 예들에서, 하나 이상의 내부 인터커넥트(130)는 서브스트레이트(110)의 내부 터미널(112)과 하나 이상의 디바이스 터미널(121a, 122a, 123a, 124a)을 연결할 수 있다. 일부 예들에서, 내부 인터커넥트(130)의 제1단부는 서브스트레이트(110)의 내부 터미널(112)에 결합되고, 내부 인터커넥트(130)의 제2단부는 예를 들어, 캐비티(111) 내에서 디바이스 스택(120)과 결합될 수 있으며, 제1단부의 높이는 내부 인터커넥트(130)의 제2단부의 높이보다 높을 수 있다.
일부 예들에서, 내부 인터커넥트(130)는 와이어, 도전성 와이어 또는 본딩 와이어로 구성 또는 지칭될 수 있다. 내부 인터커넥트(130)는 예를 들어, 금속 재료, 금, 은, 알루미늄 또는 구리 등과 같은 전기적 도전 재료를 포함할 수 있다. 일부 예들에서, 내부 인터커넥트(130)는 와이어 본딩에 의해 결합될 수 있다. 내부 인터커넥트(130)는 서브스트레이트(110)와 디바이스 스택(130) 사이 또는 각각의 전자 디바이스(121, 122, 123, 124) 사이의 전기적 결합을 제공할 수 있다.
도 2d 및 도 2e는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 2d에 도시된 예에서, 인캡슐란트(140)가 디바이스 스택(120)과 내부 인터커텍트(130)를 인캡슐레이션 할 수 있다. 또한, 인캡슐란트(140)는 캐비티(111)를 채우도록 서브스트레이트(110)의 내부 측벽(110i)과 디바이스 스택(120) 사이에도 제공될 수 있다. 도 2d에 도시된 바와 같이, 인캡슐란트(140)는 디바이스 스택(120)과 내부 인터커넥트(130)를 오버 몰드할 수 있고, 도 2e에 도시된 바와 같이 얇게 그라인딩될 수 있다. 일부 예들에서, 형성 공정 중에 인캡슐란트(140)의 높이를 조절하는 것에 의해 그라인딩은 생략될 수 있다.
일부 예들에서, 도 1a의 반도체 디바이스(100)와 관련하여 도시된 바와 같이, 서브스트레이트(110)의 외부 측벽(110s)은 인캡슐란트(140)에 의해 커버되지 않은 상태로 남아 있거나 인캡슐란트(140)와 실질적으로 동일 평면일 수 있다. 이러한 형태는 캐리어(10) 상에 다수의 서브스트레이트(110)를 배열하기 위해 상술한 프리-싱귤레이션 옵션에 기인할 수 있으며, 인접하게 배열된 서브스트레이트(110) 사이에 이격 공간이 존재하지 않는다.
일부 예들에서, 도 1b의 반도체 디바이스(110')와 관련하여 도시된 바와 같이, 서브스트레이트(110)의 외부 측벽(110s)은 인캡슐란트(140')에 의해 커버될 수 있다. 이러한 형태는 캐리어(10) 상에 다수의 서브스트레이트(110)를 배열하기 위해 상술한 포스트-싱귤레이션 옵션에 기인할 수 있으며, 인접하게 배열된 서브스트레이트(110) 사이에 이격 공간이 존재하고, 이러한 이격 공간은 인캡슐란트(140')에 의해 채워진다.
일부 예들에서, 인캡슐란트(140)는 보호 재료, 유전체, 몰드 컴파운드 또는 패키지 바디로 구성 또는 지칭될 수 있다. 인캡슐란트(140)는 다양한 인캡슐레이팅 또는 몰딩 재료(예를 들어, 레진, 폴리머 복합 재료, 필러를 갖는 폴리머, 에폭시 레진, 필러를 갖는 에폭시 레진, 필러를 갖는 에폭시 아크릴레이트, 실리콘 레진, 그 조합, 그 등가물 등)을 포함할 수 있다. 인캡슐란트(140)는 다양한 방법 예를 들어, 압축 몰딩 공정, 액상 인캡슐란트 몰딩 공정, 진공 라미네이션 공정, 페이스트 인쇄 공정, 또는 필름 보조 몰딩 공정에 의해 형성될 수 있다. 인캡슐란트(140)의 높이는 약 100㎛ 내지 약 200㎛의 범위일 수 있다. 인캡슐란트(140)는 디바이스 스택(120) 및 내부 인터커넥트(130)를 외부 환경으로부터 보호할 수 있다.
도 2f는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도이다. 도 2f에 도시된 예에서, 서브스트레이트(110)의 하부에 위치한 캐리어(10)가 제거될 수 있다. 일부 예들에서, 캐리어(10)가 제거될 때, 기판 하면(110b)은 인캡슐란트(140)로부터 노출되어 드러난다. 일부 예들에서, 캐리어(10)가 제거될 때, 전자 디바이스(121)의 하면 또는 디바이스 스택(120)의 하면이 인캡슐란트(140)로부터 노출되어 드러난다. 일부 예들에서, 캐리어(10)가 제거될 때, 기판 하면(110b)은 디바이스 스택(120)의 하면 또는 인캡슐란트(140)의 하면과 동일 평면일 수 있다. 일부 예들에서, 캐리어(10)는 분리가능층(12)이 열, 화학 또는 조사에 의해 접착성을 상실하여 서브스트레이트(110)로부터 분리될 수 있다. 일부 예들에서, 캐리어(10)는 물리적인 힘에 의해 서브스트레이트(110)로부터 분리될 수도 있다. 따라서, 서브스트레이트(110)의 제2면(하면)(110b)과 디바이스 스택(120)의 하면(120b)은 노출될 수 있다.
도 2g와 도 2h는 제조 다음 단계에서의 반도체 디바이스(100)를 도시한 단면도와 평면도이다. 도 2g에 도시된 예에서, 외부 인터커넥트(150)가 서브스트레이트(110)의 외부 터미널(113)에 연결될 수 있다. 외부 인터커넥트(150)는 도전성 범프, 볼, 또는 필라(포스트 또는 와이어와 같은)를 포함할 수 있고, 예를 들어, 솔더 바디, 카파 바디 또는 솔더 캡을 포함할 수 있다. 외부 인터커넥트(150)는 주석(Sn), 은(Ag), 납(Pb), 구리(Cu), Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi, 또는 Sn-Ag-Cu를 포함할 수 있다. 외부 인터커넥트(150)는 예를 들어, 볼 드롭 공정, 스크린 인쇄 공정, 또는 전기 도금 공정에 의해 형성될 수 있다. 외부 인터커넥트(150)의 높이는 약 20㎛ 내지 50㎛의 범위일 수 있다. 외부 인터커넥트(150)는 반도체 디바이스(100)와 외부 부품 사이의 전기적 연결 통로를 제공할 수 있다. 또한, 외부 인터커넥트(150)가 접속된 후에는 배열된 서브스트레이트(110)를 서로 분리하는 싱귤레이션 공정이 수행될 수 있다. 이에 따라, 도 2h에 도시된 바와 같이, 반도체 디바이스(100)가 완성될 수 있다.
도 3은 예시적인 반도체 디바이스(200)를 도시한 단면도이다. 도 3에 도시된 예에서, 반도체 디바이스(200)는 도 1의 반도체 디바이스(100)로부터의 모듈(101)과 모듈(201)을 갖는 모듈 스택(290) 및 외부 인터커넥트(150, 250)를 포함할 수 있다. 반도체 디바이스(200)는 모듈(101, 201)을 포함하는 모듈 스택을 갖도록 형성될 수 있다.
제1모듈(101)은 서브스트레이트(110), 디바이스 스택(120), 내부 인터커넥트(130) 및 인캡슐란트(140)를 포함할 수 있다. 제2모듈(201)은 서브스트레이트(210), 디바이스 스택(220), 내부 인터커넥트(230), 인캡슐란트(240) 및 수직 인터커넥트(260)를 포함할 수 있다. 서브스트레이트(210)는 캐비티(211), 내부 터미널(212), 및 외부 터미널(213)을 포함할 수 있다. 디바이스 스택(220)은 다수의 디바이스(221, 222, 223, 224)를 포함할 수 있다. 또한, 다수의 디바이스(221, 222, 223, 224)는 각각 디바이스 터미널(221a, 222a, 223a, 224a)을 포함할 수 있다.
일부 예들에서, 모듈(201)은 상술된 모듈(101)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 예를 들면, 모듈(201)의 아이템들(210, 211, 212, 213, 220, 221, 221a, 222, 222a, 223, 223a, 224, 224a, 230, 240, 250)은 각각 상술된 모듈(101)의 아이템들(110, 111, 112, 113, 120, 121, 121a, 122, 122a, 123, 123a, 124, 124a, 130, 140, 150)과 대응되거나 유사할 수 있다. 모듈(201)은 또한 서브스트레이트(210)의 내부 터미널(212)과 결합된 수직 인터커넥트(260)를 포함한다.
일부 예들에서, 서브스트레이트(210), 내부 인터커넥트(230), 인캡슐란트(240) 및 외부 인터커넥트(250)는 반도체 패키지로 구성 또는 지칭될 수 있고, 반도체 패키지는 외부 요소 또는 환경 노출로부터 디바이스 스택(220)를 보호할 수 있다. 또한, 반도체 패키지는 외부 요소와 디바이스 스택(220) 사이의 전기적 결합을 제공할 수 있다. 일부 예들에서, 모듈(201)은 반도체 패키지로 구성 또는 지칭될 수 있다. 일부 예들에서, 모듈(101, 201)이 적층된 반도체 디바이스(200)는 패키지 온 패키지(POP: Package On Package) 디바이스로 구성 또는 지칭될 수 있다.
도 4a 내지 도 4h는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 4a는 제조 초기 단계에서의 반도체 디바이스(200)를 도시한 단면도이다.
도 4a에 도시된 예에서, 서브스트레이트(210)가 캐리어(10)의 상부에 부착될 수 있고, 수직 인터커넥트(260)가 서브스트레이트(210)에 부착 또는 형성될 수 있다. 비록, 도 4a에는 하나의 서브스트레이트(210)가 캐리어(10)에 부착된 것으로 도시되어 있으나, 다수의 모듈(101)의 동시 생산을 위해 다수의 서브스트레이트(210)가 캐리어(10) 상에 서로 나란히 배열될 수 있다. 캐리어(10)는 베이스층(11) 및 분리가능층(12)을 포함할 수 있다.
서브스트레이트(210)는 캐비티(211), 내부 터미널(212), 및 외부 터미널(213)을 포함할 수 있다. 내부 터미널(212)과 외부 터미널(213)은 기판 전도체 또는 내부 회로에 의해 서브스트레이트(210)를 내부적으로 관통하여 서로 전기적으로 연결될 수 있다. 캐비티(211)는 서브스트레이트(210)를 완전히 관통하게 통과할 수 있다.
수직 인터커넥트(260)는 서브스트레이트(210)의 내부 터미널(212)에 결합 또는 형성될 수 있다. 일부 예들에서, 수직 인터커넥트(260)는 상술된 인터커넥트(150)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 일부 예들에서, 수직 인터커넥트(260)의 높이는 약 50㎛ 내지 약 100㎛의 범위일 수 있다. 수직 인터커넥트(260)는 제1모듈(101)과 제2모듈(201) 사이의 전기적 연결 통로를 제공할 수 있다. 일부 예들에서, 수직 인터커넥트(260)는 모듈의 적층을 허용하게 형성된 터미널을 제공할 수 있다.
도 4b는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 4b에 도시된 예에서, 디바이스 스택(220)이 캐비티(211)에 형성될 수 있고, 내부 인터커넥트(230)가 형성된다. 디바이스 스택(220)은 전자 디바이스(221, 222, 223, 224)를 포함할 수 있다. 비록, 도 4b에는 디바이스 스택(220)이 4개의 전자 디바이스(221,222,223,224)를 포함하는 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 일부 예들에서, 디바이스 스택(220)은 4개 이상의 전자 디바이스로 구성되거나 그 보다 적은 수의 전자 디바이스들로 구성될 수 있다. 일부 예들에서, 제1전자 디바이스(221)는 캐비티(211) 내에서 캐리어(10)의 상면에 부착될 수 있고, 제2전자 디바이스(222)는 디바이스 터미널(221a)을 포함하는 제1전자 디바이스(221)의 상면의 일부를 노출시키도록 접착부재(20)를 사용하여 제1전자 디바이스(221)의 상면에 부착될 수 있다. 제3전자 디바이스(223)는 디바이스 터미널(222a)을 포함하는 제2전자 디바이스(222)의 상면의 일부를 노출시키도록 접착부재(20)를 사용하여 제2전자 디바이스(222)의 상면에 부착될 수 있고, 제4전자 디바이스(224)는 디바이스 터미널(223a)을 포함하는 제3전자 디바이스(223)의 상면의 일부를 노출시키도록 접착부재(20)를 사용하여 제3전자 디바이스(223)의 상면에 부착될 수 있다. 일부 예들에서, 내부 인터커넥트(230)는 서브스트레이트(210)와 하나 이상의 각각의 전자 디바이스(221, 222, 223, 224)를 전기적으로 연결할 수 있거나, 디바이스 터미널들(221a, 222a, 223a, 224a)을 서로 하나 이상 연결할 수 있다. 일부 예들에서, 디바이스 스택(220)은 인접한 전자 디바이스(221, 222, 223, 224)의 대응되는 디바이스 터미널(221a, 222a, 223a, 224a)이 반도체 디바이스(200)의 동일한 측을 향해 노출된 계단 형태와 같이 비스듬하게 적층될 수 있다. 디바이스 스택(220)의 높이는 약 110㎛ 내지 130㎛ 의 범위일 수 있다.
도 4c는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 4c에 도시된 예에서, 인캡슐란트(240)가 디바이스 스택(220), 내부 인터커넥트(230) 및 수직 인터커넥트(260)를 인캡슐레이션 할 수 있다. 또한, 인캡슐란트(240)는 캐비티(211) 내에서 디바이스 스택(220)과 서브스트레이트(210) 사이에도 형성될 수 있다. 일부 예에서, 인캡슐란트(240)는 디바이스 스택(220), 내부 인터커넥트(230) 및 외부 인터커넥트(260)를 오버 몰드한 뒤, 상면이 그라인딩 될 수 있다. 인캡슐란트(240)의 높이는 약 100㎛ 내지 200㎛의 범위일 수 있다. 인캡슐란트(240)는 디바이스 스택(220), 내부 인터커넥트(230) 및 수직 인터커넥트(260)를 외부 환경으로부터 보호할 수 있다.
도 4d는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 4d에 도시된 예에서, 서브스트레이트(210)의 하부에 위치하는 캐리어(10)가 제거될 수 있다. 이에 따라, 서브스트레이트(210)의 제2면(하면)(210b)과 디바이스 스택(220)의 하면이 외부로 노출될 수 있다.
도 4e는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 4e에 도시된 예에서, 수직 인터커넥트(260)는 인캡슐란트(240)의 각각의 개구부(241) 또는 비아를 통해 노출될 수 있다. 일부 예들에서, 개구부(241)는 소잉 공정, 그라인딩 공정, 레이저 공정, 또는 에칭 공정에 의해 인캡슐란트(240)의 일부를 제거하여 형성될 수 있다. 일부 예들에서, 수직 인터커넥트(260)는 인캡슐란트(240)를 통해 부분적으로 연장되어, 수직 인터커넥트(260)의 상단은 인캡슐란트(240)의 상면보다 낮거나, 인캡슐란트(240)의 상면에 대해 내려 앉아 있다. 일부 예들에서, 수직 인터커넥트(260)는 인캡슐란트(240)를 통해 완전히 연장되어, 수직 인터커넥트(260)의 상단이 인캡슐란트(240)의 상면과 실질적으로 동일 평면이거나, 인캡슐란트(240)의 상면을 지나 돌출된다. 일부 예들에서, 비아(241)는 인캡슐란트(240)의 상면을 부분적으로 또는 완전히 관통하는지에 관계없이, 수직 인터커넥트(260)의 형상 또는 측벽과 접촉하거나 일치한다.
도 4f는 제조 다음 단계에서의 반도체 디바이스(200)를 도시한 단면도이다. 도 4f에 도시된 예에서, 외부 인터커넥트(250)가 서브스트레이트(210)의 외부 터미널(213)에 접속될 수 있다.
도 4g는 예시적인 반도체 디바이스(200)를 도시한 단면도이다. 도 4g에 도시된 예에서, 반도체 디바이스(200)는 서로 적층된 모듈(101, 201)을 포함할 수 있다. 비록, 2개의 모듈이 적층된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 일부 예들에서, 반도체 디바이스(500)는 2개 이상 또는 그 보다 적은 수의 모듈이 적층될 수 있다. 모듈(201, 101)은 수직 인터커넥트(260, 150)가 서로 전기적으로 연결되도록 적층될 수 있다. 일부 예들에서, 모듈(201)에 형성된 수직 인터커넥트(260)와 모듈(101)의 인터커넥트(150)는 모듈들을 서로 전기적으로 연결하도록 함께 용융 또는 리플로우될 수 있다. 비록, 반도체 디바이스(200)는 모듈들(101, 201)을 포함하는 것으로 도시되어 있으나, 본 발명의 다른 모듈 또는 다른 전자 디바이스는 이러한 모듈(101, 201) 중 하나 이상을 대체할 수 있는 예들이 있을 수 있다.
도 4h는 예시적인 반도체 디바이스를 도시한 단면도이다. 도 4h에 도시된 예에서, 반도체 디바이스(200')는 반도체 디바이스(200), 베이스 서브스트레이트(310), 인캡슐란트(340), 베이스 인터커넥트(350) 및 언더필(345)을 포함할 수 있다. 수직 인터커넥트(260)는 도 4h에 상술된 수직 인터커넥트(260)의 하나 또는 옵션인 필라로 도시되어 있으나, 다른 인터커넥트(260)의 옵션 중 어느 것이든지 포함할 수 있다. 본 예에서, 수직 인터커넥트(260)의 상단은 인캡슐란트(240)의 상면과 실질적으로 동일 평면에 있다. 일부 예들에서, 패키지된 반도체 디바이스(200)를 포함하는 반도체 디바이스(200')는 패키지 인 패키지(PIP: Package-In-Package) 디바이스로 구성 또는 지칭될 수 있다.
일부 예들에서, 베이스 서브스트레이트(310)는 상술된 서브스트레이트(110)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 본 예에서, 서브스트레이트(310)는 서브스트레이트(110)의 캐비티(111)와 같은 캐비티를 포함하지 않는다. 일부 예들에서, 인캡슐란트(340)는 상술된 인캡슐란트(140)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다.
일부 예들에서, 언더필(345)은 모듈(201)과 서브스트레이트(310) 사이 또는 모듈들(101, 201) 사이에 제공될 수 있다. 일부 예들에서, 언더필(345)은 모듈(101)의 측벽을 커버할 수 있다. 일부 예들에서, 모듈(101)의 상면 또는 모듈(101)의 측벽의 상부는 언더필(345)에 의해 커버되지 않은 채 남아있을 수 있다. 언더필(345)은 일부 예에서 생략될 수 있거나, 인캡슐란트(340)의 일부로 간주될 수 있다. 일부 예들에서, 언더필(345)과 인캡슐란트(340)는 별개의 재료층을 포함할 수 있다. 일부 예들에서, 언더필(345)은 인캡슐란트(340)와 유사할 수 있거나, 언더필(345)과 인캡슐란트(340)는 동일한 재료층을 포함할 수 있다. 일부 예들에서, 언더필(345)은 유전체, 절연 페이스트 또는 비전도성 페이스트로 지칭될 수 있다. 일부 예들에서, 언더필(345)은 레진 또는 무기 필러가 없는 유전체일 수 있다. 일부 예들에서, 언더필(345)은 서브스트레이트(310)와 모듈(201) 사이 또는 모듈(201)과 모듈(101) 사이에 모세관 작용(capillary action)을 사용하여 삽입될 수 있다. 일부 예들에서, 언더필(345)은 서브스트레이트(310)와 모듈(201)을 결합하기 전에 또는 모듈(201)과 모듈(101)을 결합하기 전에 적용될 수 있다. 본 발명의 다른 예들은 각각의 서브스트레이트 또는 모듈 사이 또는 주위에 언더필(345)과 유사한 언더필을 포함할 수 있다.
도 5는 예시적인 반도체 디바이스(300)를 도시한 단면도이다. 도 5에 도시된 예에서, 반도체 디바이스(300)는 베이스 서브스트레이트(310), 모듈 스택(390), 인캡슐란트(340) 및 베이스 인터커넥트(350)를 포함할 수 있다. 모듈 스택(390)은 모듈(101)의 스택과 같이, 본 발명에 설명된 2개 이상의 모듈의 스택을 포함할 수 있다. 베이스 서브스트레이트(310)는 내부 베이스 터미널(312) 및 외부 베이스 터미널(313)을 포함할 수 있다. 일부 예들에서, 모듈(101)의 패키지를 포함하는 반도체 디바이스(300)는 패키지 인 패키지(PIP: Package-In-Package) 디바이스로 구성 또는 지칭될 수 있다.
도 6a 내지 도 6c는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 6a는 제조 초기 단계에서의 반도체 디바이스(300)를 도시한 단면도이다.
도 6a에 도시된 예에서, 베이스 서브스트레이트(310)가 제공될 수 있다. 일부 예들에서, 베이스 서브스트레이트(310)는 상술된 서브스트레이트(110)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 예를 들어, 베이스 서브스트레이트(310)는 기판 전도성 구조(315), 내부 베이스 터미널(312), 외부 베이스 터미널(313) 및 기판 전도체(315a)를 포함할 수 있고, 이는 서브스트레이트(110)의 기판 전도성 구조(115), 내부 터미널(112), 외부 터미널(113) 및 기판 전도체(115a)와 유사하게 대응될 수 있다. 본 예에서, 베이스 서브스트레이트(310)는 서브스트레이트(110)의 캐비티(111)와 같은 캐비티를 포함하지 않는다.
도 6b는 제조 다음 단계에서의 반도체 디바이스(300)를 도시한 단면도이다. 도 6b에 도시된 예에서, 모듈 스택(390)은 베이스 서브스트레이트(310) 상에 적층된 모듈(101)에 추가될 수 있으며, 모듈 인터커넥트(330)는 베이스 서브스트레이트(310)와 모듈 스택(390)을 전기적으로 연결할 수 있다. 모듈 스택(390)은 서브스트레이트(110)의 제2면(110b)이 상부를 향하도록 접착제를 사용하여 베이스 서브스트레이트(310)의 상면에 부착될 수 있다. 따라서, 서브스트레이트(110)의 외부 터미널(113)은 노출될 수 있다. 일부 예들에서, 모듈(101)은 베이스 서브스트레이트(310)의 상면에 지그재그 형태로 적층될 수 있다. 비록, 도 6b에는 반도체 디바이스(300)가 4개의 모듈(101)을 포함하는 것으로 도시되어 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 일부 예들에서, 반도체 디바이스(300)는 4개 이상 또는 그보다 적은 수의 모듈(101)을 포함할 수 있다. 비록, 도 6b에는 반도체 디바이스(300)가 모듈(101)과 모듈 스택(390)을 포함하는 것으로 도시되어 있으나, 본 발명의 다른 모듈 또는 전자 디바이스가 이러한 모듈(101) 중 하나 이상을 대체할 수 있는 예들이 있을 수 있다.
모듈 인터커넥트(330)는 모듈(101)의 외부 터미널(113)과 베이스 서브스트레이트(310)의 내부 베이스 터미널(312) 사이 또는 다른 모듈(101)의 외부 터미널(113)들 사이에 전기적으로 연결될 수 있다. 일부 예들에서, 모듈 인터커넥트(330)는 와이어, 도전성 와이어 또는 본드 와이어로 지칭될 수 있다. 모듈 인터커넥트(330)는 예를 들어, 금속 재료, 금, 은, 알루미늄, 또는 구리와 같은 전기적 도전 재료를 포함할 수 있다. 일부 예들에서, 모듈 인터커넥트(330)는 와이어 본딩에 의해 모듈(101)의 외부 터미널(113)과 베이스 서브스트레이트(310)의 내부 베이스 터미널(312) 사이에 전기적으로 연결될 수 있다. 모듈 인터커넥트(330)는 모듈(101)과 베이스 서브스트레이트(310) 사이 또는 다른 모듈(101)들 사이의 전기적인 결합을 제공할 수 있다.
도 6c는 제조 다음 단계에서의 반도체 디바이스(300)를 도시한 단면도이다. 도 6c에 도시된 예에서, 인캡슐란트(340)는 모듈 스택(390), 모듈 인터커넥트(330) 및 베이스 서브스트레이트(310)를 커버할 수 있다. 베이스 인터커넥트(350)는 베이스 서브스트레이트(310)의 외부 베이스 터미널(313)에 연결될 수 있다. 일부 예들에서, 인캡슐란트(340)는 상술된 인캡슐란트(140)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 인캡슐란트(340)는 모듈 스택(390)과 모듈 인터커넥트(330)를 외부 환경으로부터 보호할 수 있다.
일부 예들에서, 베이스 인터커넥트(350)는 상술된 인터커넥트(150)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 베이스 인터커넥트(350)는 반도체 디바이스(300)와 마더보드 또는 PCB 보드와 같은 외부 부품 사이의 전기적 연결 통로를 제공할 수 있다.
모듈 스택(390)의 모듈들은 서로에 대해 다른 배향을 포함할 수 있다. 일부 예들에서, 모듈 스택(390)의 모듈은 모듈 인터커넥트(330)를 통해 베이스 서브스트레이트(310)의 다른 측면 또는 마진에 결합될 수 있다.
베이스 서브스트레이트(310)는 모듈 스택(390)이 차지하는 공간에 의해 커버되지 않는 베이스 마진(316, 317)을 포함할 수 있다. 베이스 서브스트레이트(310)의 베이스 마진(316, 317)은 각각 모듈 스택(390)의 모듈 스택 측면(396, 397)과 인접할 수 있다. 일부 예들에서, 모듈 스택(390)의 모듈은 그들 각각의 모듈 상면에서 그들 각각의 서브스트레이트(110)의 각각의 모듈 터미널(113)을 포함할 수 있다. 본 예에서, 모듈 스택(390)의 모듈(101)은 베이스 서브스트레이트(310) 상에 상부로 적층된 모듈(3011, 3012, 3013, 3014)을 포함할 수 있다. 모듈(3011, 3013)은 그들 각각의 모듈 터미널(113)이 모듈 스택 측면(397) 또는 베이스 마진(317) 보다 모듈 스택 측면(396) 또는 베이스 마진(316)에 인접하거나 가깝도록 제1방향을 향한다. 반대로, 모듈(3012, 3014)은 그들 각각의 모듈 터미널(113)이 모듈 스택 측면(396) 또는 베이스 마진(316) 보다 모듈 스택 측면(397) 또는 베이스 마진(317)에 인접하거나 가깝도록 제2방향을 향한다. 모듈 인터커넥트(330)는 모듈(3011, 3013)의 모듈 터미널(113)로부터 인접한 서브스트레이트(310)의 베이스 마진(316)까지 연장된다. 반대로, 모듈 인터커넥트(330)는 모듈(3012, 3014)의 모듈 터미널(113)로부터 인접한 서브스트레이트(310)의 베이스 마진(317)까지 연장된다.
모듈 스택(390)의 모듈의 이러한 다른 배향은 모든 모듈이 동일한 배향을 갖고 동일한 베이스 마진 또는 서브스트레이트(310)에 결합된 시나리오와 비교하여, 베이스 서브스트레이트(310) 주변의 신호를 보다 균일하게 분산하는 것을 허용한다. 모듈 스택(390)의 모듈의 이러한 다른 배향은 모든 모듈이 동일한 배향을 갖고 모듈 인터커넥트(330)의 일부가 대신 보다 먼 서브스트레이트(310)의 베이스 마진으로 라우팅될 필요가 있는 시나리오와 비교하여, 모듈 인터커넥트(330)의 신호 경로를 더 짧고, 더 빠르게 하는 것을 허용한다.
도 7은 예시적인 반도체 디바이스(300')를 도시한 단면도이다. 도 7에 도시된 예에서, 반도체 디바이스(300')는 베이스 서브스트레이트(310), 모듈 스택(390'), 모듈 인터커넥트(330), 인캡슐란트(340) 및 베이스 인터커넥트(350)를 포함할 수 있다. 일부 예들에서, 반도체 디바이스(300')는 상술된 반도체 디바이스(300)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 일부 예들에서, 모듈은 인접한 모듈(101)들의 대응되는 외부 터미널(113)이 노출되도록 오프셋 구조로 적층될 수 있다. 예를 들어, 도 5 및 도 6에 도시된 모듈 스택(390)은 엇갈린 또는 지그재그 패턴으로 모듈의 오프셋 구조를 포함하고, 도 7에 도시된 모듈 스택(390')은 계단 패턴으로 모듈의 오프셋 구조를 포함한다.
도 8은 예시적인 반도체 디바이스(400)를 도시한 단면도이다. 도 8에 도시된 예에서, 반도체 디바이스(400)는 서브스트레이트(110), 디바이스 스택(420), 내부 인터커넥트(130), 인캡슐란트(440a, 440b) 및 인터커넥트(450a, 450b)를 포함할 수 있다.
디바이스 스택(420)은 다수의 전자 디바이스(421, 422, 423, 424)를 포함할 수 있다. 또한, 다수의 전자 디바이스(421, 422, 423, 424)는 각각 디바이스 터미널(421a, 422a, 423a, 424a)을 포함할 수 있다.
도 9a 내지 도 9g는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 9a는 제조 초기 단계에서의 반도체 디바이스(400)를 도시한 단면도이다.
도 9a에 도시된 예에서, 서브스트레이트(110)와 전자 디바이스(421, 422)가 캐리어(10)의 상부에 부착될 수 있다. 서브스트레이트(110)는 캐비티(111), 내부 터미널(112), 및 외부 터미널(113)을 포함할 수 있다. 일부 예들에서, 전자 디바이스(421, 422)는 상술된 전자 디바이스(121, 122, 123, 124)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 전자 디바이스(421, 422)는 각각 디바이스 터미널(421a, 422a)을 포함할 수 있다. 전자 디바이스(421, 422)는 캐비티(111) 내에 순차적으로 적층될 수 있다. 일부 예들에서, 제1전자 디바이스(421)는 캐비티(111) 내에서 캐리어(10)의 상면에 부착될 수 있고, 제2전자 디바이스(422)는 디바이스 터미널(421a)을 포함하는 제1전자 디바이스(421)의 상면의 일부가 노출되도록 접착제(20)를 사용하여 제1전자 디바이스(421)의 상면에 부착될 수 있다. 또한, 전자 디바이스(421, 422)는 제1,2전자 디바이스(421, 422)의 높이의 합이 서브스트레이트(110)의 높이보다 작게 형성될 수 있다.
도 9b는 제조 다음 단계에서의 반도체 디바이스(400)를 도시한 단면도이다. 도 9b에 도시된 예에서, 인터커넥트(450a)는 서브스트레이트(110)의 제1면(110a) 상의 내부 터미널(112)에 전기적으로 연결될 수 있다. 내부 인터커넥트(130)는 서브스트레이트(110)와 전자 디바이스(421, 422)의 디바이스 터미널(421a, 422a)을 전기적으로 연결하거나, 디바이스 터미널들(421a, 422a)을 서로 전기적으로 연결할 수 있다. 일부 예들에서, 인터커넥트(450a)는 상술된 인터커넥트(150, 260)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다.
도 9c는 제조 다음 단계에서의 반도체 디바이스(400)를 도시한 단면도이다. 도 9c에 도시된 예에서, 인캡슐란트(440a)는 전자 디바이스(421, 422) 및 내부 인터커넥트(130)를 인캡슐레이션 할 수 있다. 또한, 인캡슐란트(440a)는 서브스트레이트(110)의 제1면(상면)(110a)을 커버할 수 있고, 인터커넥트(450a)의 일부를 인캡슐레이션 할 수 있다. 인캡슐란트(440a)는 캐비티(111) 내에서 서브스트레이트(110)와 전자 디바이스(421, 422) 사이에도 형성될 수 있다. 일부 예들에서, 인캡슐란트(440a)는 상술된 인캡슐란트(140)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 인캡슐란트(440a)의 높이는 약 120㎛ 내지 150㎛의 범위일 수 있다. 인캡슐란트(440a)는 디바이스(421, 422) 및 내부 인터커넥트(130)를 외부 환경으로부터 보호할 수 있다.
도 9d는 제조 다음 단계에서의 반도체 디바이스(400)를 도시한 단면도이다. 도 9d에 도시된 예에서, 서브스트레이트(110)의 하부에 위치하는 캐리어(10)가 제거될 수 있다. 서브스트레이트(110)는 서브스트레이트의 제2면(하면)(110b)이 상부를 향하도록 뒤집어질 수 있다. 캐리어(10)가 제거된 채, 전자 디바이스(423)는 전자 디바이스(421) 상에 적층될 수 있고, 그렇게 전자 디바이스(422, 423)는 전자 디바이스(421)의 반대면에 적층된다. 전자 디바이스(423)는 인캡슐란트(440a)로부터 돌출되고, 인캡슐란트(440a)로부터 노출된 측벽과 상면(전자 디바이스(421)로부터 멀어지는 면)을 갖는다.
일부 예들에서, 전자 디바이스(424)는 디바이스 스택(420)의 일부로서 전자 디바이스(423) 상에 적층될 수 있다. 전자 디바이스(423, 424)는 각각 디바이스 터미널(423a, 424a)을 포함할 수 있다. 일부 예들에서, 제3전자 디바이스(423)는 접착제(20)를 사용하여 제1전자 디바이스(421)의 상부에 부착될 수 있고, 제4전자 디바이스(424)는 디바이스 터미널(423a)을 포함하는 제3전자 디바이스(423)의 상면의 일부를 노출시키도록 접착제(20)를 사용하여 제3전자 디바이스(423)의 상부에 부착될 수 있다. 디바이스 스택(420)은 제1,2전자 디바이스(421, 422)의 디바이스 터미널(421a, 422a)이 제1방향을 향하고, 제3,4전자 디바이스(423, 424)의 디바이스 터미널(423a, 424a)이 제1방향과 반대인 제2방향을 향하도록 적층될 수 있다.
도 9e는 제조 다음 단계에서의 반도체 디바이스(400)를 도시한 단면도이다. 도 9e에 도시된 예에서, 인터커넥트(450b)가 서브스트레이트(110)의 외부 터미널(113)에 전기적으로 연결될 수 있다. 내부 인터커넥트(130)는 서브스트레이트(110)와 전자 디바이스(423, 424)의 디바이스 터미널(423a, 424a)을 전기적으로 연결하거나, 디바이스 터미널들(423a, 424a)을 서로 전기적으로 연결할 수 있다. 일부 예들에서, 인터커넥트(450b)는 상술된 인터커넥트(150, 260, 450a)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 일부 예들에서, 인터커넥트(450b)는 반도체 디바이스(400)와 반도체 디바이스(400)에 적층된 다른 반도체 디바이스 또는 패키지 사이의 전기적인 연결 통로를 제공할 수 있다.
도 9f는 제조 다음 단계에서의 반도체 디바이스(400)를 도시한 단면도이다. 도 9f에 도시된 예에서, 인캡슐란트(400b)는 전자 디바이스(423, 424), 내부 인터커넥트(130) 및 인터커텍트(450b)를 인캡슐레이션 할 수 있다. 일부 예들에서, 인캡슐란트(440b)는 상술된 인캡슐란트(440a)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 인캡슐란트(440b)는 인캡슐란트(440a)와 접촉할 수 있고, 서브스트레이트(110)의 제2면(110b)을 커버할 수 있다. 인캡슐란트(440b)의 높이는 약 120㎛ 내지 150㎛의 범위일 수 있다. 인캡슐란트(440b)는 전자 디바이스(423, 424), 내부 인터커넥트(130) 및 외부 인터커넥트(450b)를 외부 환경으로부터 보호할 수 있다.
도 9g는 제조 다음 단계에서의 반도체 디바이스(400)를 도시한 단면도이다. 도 9g에 도시된 예에서, 인터커넥트(450b)는 인캡슐란트(440b)에 각각 개구부 또는 비아(441)를 형성하여 노출될 수 있다. 일부 예들에서, 개구부(441)는 소잉 공정, 그라인딩 공정, 레이저 공정, 또는 에칭 공정에 의해 인캡슐란트(440b)의 일부를 제거하여 형성될 수 있다. 일부 예들에서, 인터커넥트(450b)는 인캡슐란트(440b)를 통해 부분적으로 연장되어, 인터커넥트(450b)의 상단은 인캡슐란트(440b)의 상면보다 낮거나, 인캡슐란트(440b)의 상면에 대해 내려 앉아 있다. 일부 예들에서, 인터커넥트(450b)는 인캡슐란트(440b)를 통해 완전히 연장되어, 인터커넥트(450b)의 상단이 인캡슐란트(440b)의 상면과 실질적으로 동일 평면이거나, 인캡슐란트(440b)의 상면을 지나 돌출된다. 일부 예들에서, 비아(441)는 인캡슐란트(440b)의 상면을 부분적으로 또는 완전히 관통하는지에 관계없이, 인터커넥트(450b)의 형상 또는 측벽과 접촉하거나 일치한다.
도 10은 예시적인 반도체 디바이스(500)를 도시한 단면도이다. 도 10에 도시된 예에서, 반도체 디바이스(500)는 반도체 디바이스(400)가 서로 적층된 모듈 스택(590)을 포함할 수 있다. 일부 예들에서, 반도체 디바이스(400)는 도 9a 내지 도 9g에 도시된 방법에 의해 제조될 수 있다. 서로 적층된 각각의 반도체 디바이스(400)는 모듈로 지칭될 수 있다. 비록, 3개의 모듈(400)이 서로 적층된 것으로 도시되어 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 일부 예들에서, 반도체 디바이스(500)는 3개 이상의 모듈이 적층되거나 그 보다 적은 수의 모듈이 적층될 수 있다. 모듈(400)은 인터커넥트(450a, 450b)가 서로 전기적으로 연결되도록 적층될 수 있다. 일부 예들에서, 모듈(400)의 개구부(441)에 형성된 인터커넥트(450b)와 다른 모듈의 서브스트레이트의 제1면에 형성된 인터커넥트(450a)는 서로 용융되거나 리플로우되어, 모듈(400)들을 서로 전기적으로 연결할 수 있다.
도 11은 예시적인 반도체 디바이스를 도시한 단면도이다. 도 11에 도시된 예에서, 반도체 디바이스(600)는 서브스트레이트(610), 디바이스 스택(120), 내부 인터커넥트(130), 인캡슐란트(140) 및 외부 인터커넥트(150)를 포함할 수 있다. 일부 예들에서, 반도체 디바이스(600)는 모듈(601)로 구성 또는 지칭될 수 있다.
서브스트레이트(610)는 기판 렛지부(6101) 및 기판 수직부(6102)를 포함할 수 있다. 기판 렛지부(6101)는 렛지(ledge)(615)를 포함할 수 있다. 또한, 서브스트레이트(610)는 캐비티(611), 내부 터미널(612) 및 외부 터미널(613)을 포함할 수 있다. 디바이스 스택(120)은 다수의 디바이스(121, 122, 123, 124)를 포함할 수 있다. 또한, 다수의 디바이스(121, 122, 123, 124)는 각각 디바이스 터미널(121a, 122a, 123a, 124a)을 포함할 수 있다.
서브스트레이트(610), 내부 인터커넥트(130), 인캡슐란트(140) 및 외부 인터커넥트(150)는 반도체 패키지로 구성 또는 지칭될 수 있고, 반도체 패키지는 외부 요소 또는 환경 노출로부터 디바이스 스택(120)를 보호할 수 있다. 또한, 반도체 패키지는 외부 요소와 디바이스 스택(120) 사이의 전기적 결합을 제공할 수 있다.
도 12a 내지 도 12d는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한 단면도이다. 도 12a는 제조 초기 단계에서의 반도체 디바이스(600)를 도시한 단면도이다.
도 12a에 도시된 예에서, 서브스트레이트(610)는 캐리어(10)의 상부에 형성 또는 부착될 수 있다. 서브스트레이트(610)는 캐비티(611)를 포함할 수 있다. 일부 예들에서, 캐비티(611)는 제1너비(d1)를 가지며 서브스트레이트(610)의 제1면(610a) 및 제2면(610b)을 관통하는 어퍼처(610d1)와, 이후에 형성되고 제2너비(d2)를 가지며 서브스트레이트(610)의 일부를 관통하는 어퍼처(610d2)를 포함할 수 있다. 제1너비(d1)는 제2너비(d2)보다 작을 수 있다(d1<d2). 일부 예들에서, 제1너비(d1)는 기판 렛지부(6101)에 의해 규정되거나 경계가 정해지고, 제2너비(d2)는 기판 수직부(6102)에 의해 규정되거나 경계가 정해질 수 있다. 일부 예들에서, 캐비티(611)는 제2너비(d2)를 갖는 어퍼처(610d2)를 하고, 제1너비(d1)를 갖는 어퍼처(610d1)를 형성함으로써 형성될 수 있다. 일부 예들에서, 캐비티(611)는 레이저, 블레이드 또는 펀치 툴을 사용하여 형성될 수 있다. 일부 예들에서, 기판 렛지부(6101)와 기판 수직부(6102)는 일원화된 기판과 같이 별개의 기판이 서로 결합될 수 있다. 일부 예들에서, 기판 렛지부(6101)(어퍼처(610d1)가 있거나 또는 없는) 또는 기판 수직부(6102)(어퍼처(610d2)가 있거나 또는 없는) 중 첫번째 하나가 먼저 형성될 수 있고, 두번째 하나는 첫번째 하나에 형성될 수 있다. 일부 예들에서, 캐비티(611)는 디바이스 스택(120)이 안착될 수 있는 공간을 제공할 수 있다.
서브스트레이트(610)는 렛지(615)를 갖는 기판 렛지부(6101) 및 기판 수직부(6102)를 포함할 수 있다. 기판 렛지부(6101)는 서브스트레이트(610)의 하부로 정의될 수 있고, 기판 수직부(6102) 보다 캐비티(611)를 향해 측면으로 더 돌출된 렛지(615)를 포함할 수 있다. 기판 수직부(6102)는 서브스트레이트(610)의 상부로 정의될 수 있고, 기판 렛지부(6101) 상에 위치할 수 있다.
일부 예들에서, 서브스트레이트(610)는 내부 터미널(612) 및 외부 터미널(613)을 포함할 수 있다. 내부 터미널(612)은 렛지(615)에 형성될 수 있다. 일부 예들에서, 내부 터미널(612) 또는 외부 터미널(613)은 상술된 내부 터미널(112) 또는 외부 터미널(113)의 그것들과 유사하게 대응되는 구성요소, 특징, 재료 또는 형성 공정을 포함할 수 있다. 일부 예들에서, 내부 터미널(612)은 서브스트레이트(610)의 전기적 신호를 디바이스 스택(120)으로 라우팅 하거나 디바이스 스택(120)의 전기적 신호를 서브스트레이트(610)로 라우팅 하기 위한 전기적 접촉으로 제공될 수 있다.
외부 터미널(613)은 서브스트레이트(610)의 제1면(상면)(610a) 및 제2면(하면)(610b)에 형성될 수 있다. 제1면(610a)에 위치한 외부 터미널(613)과 제2면(610b)에 위치한 외부 터미널(613)은 기판 전도체 또는 내부 회로에 의해 서브스트레이트(610)를 내부적으로 관통하여 서로 전기적으로 연결될 수 있다. 또한, 외부 터미널(613)은 기판 전도체 또는 내부 회로에 의해 서브스트레이트(610)를 내부적으로 관통하여 내부 터미널(612)에 전기적으로 연결될 수 있다. 일부 예들에서, 외부 터미널(613)은 서브스트레이트(610)의 전기적 신호를 마더보드 또는 PCB 보드와 같은 외부 부품으로 라우팅 하거나, 마더보드 또는 PCB 보드와 같은 외부 부품의 전기적 신호를 서브스트레이트(610)로 라우팅 하기 위한 전기적 접촉으로 제공될 수 있다.
도 12b는 제조 다음 단계에서의 반도체 디바이스(600)를 도시한 단면도이다. 도 12b에 도시된 예에서, 디바이스 스택(120)이 캐비티(611) 내에 형성되고, 내부 인터커넥트(130)가 서브스트레이트(610)와 디바이스 스택(120) 또는 각각의 전자 디바이스들(121, 122, 123, 124)을 전기적으로 연결할 수 있다. 일부 예들에서, 디바이스 스택(120)은 서브스트레이트(610)의 높이보다 낮게 형성될 수 있다.
일부 예들에서, 내부 인터커넥트(130)는 서브스트레이트(610)의 렛지(615) 상의 내부 터미널(612)을 전자 디바이스(121, 122, 123, 124)의 디바이스 터미널(121a, 122a, 123a, 124a) 중 어느 것에라도 전기적으로 연결할 수 있다. 일부 예들에서, 렛지(615)의 병합은 반도체 디바이스(600)의 크기, 특히, 높이를 줄일 수 있다. 일부 예들에서, 내부 인터커넥트(130)는 디바이스 터미널들(121a, 122a, 123a, 124a)을 서로 전기적으로 결합할 수 있다.
도 12c는 제조 다음 단계에서의 반도체 디바이스(600)를 도시한 단면도이다. 도 12c에 도시된 예에서, 인캡슐란트(140)는 디바이스 스택(120) 및 내부 인터커넥트(130)를 인캡슐레이션 할 수 있다. 일부 예들에서, 인캡슐란트(140)는 캐비티(611) 내에 형성될 수 있고, 서브스트레이트(610)의 제1면(610a)을 외부로 노출시킬 수 있다. 인캡슐란트(140)는 디바이스 스택(120) 및 내부 인터커넥트(130)를 외부 환경으로부터 보호할 수 있다.
도 12d는 제조 다음 단계에서의 반도체 디바이스(600)를 도시한 단면도이다. 도 12d에 도시된 예에서, 서브스트레이트(610)의 하부에 위치하는 캐리어(10)는 제거될 수 있고, 외부 인터커넥트(150)는 외부 터미널(613)에 연결될 수 있다. 일부 예들에서, 캐리어(10)는 서브스트레이트(610)로부터 분리될 수 있고, 서브스트레이트(610)의 제2면(610b)에 위치하는 외부 터미널(613)이 노출될 수 있다. 외부 인터커넥트(150)는 반도체 디바이스(600)와 마더보드 또는 PCB 보드와 같은 외부 부품 사이의 전기적 연결 통로를 제공할 수 있다.
도 13은 예시적인 반도체 디바이스(700)를 도시한 단면도이다. 도 13에 도시된 예에서, 반도체 디바이스(700)는 모듈(601)들이 서로 적층된 모듈 스택(790), 인터페이스 구조(730) 및 외부 인터커넥트(150)를 포함할 수 있다. 일부 예들에서, 반도체 디바이스(700)는 도 12 및 도 13의 모듈(601)이 적층되어 형성될 수 있다. 비록, 4개의 모듈(601)이 도시되어 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 다른 예들에서, 반도체 디바이스(700)는 4개 이상 또는 그보다 적은 수의 모듈(601)이 적층되어 형성될 수 있다. 비록, 반도체 디바이스(700)는 모듈(601)들을 포함하는 것으로 도시되어 있으나, 본 발명의 다른 모듈 또는 다른 전자 디바이스는 이러한 모듈(601) 중 하나 이상을 대체할 수 있는 예들이 있을 수 있다.
모듈(601)은 인터페이스 구조(730)를 통해 함께 결합될 수 있고, 서로 전기적으로 연결될 수 있다. 일부 예들에서, 인터페이스 구조(730)는 이방성 전도 필름(AFC: Anisotropic Conductive Film)과 같은 전도성 접착제를 포함할 수 있다. 전도성 접착제(760)는 절연층과, 절연층 내에 분산된 금속 입자 또는 메탈이 코팅된 폴리머 입자와 같은 전도성 입자를 포함할 수 있다. 일부 예들에서, 전도성 접착제(730)는 모듈(601) 사이에 개재되어 가열 및 압력을 받을 수 있고, 외부 터미널(613)들이 전도성 입자에 의해 서로 전기적으로 연결될 수 있다. 외부 터미널(613)이 없는 전도성 접착제(730)의 일부는 절연층에 의해 서로 전기적으로 절연될 수 있다. 일부 예들에서, 전도성 접착제(730) 또는 그의 전도성 입자는 인터커넥트로 구성 또는 지칭될 수 있다. 외부 인터커넥트(150)는 반도체 디바이스(700)의 최하단의 모듈의 외부 터미널(613)에 연결될 수 있다. 인터커넥트 구조(730)는 반도체 디바이스(700)의 다른 모듈들을 결합하기 위해 전도성 접착제에 부가하여 또는 대신하여 인터커텍트(150)와 유사한 인터커넥트를 포함하는 예들이 있을 수 있다.
도 14는 예시적인 반도체 디바이스(700')를 도시한 단면도이다. 도 14에 도시된 예에서, 반도체 디바이스(700')는 베이스 서브스트레이트(310), 모듈(601)들이 적층된 모듈 스택(790), 전도성 접착제(730), 인캡슐란트(340) 및 외부 인터커넥트(350)를 포함할 수 있다. 베이스 서브스트레이트(310)는 제1면(상면) 상의 내부 베이스 터미널(312) 및 제1면의 반대면인 제2면(하면) 상의 외부 베이스 터미널(313)을 포함할 수 있다. 일부 예들에서, 모듈(601)들의 패키지를 포함하는 반도체 디바이스(700')는, 패키지 인 패키지(PIP: Package-In-Package) 디바이스로 구성 또는 지칭될 수 있다.
일부 예들에서, 반도체 디바이스(700')는 베이스 서브스트레이트(310) 상에 모듈(601)들을 적층하여 형성될 수 있다. 일부 예들에서, 모듈(601)들은 도전성 접착제(730)를 사용하여 서로 적층될 수 있다. 일부 예들에서, 모듈(601)들은 각각의 인터커넥트(150)를 사용하여 서로 적층될 수 있다. 인캡슐란트(340)는 베이스 서브스트레이트(310)의 상부와 모듈(601)을 인캡슐레이션할 수 있고, 외부 인터커넥트(350)는 베이스 서브스트레이트(310)의 외부 베이스 터미널(313)에 전기적으로 연결될 수 있다. 비록, 반도체 디바이스(700')는 모듈(601)들을 포함하는 것으로 도시되어 있으나, 본 발명의 다른 모듈 또는 다른 전자 디바이스는 이러한 모듈(601) 중 하나 이상을 대체할 수 있는 예들이 있을 수 있다.
본 발명은 특정 예에 대한 참조를 포함하나, 당업자는 본 발명의 범위를 벗어나지 않고 다양한 변경이 이루어질 수 있고 등가물이 대체될 수 있음을 이해할 것이다. 또한, 본 발명의 범위를 벗어나지 않고 개시된 예들에 대한 수정이 이루어질 수 있다. 따라서, 본 발명은 개시된 예들에 제한되지 않고, 첨부된 청구 범위 내에 속하는 모든 예들을 포함할 것으로 의도된다.
100: 반도체 디바이스 110: 서브스트레이트
120: 디바이스 스택 130: 내부 인터커넥트
140: 인캡슐란트 150: 외부 인터커넥트

Claims (20)

  1. 제1기판면, 상기 제1기판면의 반대면인 제2기판면, 상기 제1기판면과 제2기판면 사이의 기판 외측벽 및 상기 제1기판면과 제2기판면 사이에서 캐비티를 규정하는 기판 내측벽을 갖는 서브스트레이트;
    제1전자 디바이스와, 상기 제1전자 디바이스 상에 적층된 제2전자 디바이스를 가지며, 상기 캐비티 내에 위치한 디바이스 스택;
    상기 서브스트레이트와 상기 디바이스 스택을 결합하는 제1내부 인터커텍트;
    상기 제1전자 디바이스와 상기 제2전자 디바이스를 결합하는 제2내부 인터커넥트; 및
    상기 기판 내측벽과 상기 디바이스 스택을 커버하고, 상기 캐비티를 채우는 인캡슐란트;를 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 디바이스 스택의 하면은 상기 인캡슐란트로부터 노출된 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제2기판면은 상기 디바이스 스택의 하면 및 상기 인캡슐란트의 하면과 동일 평면인 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 인캡슐란트는 상기 제1기판면을 커버하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제1전자 디바이스의 상면은 상기 제1기판면 보다 낮고,
    상기 제2전자 디바이스의 상면은 상기 제1기판면 보다 낮은 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 디바이스 스택은 상기 제2전자 디바이스 상에 적층된 제3전자 디바이스를 포함하고,
    상기 제3전자 디바이스의 상면은 상기 제1기판면 보다 높은 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 디바이스 스택은 상기 제2전자 디바이스 상에 적층된 제3전자 디바이스를 포함하고,
    상기 제1전자 디바이스의 상면은 제1디바이스 터미널들을 포함하고,
    상기 제2전자 디바이스의 상면은 제2디바이스 터미널들을 포함하고,
    상기 제3전자 디바이스의 상면은 제3디바이스 터미널들을 포함하고,
    상기 제1기판면은 제1기판 터미널을 포함하고,
    상기 디바이스 스택은, 상기 제2전자 디바이스가 상기 제1전자 디바이스의 상면의 대부분을 커버하되 상기 제1디바이스 터미널들을 노출하고, 상기 제3전자 디바이스는 상기 제2전자 디바이스의 상면의 대부분을 커버하되, 상기 제2디바이스 터미널들을 노출하도록 형성된 오프셋 구조를 포함하고,
    상기 제1내부 인터커넥트는 상기 제1디바이스 터미널들 중 하나와 상기 제1기판 터미널을 결합하고,
    상기 제2내부 인터커넥트는 상기 제2디바이스 터미널들 중 하나와 상기 제1디바이스 터미널들 중 다른 하나를 결합하고,
    제3내부 인터커넥트는 상기 제3디바이스 터미널들 중 하나와 상기 제2디바이스 터미널들 중 다른 하나를 결합하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 인캡슐란트는 상기 기판 외측벽을 커버하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 제1내부 인터커넥트는 상기 서브스트레이트에 결합된 제1단과 상기 디바이스 스택에 결합된 제2단을 포함하고,
    상기 제1단의 높이는 상기 제2단의 높이보다 높은 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 디바이스 스택은 상기 제2전자 디바이스 상에 적층된 제3전자 디바이스를 포함하고,
    상기 제1전자 디바이스의 두께는 상기 제2전자 디바이스의 두께보다 두껍고,
    상기 제2전자 디바이스의 두께는 상기 제3전자 디바이스의 두께와 동일한 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 인캡슐란트에 의해 경계가 정해지고 상기 제1기판면에 결합된 수직 인터커넥트를 포함하고,
    상기 인캡슐란트는 상기 수직 인터커넥트를 노출시키는 개구부를 갖는 인캡슐란트 상면을 포함하는 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 제2전자 디바이스는 상기 제1전자 디바이스의 제1면에 적층되고,
    상기 디바이스 스택은 상기 제1전자 디바이스의 제2면에 적층된 제3전자 디바이스를 포함하고,
    상기 제3전자 디바이스는
    상기 인캡슐란트로부터 노출된 측벽; 및
    상기 제1전자 디바이스로부터 멀어지며 상기 인캡슐란트로부터 노출된 일면을 포함하는 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 서브스트레이트는
    상기 제1기판면을 포함하는 기판 수직부; 및
    상기 제2기판면을 포함하는 기판 렛지부;를 포함하고,
    상기 기판 렛지부는 상기 캐비티의 제1너비를 규정하는 렛지를 포함하고,
    상기 기판 수직부는 상기 제1너비보다 큰 상기 캐비티의 제2너비를 규정하며,
    상기 제1내부 인터커넥트는 상기 기판 렛지부에 결합되는 반도체 디바이스.
  14. 제 1 항에 있어서,
    상기 제1기판면은 상기 인캡슐란트로부터 노출된 반도체 디바이스.
  15. 제 1 항에 있어서,
    베이스 서브스트레이트;
    상기 베이스 서브스트레이트 상에 위치하며, 상기 서브스트레이트, 상기 디바이스 스택, 상기 제1,2내부 인터커넥트 및 상기 인캡슐란트를 포함하는 제1모듈과, 상기 제1모듈 상에 위치하며, 제2캐비티를 갖는 제2서브스트레이트, 상기 제2캐비티 내의 제2디바이스 스택 및 상기 제2디바이스 스택을 커버하고 상기 제2캐비티를 채우는 제2인캡슐란트를 포함하는 제2모듈을 포함하는 모듈 스택; 및
    상기 베이스 서브스트레이트와 상기 모듈 스택을 커버하는 베이스 인캡슐란트;를 포함하는 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 베이스 서브스트레이트는 상기 모듈 스택의 제1면과 인접한 제1베이스 마진 및 상기 모듈 스택의 제2면과 인접한 제2베이스 마진을 포함하고,
    상기 제1모듈의 서브스트레이트는 제1모듈의 상면에서 상기 제2베이스 마진 보다 상기 제1베이스 마진에 더 가까운 제1모듈 터미널을 포함하고,
    상기 제2모듈의 서브스트레이트는 제2모듈의 상면에서 상기 제1베이스 마진 보다 상기 제2베이스 마진에 더 가까운 제2모듈 터미널을 포함하고,
    제1모듈 인터커넥트는 상기 제1모듈 터미널에서 상기 베이스 서브스트레이트의 제1베이스 마진으로 연장되고,
    제2모듈 인터커넥트는 상기 제2모듈 터미널에서 상기 베이스 서브스트레이트의 제2베이스 마진으로 연장된 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 모듈 스택은 상기 제2모듈 상에 위치하며, 제3캐비티를 갖는 제3서브스트레이트, 상기 제3캐비티 내의 제3디바이스 스택 및 상기 제3디바이스 스택을 커버하고 상기 제3캐비티를 채우는 제3인캡슐란트를 포함하는 제3모듈을 포함하고,
    상기 모듈 스택은 상기 제2모듈이 상기 제1모듈의 상면의 일부를 노출된 채로 두고, 상기 제3모듈이 상기 제2모듈의 상면의 일부를 노출된 채로 두는 오프셋 구조를 포함하고,
    상기 제2모듈의 제2서브스트레이트는 상기 제2모듈의 상면과 인접하고 제2모듈의 상면의 노출된 일부에 위치한 터미널을 포함하는 반도체 디바이스.
  18. 제1기판면, 상기 제1기판면의 반대면인 제2기판면, 상기 제1기판면과 제2기판면 사이의 기판 외측벽 및 상기 제1기판면과 제2기판면 사이에서 캐비티를 규정하는 기판 내측벽을 갖는 서브스트레이트를 받는 단계;
    제1전자 디바이스와, 상기 제1전자 디바이스 상에 적층된 제2전자 디바이스를 갖는 디바이스 스택을 상기 캐비티 내에 제공하는 단계;
    상기 서브스트레이트와 상기 디바이스 스택을 결합하는 제1내부 인터커텍트를 제공하는 단계;
    상기 제1전자 디바이스와 상기 제2전자 디바이스를 결합하는 제2내부 인터커넥트를 제공하는 단계; 및
    상기 기판 내측벽과 상기 디바이스 스택을 커버하고, 상기 캐비티를 채우는 인캡슐란트를 제공하는 단계;를 포함하는 방법.
  19. 제 18 항에 있어서,
    캐리어에 상기 서브스트레이트를 부착하는 단계;
    상기 디바이스 스택의 제1전자 디바이스를 상기 캐리어에 부착하는 단계;
    상기 제1기판면에서 터미널에 결합된 상기 제1내부 인터커넥트를 제공하는 단계;
    상기 제1내부 인터커넥트를 인캡슐레이션하는 인캡슐란트를 제공하는 단계; 및
    상기 디바이스 스택의 하면 및 상기 인캡슐란트의 하면과 동일 평면인 제2기판면을 드러내도록 상기 캐리어를 제거하는 단계;를 포함하는 방법.
  20. 제 18 항에 있어서,
    베이스 서브스트레이트를 제공하는 단계;
    상기 베이스 서브스트레이트 상에 위치하며, 상기 서브스트레이트, 상기 디바이스 스택, 상기 제1,2내부 인터커넥트, 상기 인캡슐란트 및 상면에 형성된 제1모듈 터미널을 포함하는 제1모듈과, 상기 제1모듈 상에 위치하며, 제2캐비티를 갖는 제2서브스트레이트, 상기 제2캐비티 내의 제2디바이스 스택, 상기 제2디바이스 스택을 커버하고 상기 제2캐비티를 채우는 제2인캡슐란트 및 상면에 형성된 제2모듈 터미널을 포함하는 제2모듈과, 상기 제2모듈 상에 위치하며, 제3캐비티를 갖는 제3서브스트레이트, 상기 제3캐비티 내의 제3디바이스 스택, 상기 제3디바이스 스택을 커버하고 상기 제3캐비티를 채우는 제3인캡슐란트 및 상면에 형성된 제3모듈 터미널을 포함하는 제3모듈을 포함하고,
    상기 제2모듈은 상기 제1모듈 터미널을 노출된 채로 두고, 상기 제3모듈은 상기 제2모듈 터미널을 노출된 채로 두는 오프셋 구조를 포함하는 모듈 스택을 제공하는 단계;
    상기 베이스 서브스트레이트와 상기 모듈 스택을 결합하는 제1모듈 인터커넥트를 제공하는 단계;
    상기 제1, 제2 또는 제3모듈 터미널들 중 하나와 상기 제1, 제2 또는 제3모듈 터미널들 중 다른 하나를 결합하는 제2모듈 인터커텍트를 제공하는 단계; 및
    상기 베이스 서브스트레이트, 상기 모듈 스택, 상기 제1,2모듈 인터커텍트 및 상기 제1, 제2, 제3모듈 터미널들을 커버하는 베이스 인캡슐란트를 제공하는 단계;를 포함하는 방법.
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