JP2001077301A - 半導体パッケージ及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】多数の半導体チップを積層した状態にパッケー
ジングすることによって、高機能化及び高容量化を具現
しながらもパッケージの厚さを相対的に薄型化する。 【解決手段】 中央部に貫通部16が形成された樹脂層
11の上、下面中、少なくとも一表面上に、接続部分が
コーティングから開口したボンドフィンガー12及びボ
ールランド13を包含する回路パターン19が形成され
ている回路基板10と、貫通部に上下方向に積層し、配
置され、各々の一面には多数の入出力パッド1a、2a
が形成された少なくとも2個以上の半導体チップ1、2
と、各半導体チップの入出力パッドと回路基板の各ボン
ドフィンガーとを接続する電気的接続手段20と、各半
導体チップ、接続手段及び貫通部を包含する領域を封止
する封止部30と、回路基板のボールランドに融着され
た多数の導電性ボール40とで構成され、少なくとも一
つの半導体チップが貫通部内に位置する。
ジングすることによって、高機能化及び高容量化を具現
しながらもパッケージの厚さを相対的に薄型化する。 【解決手段】 中央部に貫通部16が形成された樹脂層
11の上、下面中、少なくとも一表面上に、接続部分が
コーティングから開口したボンドフィンガー12及びボ
ールランド13を包含する回路パターン19が形成され
ている回路基板10と、貫通部に上下方向に積層し、配
置され、各々の一面には多数の入出力パッド1a、2a
が形成された少なくとも2個以上の半導体チップ1、2
と、各半導体チップの入出力パッドと回路基板の各ボン
ドフィンガーとを接続する電気的接続手段20と、各半
導体チップ、接続手段及び貫通部を包含する領域を封止
する封止部30と、回路基板のボールランドに融着され
た多数の導電性ボール40とで構成され、少なくとも一
つの半導体チップが貫通部内に位置する。
Description
【0001】
【発明の属する技術分野】本発明は半導体パッケージ及
びその製造方法に関するもので、より詳しくは、多数の
半導体チップを積層した状態にパッケージングすること
によって、高機能化及び高容量化を具現しながらもパッ
ケージの厚さを相対的に薄型化し得る半導体パッケージ
及びその製造方法に関するものである。
びその製造方法に関するもので、より詳しくは、多数の
半導体チップを積層した状態にパッケージングすること
によって、高機能化及び高容量化を具現しながらもパッ
ケージの厚さを相対的に薄型化し得る半導体パッケージ
及びその製造方法に関するものである。
【0002】
【従来の技術】近年の電子機器、例えば、携帯フォン、
セルラーフォン、ノートブックパソコン等のマザーボー
ドには、多数の半導体チップ等がパッケージングされ、
最小時間内にこれらが多機能を遂行し得るように設計さ
れると共に、前記半導体チップをパッケージングした半
導体パッケージ及び前記半導体パッケージ等が実装され
る電子機器も超小型化の趨勢にある。
セルラーフォン、ノートブックパソコン等のマザーボー
ドには、多数の半導体チップ等がパッケージングされ、
最小時間内にこれらが多機能を遂行し得るように設計さ
れると共に、前記半導体チップをパッケージングした半
導体パッケージ及び前記半導体パッケージ等が実装され
る電子機器も超小型化の趨勢にある。
【0003】さらに、近年の半導体パッケージはその厚
さを超薄型化するために回路基板に貫通された貫通部を
形成し、前記貫通部の内側に半導体チップを搭載した半
導体パッケージも製造されている。
さを超薄型化するために回路基板に貫通された貫通部を
形成し、前記貫通部の内側に半導体チップを搭載した半
導体パッケージも製造されている。
【0004】このような半導体パッケージ100’の構
造を、図22を参照して簡単に説明すれば次のようであ
る。図示したように、上面に多数の入出力パッド4が形
成されている半導体チップ2’が具備されており、前記
半導体チップ2’の外周縁にはその半導体チップ2’が
位置するように貫通部27’が形成された回路基板2
0’が位置している。
造を、図22を参照して簡単に説明すれば次のようであ
る。図示したように、上面に多数の入出力パッド4が形
成されている半導体チップ2’が具備されており、前記
半導体チップ2’の外周縁にはその半導体チップ2’が
位置するように貫通部27’が形成された回路基板2
0’が位置している。
【0005】前記回路基板20’は樹脂層21’を基本
層にしてその上面に多数のボンドフィンガー22’及び
ボールランド23’でなる回路パターンが形成されてお
り、前記回路パターンの表面はボンドフィンガー22’
及びボールランド23’が上部方向に接続部分がコーテ
ィングから開口するようにカバーコート24’がコーテ
ィングされている。
層にしてその上面に多数のボンドフィンガー22’及び
ボールランド23’でなる回路パターンが形成されてお
り、前記回路パターンの表面はボンドフィンガー22’
及びボールランド23’が上部方向に接続部分がコーテ
ィングから開口するようにカバーコート24’がコーテ
ィングされている。
【0006】前記半導体チップ2’の入出力パッド4’
と前記回路基板20’のボンドフィンガー22’は電気
的に接続されるように接続手段30’により相互接続さ
れている。また、前記回路基板20’の貫通部27’内
側に配置された半導体チップ2’、接続手段30’等を
外部環境から保護するように封止部40’が形成されて
おり、前記回路基板20’のボールランド23’には各
々導電性ボール50’が融着されて後、マザーボード
(Mother Board)に実装が可能になってい
る。
と前記回路基板20’のボンドフィンガー22’は電気
的に接続されるように接続手段30’により相互接続さ
れている。また、前記回路基板20’の貫通部27’内
側に配置された半導体チップ2’、接続手段30’等を
外部環境から保護するように封止部40’が形成されて
おり、前記回路基板20’のボールランド23’には各
々導電性ボール50’が融着されて後、マザーボード
(Mother Board)に実装が可能になってい
る。
【0007】しかし、このような従来の半導体パッケー
ジ100’は回路基板20’の貫通部27’にただ一つ
の半導体チップ2’だけを搭載しているから、半導体パ
ッケージ100’の高密度化、高機能化及び高容量化に
は限界があるという問題点がある。
ジ100’は回路基板20’の貫通部27’にただ一つ
の半導体チップ2’だけを搭載しているから、半導体パ
ッケージ100’の高密度化、高機能化及び高容量化に
は限界があるという問題点がある。
【0008】さらに、前記回路基板20’の貫通部2
7’に搭載される半導体チップ2’がメモリチップ(例
えば、Flash メモリまたはSRAM等)である場
合、多数の前記半導体パッケージ100’をマザーボー
ド(未図示)に実装しなければならないので、その実装
密度が極めて低下されるという問題点がある。
7’に搭載される半導体チップ2’がメモリチップ(例
えば、Flash メモリまたはSRAM等)である場
合、多数の前記半導体パッケージ100’をマザーボー
ド(未図示)に実装しなければならないので、その実装
密度が極めて低下されるという問題点がある。
【0009】また、近年の半導体パッケージは、特別使
用者のために開発された注文型半導体チップ(ASI
C; Application Specific I
ntegrated Circuit)とメモリ用半導
体チップを共にパッケージングした半導体パッケージが
要望されているが、このような要求に充分に対応してい
ないのが現在の実状である。
用者のために開発された注文型半導体チップ(ASI
C; Application Specific I
ntegrated Circuit)とメモリ用半導
体チップを共にパッケージングした半導体パッケージが
要望されているが、このような要求に充分に対応してい
ないのが現在の実状である。
【0010】このような問題点を解決するための従来の
方案で、多数の半導体チップを積層することによって、
各々の区分された機能を有する半導体チップを複数個に
結合して多機能化または高性能化された一つの半導体パ
ッケージに具現した積層型半導体パッケージが開発され
ている。その構造を図23及び図24に示す。ここで、
図23は断面図であり、図24は封止部の形成前の状態
を示す平面図である。
方案で、多数の半導体チップを積層することによって、
各々の区分された機能を有する半導体チップを複数個に
結合して多機能化または高性能化された一つの半導体パ
ッケージに具現した積層型半導体パッケージが開発され
ている。その構造を図23及び図24に示す。ここで、
図23は断面図であり、図24は封止部の形成前の状態
を示す平面図である。
【0011】前記従来の積層型半導体パッケージ10
1’は、樹脂層11を中心にその上下面に回路パターン
19が形成され前記上面の回路パターン19にはボンド
フィンガー12が形成されている回路基板10が具備さ
れ、前記回路基板10上面の中央には第1の半導体チッ
プ1が接着層7を介在して接着されている。図面中、未
説明の符号14は上下面の回路パターン19を連結する
導電性ビアホールであり、15は回路パターン19を外
部環境から保護するためのカバーコートである。
1’は、樹脂層11を中心にその上下面に回路パターン
19が形成され前記上面の回路パターン19にはボンド
フィンガー12が形成されている回路基板10が具備さ
れ、前記回路基板10上面の中央には第1の半導体チッ
プ1が接着層7を介在して接着されている。図面中、未
説明の符号14は上下面の回路パターン19を連結する
導電性ビアホールであり、15は回路パターン19を外
部環境から保護するためのカバーコートである。
【0012】また、前記第1の半導体チップ1の上面に
もまた、接着層7を介在して第2半導体チップ2が接着
されており、前記第1の半導体チップ1と第2半導体チ
ップ2の入出力パッド4aは互いに重畳されないように
それぞれ異なる方向に向かって形成されている。
もまた、接着層7を介在して第2半導体チップ2が接着
されており、前記第1の半導体チップ1と第2半導体チ
ップ2の入出力パッド4aは互いに重畳されないように
それぞれ異なる方向に向かって形成されている。
【0013】即ち、図24に図示したように、第1の半
導体チップ1の入出力パッド4aは、図面上で見れば、
上下に向う反面、第2半導体チップ2の入出力パッド4
aは左右に向かうようにすることによって、相互重畳さ
れないようになっている。
導体チップ1の入出力パッド4aは、図面上で見れば、
上下に向う反面、第2半導体チップ2の入出力パッド4
aは左右に向かうようにすることによって、相互重畳さ
れないようになっている。
【0014】前記第1の半導体チップ1及び第2半導体
チップ2の入出力パッド4aは、各々回路基板10のボ
ンドフィンガー12に導電性ワイヤのような接続手段2
0により接続されており、前記回路基板10の下面に形
成されたボールランド13には多数の導電性ボール40
が融着され、次後、メインボード(マザーボード)へ半
導体チップの信号が伝達可能になるようになっている。
チップ2の入出力パッド4aは、各々回路基板10のボ
ンドフィンガー12に導電性ワイヤのような接続手段2
0により接続されており、前記回路基板10の下面に形
成されたボールランド13には多数の導電性ボール40
が融着され、次後、メインボード(マザーボード)へ半
導体チップの信号が伝達可能になるようになっている。
【0015】ー方、前記第1の半導体チップ1及び第2
半導体チップ2、接続手段20は封止材で封止された封
止部30により外部環境から保護するようになってい
る。
半導体チップ2、接続手段20は封止材で封止された封
止部30により外部環境から保護するようになってい
る。
【0016】しかし、従来のこのような積層型半導体パ
ッケージ101’は、回路基板上に第1の半導体チップ
が接着され、また、その第1の半導体チップ上面に第2
半導体チップが接着されるから、全体的に半導体パッケ
ージの厚さが非常に増大されるという問題点がある。こ
のような問題は結局、前記従来の半導体パッケージ10
1’を収容する装置や電子器機の厚さをさらに厚く作る
要因になる。
ッケージ101’は、回路基板上に第1の半導体チップ
が接着され、また、その第1の半導体チップ上面に第2
半導体チップが接着されるから、全体的に半導体パッケ
ージの厚さが非常に増大されるという問題点がある。こ
のような問題は結局、前記従来の半導体パッケージ10
1’を収容する装置や電子器機の厚さをさらに厚く作る
要因になる。
【0017】また、第2半導体チップの入出力パッドと
回路基板との間の高低差が大きくなるので、第2半導体
チップと回路パターンとを連結される導電性ワイヤのよ
うな接続手段の湾曲高さ(loop height)が
高くなる傾向があるし、これにより、湾曲角が鋭角化さ
れるから、モールディングの時の溶融樹脂充填圧により
前記導電性ワイヤのスィーピング(sweeping)
不良が発生する可能性が増加され、それだけ半導体パッ
ケージの製造工程中、不良発生度が高くなる欠点があ
る。
回路基板との間の高低差が大きくなるので、第2半導体
チップと回路パターンとを連結される導電性ワイヤのよ
うな接続手段の湾曲高さ(loop height)が
高くなる傾向があるし、これにより、湾曲角が鋭角化さ
れるから、モールディングの時の溶融樹脂充填圧により
前記導電性ワイヤのスィーピング(sweeping)
不良が発生する可能性が増加され、それだけ半導体パッ
ケージの製造工程中、不良発生度が高くなる欠点があ
る。
【0018】前記のような従来の半導体パッケージの他
の一例で、多積層型半導体パッケージ102’を図25
に図示する。図示したように、従来の多積層型半導体パ
ッケージ102’は従来のBGAパッケージ103’を
多数個に積層させた形態になっている。
の一例で、多積層型半導体パッケージ102’を図25
に図示する。図示したように、従来の多積層型半導体パ
ッケージ102’は従来のBGAパッケージ103’を
多数個に積層させた形態になっている。
【0019】前記各々のBGAパッケージ103’は、
上下面にボールランド13が形成された回路基板10中
央の貫通部に半導体チップ1が位置しており、前記半導
体チップ1の入出力パッド(図示せず)は回路基板10
の上面に導電体で形成されたボンドフィンガー12に導
電性ワイヤ20でボンディングされており、前記下面の
ボールランド13は上面のボンドフィンガー12と導電
性ビアホール14を通じて電気的に連結されており、下
面のボールランド13には導電性ボール40が融着され
ており、前記回路基板10の上面は半導体チップ1及び
導電性ワイヤ20等を外部環境から保護するための封止
部30が形成されている。
上下面にボールランド13が形成された回路基板10中
央の貫通部に半導体チップ1が位置しており、前記半導
体チップ1の入出力パッド(図示せず)は回路基板10
の上面に導電体で形成されたボンドフィンガー12に導
電性ワイヤ20でボンディングされており、前記下面の
ボールランド13は上面のボンドフィンガー12と導電
性ビアホール14を通じて電気的に連結されており、下
面のボールランド13には導電性ボール40が融着され
ており、前記回路基板10の上面は半導体チップ1及び
導電性ワイヤ20等を外部環境から保護するための封止
部30が形成されている。
【0020】ここで、前記回路基板10の上面に形成さ
れたボンドフィンガー12は外部に直接露出されてお
り、前記ボンドフィンガー12には上部に向って突出さ
れた突出パッド8が形成されている。
れたボンドフィンガー12は外部に直接露出されてお
り、前記ボンドフィンガー12には上部に向って突出さ
れた突出パッド8が形成されている。
【0021】このような構造の従来のBGAパッケージ
103’は半導体チップが回路基板の中央の貫通部内に
位置しているので、より薄型化されたパッケージの製造
が可能であり、その実装密度を増大するために一つのB
GAパッケージ上面にまた異なるBGAパッケージを融
着するが、上面のBGAパッケージの下面に形成された
ソルダボールをその下面のBGAパッケージの上面に形
成された突出パッドに融着する方法により多数個を積層
することによって密度を増大させている。
103’は半導体チップが回路基板の中央の貫通部内に
位置しているので、より薄型化されたパッケージの製造
が可能であり、その実装密度を増大するために一つのB
GAパッケージ上面にまた異なるBGAパッケージを融
着するが、上面のBGAパッケージの下面に形成された
ソルダボールをその下面のBGAパッケージの上面に形
成された突出パッドに融着する方法により多数個を積層
することによって密度を増大させている。
【0022】しかし、このような従来の積層型半導体パ
ッケージ102’に於いては、各々の従来のBGAパッ
ケージ103’の印刷回路基板上部の周縁に突出パッド
を形成し、その突出パッドにソルダボールを融着する方
法を使用しているので、このような突出パッドを別途に
形成しなければならないという問題点があり、また、突
出パッドの高さ程度、その高さが増加され、結局、電子
機器の厚さの縮小には限界があり、また、このような従
来の各々の半導体パッケージ103’に於いては、単一
のパッケージに単一のチップが搭載されているので、単
一のパッケージのメモリ容量の極大化及びメモリチップ
の実装密度の増大に限界がある。
ッケージ102’に於いては、各々の従来のBGAパッ
ケージ103’の印刷回路基板上部の周縁に突出パッド
を形成し、その突出パッドにソルダボールを融着する方
法を使用しているので、このような突出パッドを別途に
形成しなければならないという問題点があり、また、突
出パッドの高さ程度、その高さが増加され、結局、電子
機器の厚さの縮小には限界があり、また、このような従
来の各々の半導体パッケージ103’に於いては、単一
のパッケージに単一のチップが搭載されているので、単
一のパッケージのメモリ容量の極大化及びメモリチップ
の実装密度の増大に限界がある。
【0023】
【発明が解決しようとする課題】したがって、本発明は
上記のような従来の問題点を解決すべく案出したもので
あり、本発明の一番目の目的は、回路基板の貫通部を包
含する領域上に少なくとも2個の半導体チップを積層し
た状態に搭載することによって、相対的に薄型化しなが
らも高密度化、高機能化及び高容量化した半導体パッケ
ージの提供にある。
上記のような従来の問題点を解決すべく案出したもので
あり、本発明の一番目の目的は、回路基板の貫通部を包
含する領域上に少なくとも2個の半導体チップを積層し
た状態に搭載することによって、相対的に薄型化しなが
らも高密度化、高機能化及び高容量化した半導体パッケ
ージの提供にある。
【0024】本発明の二番目の目的は、前記本発明の一
番目の目的による半導体パッケージに於いて、その回路
基板の上下面にソルダボールランドが形成され前記半導
体パッケージを多数個に積層させた、相対的により薄型
化させると共に、実装密度及びメモリ容量を極大化させ
得る半導体パッケージの提供にある。
番目の目的による半導体パッケージに於いて、その回路
基板の上下面にソルダボールランドが形成され前記半導
体パッケージを多数個に積層させた、相対的により薄型
化させると共に、実装密度及びメモリ容量を極大化させ
得る半導体パッケージの提供にある。
【0025】本発明の三番目の目的は、本発明の前記一
番目の目的による半導体パッケージの製造方法の提供に
あり、本発明の製造方法によればワイヤスィーピング現
象を効果的に除去することができる。
番目の目的による半導体パッケージの製造方法の提供に
あり、本発明の製造方法によればワイヤスィーピング現
象を効果的に除去することができる。
【0026】
【課題を解決するための手段】前記一番目の目的を達成
するためになされた本発明による半導体パッケージは、
中央部に貫通部が形成された樹脂層の上、下面中、少な
くとも一表面上に、接続部分がコーティングから開口し
たボンドフィンガー及びボールランドを包含する回路パ
ターンが形成されている回路基板と、前記貫通部に上下
方向に積層し、配置され、各々の一面には多数の入出力
パッドが形成された少なくとも2個以上の半導体チップ
と、前記各半導体チップの入出力パッドと回路基板の各
ボンドフィンガーとを接続する電気的接続手段と、前記
各半導体チップ、接続手段及び貫通部を包含する領域を
封止する封止部と、前記回路基板のボールランドに融着
された多数の導電性ボールとで構成され、少なくとも一
つの半導体チップが前記貫通部内に位置することを特徴
とする。
するためになされた本発明による半導体パッケージは、
中央部に貫通部が形成された樹脂層の上、下面中、少な
くとも一表面上に、接続部分がコーティングから開口し
たボンドフィンガー及びボールランドを包含する回路パ
ターンが形成されている回路基板と、前記貫通部に上下
方向に積層し、配置され、各々の一面には多数の入出力
パッドが形成された少なくとも2個以上の半導体チップ
と、前記各半導体チップの入出力パッドと回路基板の各
ボンドフィンガーとを接続する電気的接続手段と、前記
各半導体チップ、接続手段及び貫通部を包含する領域を
封止する封止部と、前記回路基板のボールランドに融着
された多数の導電性ボールとで構成され、少なくとも一
つの半導体チップが前記貫通部内に位置することを特徴
とする。
【0027】前記一番目の目的を達成するためになされ
た本発明による他の半導体パッケージは、一面に多数の
入出力パッドが形成された第1半導体チップと、前記第
1半導体チップの入出力パッドが形成された面に接着剤
で接着された第2半導体チップと、前記第1半導体チッ
プ及び第2半導体チップが収容できる大きさの貫通孔が
形成された樹脂層を中心に、表面には回路パターンが形
成され、前記回路パターンはカバーコートでコーティン
グされた回路基板と、前記回路基板の回路パターンと第
1半導体チップ及び第2半導体チップの入出力パッドと
の間を電気的に連結させる電気的接続手段と、前記第1
半導体チップ、第2半導体チップ及び接続手段を外部環
境から保護するように封止材で封止し形成された封止部
と、前記回路基板の回路パターンに融着された多数の導
電性ボールとを包含して構成されることを特徴とする。
た本発明による他の半導体パッケージは、一面に多数の
入出力パッドが形成された第1半導体チップと、前記第
1半導体チップの入出力パッドが形成された面に接着剤
で接着された第2半導体チップと、前記第1半導体チッ
プ及び第2半導体チップが収容できる大きさの貫通孔が
形成された樹脂層を中心に、表面には回路パターンが形
成され、前記回路パターンはカバーコートでコーティン
グされた回路基板と、前記回路基板の回路パターンと第
1半導体チップ及び第2半導体チップの入出力パッドと
の間を電気的に連結させる電気的接続手段と、前記第1
半導体チップ、第2半導体チップ及び接続手段を外部環
境から保護するように封止材で封止し形成された封止部
と、前記回路基板の回路パターンに融着された多数の導
電性ボールとを包含して構成されることを特徴とする。
【0028】ここで、前記第1半導体チップ又は第2半
導体チップ中、いずれかの一つは平面状の直四角形であ
るのが望ましく、また、前記第1半導体チップ又は第2
半導体チップに形成された入出力パッドは断面又は平面
上で互いに異なる位置に形成されるのが望ましい。
導体チップ中、いずれかの一つは平面状の直四角形であ
るのが望ましく、また、前記第1半導体チップ又は第2
半導体チップに形成された入出力パッドは断面又は平面
上で互いに異なる位置に形成されるのが望ましい。
【0029】また、前記第2半導体チップが接着された
前記第1半導体チップの表面の反対面が封止部の外部に
露出されるようにするのが望ましい。
前記第1半導体チップの表面の反対面が封止部の外部に
露出されるようにするのが望ましい。
【0030】また、前記第1半導体チップ及び第2半導
体チップの入出力パッドは、導電性ボールの形成方向と
同一の方向に位置させることができる。
体チップの入出力パッドは、導電性ボールの形成方向と
同一の方向に位置させることができる。
【0031】また、前記第1半導体チップ及び第2半導
体チップの入出力パッドは、導電性ボールの形成方向と
反対方向に位置させることができる。
体チップの入出力パッドは、導電性ボールの形成方向と
反対方向に位置させることができる。
【0032】前記のように入出力パッドと導電性ボール
の形成方向が反対方向に向う場合、前記回路基板は樹脂
層の上下面に回路パターンが形成され、上下の回路パタ
ーンは導電性ビアホールにより相互接続されるのが望ま
しい。
の形成方向が反対方向に向う場合、前記回路基板は樹脂
層の上下面に回路パターンが形成され、上下の回路パタ
ーンは導電性ビアホールにより相互接続されるのが望ま
しい。
【0033】また、前記一番目の目的を達成するためな
された本発明によるさらに他の半導体パッケージは、中
央部に貫通部が形成された樹脂層を中心に、前記貫通部
外周縁の樹脂層の上下面には、接続部分がコーティング
から外側に開口したボンドフィンガー及びボールランド
を包含する回路パターンが形成されており、前記上下面
の回路パターンは導電性ビアホールにより相互連結され
ている回路基板と、前記回路基板の貫通部の内側に配置
されており、多数の入出力パッドが下方に向かって形成
された第1半導体チップと、前記第1半導体チップの上
面に接着されており、多数の入出力パッドが上方に向か
って形成された第2半導体チップと、前記第1、2半導
体チップの入出力パッドと回路基板の上下面に形成され
たボンドフィンガーとを各々接続する多数の接続手段
と、前記第1半導体チップ及び貫通部を包含する回路基
板下面の一定の領域を封止する第1封止部と、前記第2
半導体チップ及び貫通部を包含する回路基板上面の一定
の領域を封止する第2封止部と、前記回路基板のボール
ランドに融着された多数の導電性ボールとを包含して構
成されることを特徴とする。
された本発明によるさらに他の半導体パッケージは、中
央部に貫通部が形成された樹脂層を中心に、前記貫通部
外周縁の樹脂層の上下面には、接続部分がコーティング
から外側に開口したボンドフィンガー及びボールランド
を包含する回路パターンが形成されており、前記上下面
の回路パターンは導電性ビアホールにより相互連結され
ている回路基板と、前記回路基板の貫通部の内側に配置
されており、多数の入出力パッドが下方に向かって形成
された第1半導体チップと、前記第1半導体チップの上
面に接着されており、多数の入出力パッドが上方に向か
って形成された第2半導体チップと、前記第1、2半導
体チップの入出力パッドと回路基板の上下面に形成され
たボンドフィンガーとを各々接続する多数の接続手段
と、前記第1半導体チップ及び貫通部を包含する回路基
板下面の一定の領域を封止する第1封止部と、前記第2
半導体チップ及び貫通部を包含する回路基板上面の一定
の領域を封止する第2封止部と、前記回路基板のボール
ランドに融着された多数の導電性ボールとを包含して構
成されることを特徴とする。
【0034】ここで、前記第2半導体チップの上面には
第3半導体チップがさらに附着され、前記第3半導体チ
ップの入出力パッドは接続手段により回路基板のボンド
フィンガーに接続されることが望ましい。
第3半導体チップがさらに附着され、前記第3半導体チ
ップの入出力パッドは接続手段により回路基板のボンド
フィンガーに接続されることが望ましい。
【0035】また、前記第1半導体チップの下面には第
4半導体チップがさらに附着され、前記第4半導体チッ
プの入出力パッドは接続手段により回路基板のボンドフ
ィンガーに接続されることが望ましい。
4半導体チップがさらに附着され、前記第4半導体チッ
プの入出力パッドは接続手段により回路基板のボンドフ
ィンガーに接続されることが望ましい。
【0036】また、前記第1封止部は液相エポキシ樹脂
による封止部であり、第2封止部はエポキシモールディ
ングコンパウンドによる封止部であることが望ましい。
による封止部であり、第2封止部はエポキシモールディ
ングコンパウンドによる封止部であることが望ましい。
【0037】また、前記回路基板の上面で貫通部の外周
縁には、第2半導体チップを第1半導体チップに接着さ
せる接着剤が流出しないように一定の高さのダムをさら
に形成するのが望ましい。
縁には、第2半導体チップを第1半導体チップに接着さ
せる接着剤が流出しないように一定の高さのダムをさら
に形成するのが望ましい。
【0038】前記三番目の目的を達成するためになされ
た本発明による半導体パッケージの製造方法は、中央部
に貫通部が形成された樹脂層を中心に、前記貫通部外周
縁の樹脂層の上下面には接続部分がコーティングから外
側に開口したボンドフィンガー及びボールランドを包含
する回路パターンが形成されており、前記上下面の回路
パターンは、導電性ビアホールにより相互連結されてい
る回路基板を提供する段階と、前記回路基板の貫通部の
内側に多数の入出力パッドが下方に向かって形成された
第1半導体チップを配置させ、前記第1半導体チップの
入出力パッドと回路基板のボンドフィンガーとを接続手
段で相互接続させる段階と、前記第1半導体チップ及び
貫通部を包含する回路基板下面の一定の領域を封止部材
で封止する第1封止段階と、前記第1半導体チップの上
面に入出力パッドが上方に向かって形成された第2半導
体チップを接着させ、前記第2半導体チップの入出力パ
ッドと回路基板のボンドフィンガーとを接続手段で相互
接続させる段階と、前記第2半導体チップ及び貫通部を
包含する回路基板上面の一定の領域を封止部材で封止す
る第2封止段階と、前記回路基板のボールランドに多数
の導電性ボールを融着する段階とを包含してなることを
特徴とする。
た本発明による半導体パッケージの製造方法は、中央部
に貫通部が形成された樹脂層を中心に、前記貫通部外周
縁の樹脂層の上下面には接続部分がコーティングから外
側に開口したボンドフィンガー及びボールランドを包含
する回路パターンが形成されており、前記上下面の回路
パターンは、導電性ビアホールにより相互連結されてい
る回路基板を提供する段階と、前記回路基板の貫通部の
内側に多数の入出力パッドが下方に向かって形成された
第1半導体チップを配置させ、前記第1半導体チップの
入出力パッドと回路基板のボンドフィンガーとを接続手
段で相互接続させる段階と、前記第1半導体チップ及び
貫通部を包含する回路基板下面の一定の領域を封止部材
で封止する第1封止段階と、前記第1半導体チップの上
面に入出力パッドが上方に向かって形成された第2半導
体チップを接着させ、前記第2半導体チップの入出力パ
ッドと回路基板のボンドフィンガーとを接続手段で相互
接続させる段階と、前記第2半導体チップ及び貫通部を
包含する回路基板上面の一定の領域を封止部材で封止す
る第2封止段階と、前記回路基板のボールランドに多数
の導電性ボールを融着する段階とを包含してなることを
特徴とする。
【0039】前記回路基板の貫通部に第1半導体チップ
を配置させる段階は少なくとも2個以上の半導体チップ
を積層したままで配置されるのが望ましい。
を配置させる段階は少なくとも2個以上の半導体チップ
を積層したままで配置されるのが望ましい。
【0040】また、前記第2半導体チップを接着させる
段階は、少なくとも2個以上の半導体チップを積層した
ままで接着させるのが望ましい。
段階は、少なくとも2個以上の半導体チップを積層した
ままで接着させるのが望ましい。
【0041】また、前記回路基板の貫通部に第1半導体
チップを配置させる段階後、前記第1半導体チップの下
面にさらに他の半導体チップを附着させることもでき
る。
チップを配置させる段階後、前記第1半導体チップの下
面にさらに他の半導体チップを附着させることもでき
る。
【0042】また、前記第2半導体チップを接着させる
段階後、前記第2半導体チップの上面にさらに他の半導
体チップを附着させることもできる。
段階後、前記第2半導体チップの上面にさらに他の半導
体チップを附着させることもできる。
【0043】前記三番目の目的を達成するためになされ
た本発明による半導体パッケージの他の製造方法は、中
央部に貫通部が形成された樹脂層を中心に、前記貫通部
外周縁の樹脂層の上下面には接続部分がコーティングか
ら外側に開口したボンドフィンガー及びボールランドを
包含する回路パターンが形成されており、前記上下面の
回路パターンは、導電性ビアホールにより相互連結され
ている回路基板を提供する段階と、前記回路基板の貫通
部上面に上方に向かって少なくともー個以上の半導体チ
ップを接着させ、前記半導体チップの入出力パッドと回
路基板のボンドフィンガーとを接続手段で相互接続させ
る段階と、前記回路基板の貫通部の上面及び前記半導体
チップを封止部材で封止する第1封止段階と、前記半導
体チップの下面である回路基板の貫通部内側に多数の入
出力パッドが下方に向かって形成された少なくとも一個
以上の半導体チップを配置させ、前記半導体チップの入
出力パッドと回路基板のボンドフィンガーとを接続手段
で相互接続させる段階と、前記半導体チップ及び貫通部
を包含する回路基板下面の一定の領域を封止部材で封止
する第2封止段階と、前記回路基板のボールランドに多
数の導電性ボールを融着する段階とを包含してなること
を特徴とする。
た本発明による半導体パッケージの他の製造方法は、中
央部に貫通部が形成された樹脂層を中心に、前記貫通部
外周縁の樹脂層の上下面には接続部分がコーティングか
ら外側に開口したボンドフィンガー及びボールランドを
包含する回路パターンが形成されており、前記上下面の
回路パターンは、導電性ビアホールにより相互連結され
ている回路基板を提供する段階と、前記回路基板の貫通
部上面に上方に向かって少なくともー個以上の半導体チ
ップを接着させ、前記半導体チップの入出力パッドと回
路基板のボンドフィンガーとを接続手段で相互接続させ
る段階と、前記回路基板の貫通部の上面及び前記半導体
チップを封止部材で封止する第1封止段階と、前記半導
体チップの下面である回路基板の貫通部内側に多数の入
出力パッドが下方に向かって形成された少なくとも一個
以上の半導体チップを配置させ、前記半導体チップの入
出力パッドと回路基板のボンドフィンガーとを接続手段
で相互接続させる段階と、前記半導体チップ及び貫通部
を包含する回路基板下面の一定の領域を封止部材で封止
する第2封止段階と、前記回路基板のボールランドに多
数の導電性ボールを融着する段階とを包含してなること
を特徴とする。
【0044】前記二番目の目的を達成するためになされ
た本発明による半導体パッケージは、上下面に回路パタ
ーンが形成された印刷回路基板中央の貫通部内に位置
し、その下面が前記回路パターンの下面と同一の線上を
なす半導体チップと、前記半導体チップの入出力パッド
と前記印刷回路基板上面の回路パターンとを電気的に接
続させる接続手段と、前記回路基板上面及び下面の回路
パターンを電気的に連結する多数の導電性ビアホール
と、前記回路基板上面及び下面の回路パターン上に形成
されるソルダボールが融着される多数のソルダボールラ
ンドと、前記半導体チップ及び接続手段等を外部の環境
から保護するための封止部とで構成されることを特徴と
する。
た本発明による半導体パッケージは、上下面に回路パタ
ーンが形成された印刷回路基板中央の貫通部内に位置
し、その下面が前記回路パターンの下面と同一の線上を
なす半導体チップと、前記半導体チップの入出力パッド
と前記印刷回路基板上面の回路パターンとを電気的に接
続させる接続手段と、前記回路基板上面及び下面の回路
パターンを電気的に連結する多数の導電性ビアホール
と、前記回路基板上面及び下面の回路パターン上に形成
されるソルダボールが融着される多数のソルダボールラ
ンドと、前記半導体チップ及び接続手段等を外部の環境
から保護するための封止部とで構成されることを特徴と
する。
【0045】ここで、前記半導体チップが少なくとも2
個以上に積層形成され、各半導体チップの入出力パッド
と前記回路基板上面の回路パターンが接続手段により電
気的に接続されることが望ましい。
個以上に積層形成され、各半導体チップの入出力パッド
と前記回路基板上面の回路パターンが接続手段により電
気的に接続されることが望ましい。
【0046】また、複数の前記半導体パッケージ回路基
板下面の多数のボールランドに多数のソルダボールを融
着させた後、一つの半導体パッケージの回路基板下面の
多数のソルダボールを他の半導体パッケージの回路基板
上面の多数のソルダボールランドに融着させることによ
って、垂直方向に同一形態に半導体パッケージが多数個
積層された構成を有する半導体パッケージとすることが
できる。
板下面の多数のボールランドに多数のソルダボールを融
着させた後、一つの半導体パッケージの回路基板下面の
多数のソルダボールを他の半導体パッケージの回路基板
上面の多数のソルダボールランドに融着させることによ
って、垂直方向に同一形態に半導体パッケージが多数個
積層された構成を有する半導体パッケージとすることが
できる。
【0047】
【発明の実施の形態】次に、本発明にかかる半導体パッ
ケージ及びその製造方法の実施の形態の具体例を図面を
参照しながら説明する。図1及び図2は、本発明の第1
実施例による半導体パッケージ101、102を図示し
た断面図である。
ケージ及びその製造方法の実施の形態の具体例を図面を
参照しながら説明する。図1及び図2は、本発明の第1
実施例による半導体パッケージ101、102を図示し
た断面図である。
【0048】一面に多数の入出力パッド(図示せず)が
下面に向って形成された第1半導体チップ1が配置され
ており、第1半導体チップ1の入出力パッド(未図示)
が形成された同一の面には接着層7を介在して第2半導
体チップ2が接着されており、第2半導体チップ2の入
出力パッド2aもまた、下面に向かっている。接着層7
は通常的なエポキシ接着剤が使用されるか、または両面
テープ等が利用される。
下面に向って形成された第1半導体チップ1が配置され
ており、第1半導体チップ1の入出力パッド(未図示)
が形成された同一の面には接着層7を介在して第2半導
体チップ2が接着されており、第2半導体チップ2の入
出力パッド2aもまた、下面に向かっている。接着層7
は通常的なエポキシ接着剤が使用されるか、または両面
テープ等が利用される。
【0049】ここで、第1半導体チップ1または第2半
導体チップ2中、少なくとも一つは平面状の直四角形に
形成することによって、入出力パッド1a、2aが互い
に干渉することなく、次後、導電性ワイヤ等のような接
続手段20の連結作業が容易にでき、第1半導体チップ
1及び第2半導体チップ2すべてを直四角形にすること
もできる。
導体チップ2中、少なくとも一つは平面状の直四角形に
形成することによって、入出力パッド1a、2aが互い
に干渉することなく、次後、導電性ワイヤ等のような接
続手段20の連結作業が容易にでき、第1半導体チップ
1及び第2半導体チップ2すべてを直四角形にすること
もできる。
【0050】また、第1半導体チップ1と第2半導体チ
ップ2の入出力パッド1a、2aは断面または平面上で
見た時、他の位置に形成されるか、配置されるようにす
ることによって、前記接続手段20の連結作業がより容
易にできる。即ち、第1半導体チップ1の入出力パッド
が平面上で、上下面の縁に位置すれば、第2半導体チッ
プ2の入出力パッドは平面上で左右側に位置するのが望
ましい。
ップ2の入出力パッド1a、2aは断面または平面上で
見た時、他の位置に形成されるか、配置されるようにす
ることによって、前記接続手段20の連結作業がより容
易にできる。即ち、第1半導体チップ1の入出力パッド
が平面上で、上下面の縁に位置すれば、第2半導体チッ
プ2の入出力パッドは平面上で左右側に位置するのが望
ましい。
【0051】一方、第1半導体チップ1の外周縁には回
路基板10が位置している。回路基板10には一定の大
きさの貫通部16が形成され、その貫通部16に第1半
導体チップ1が収容されている。回路基板10は樹脂層
11を中心に下面に導電性回路パターン19が微細に形
成されており、回路パターン19は外部環境から保護さ
れるようにカバーコート15でコーティングされてい
る。
路基板10が位置している。回路基板10には一定の大
きさの貫通部16が形成され、その貫通部16に第1半
導体チップ1が収容されている。回路基板10は樹脂層
11を中心に下面に導電性回路パターン19が微細に形
成されており、回路パターン19は外部環境から保護さ
れるようにカバーコート15でコーティングされてい
る。
【0052】また、第1半導体チップ1及び第2半導体
チップ2の入出力パッド1a、2aと回路基板10の下
面に形成された回路パターン19とは導電性ワイヤ等の
電気的接続手段20により連結されている。よって、第
1半導体チップ1及び第2半導体チップ2の電気的信号
は接続手段20により回路パターン19との間で相互に
伝達される。
チップ2の入出力パッド1a、2aと回路基板10の下
面に形成された回路パターン19とは導電性ワイヤ等の
電気的接続手段20により連結されている。よって、第
1半導体チップ1及び第2半導体チップ2の電気的信号
は接続手段20により回路パターン19との間で相互に
伝達される。
【0053】また、第1半導体チップ1、第2半導体チ
ップ2、接続手段20等は外部の塵、湿気、電気的な衝
撃または機械的な衝撃等から保護するように封止材で封
止されている。封止材で封止された領域を封止部30と
いう。
ップ2、接続手段20等は外部の塵、湿気、電気的な衝
撃または機械的な衝撃等から保護するように封止材で封
止されている。封止材で封止された領域を封止部30と
いう。
【0054】また、回路基板10の下面に形成された回
路パターン19には多数の導電性ボール40が融着さ
れ、次後、メインボード(マザーボード)に実装が可能
なようになっている。導電性ボール40はソルダボール
(solder ball)でするのが望ましい。
路パターン19には多数の導電性ボール40が融着さ
れ、次後、メインボード(マザーボード)に実装が可能
なようになっている。導電性ボール40はソルダボール
(solder ball)でするのが望ましい。
【0055】ここで、第1半導体チップ1及び第2半導
体チップ2の入出力パッド1a、2aの形成方向は回路
パターン19または導電性ボール40の形成方向と同一
にするので、回路基板10の上面には回路パターン12
やカバーコート15層を別途さらに形成しないようにす
るのが望ましい。
体チップ2の入出力パッド1a、2aの形成方向は回路
パターン19または導電性ボール40の形成方向と同一
にするので、回路基板10の上面には回路パターン12
やカバーコート15層を別途さらに形成しないようにす
るのが望ましい。
【0056】また、第1半導体チップ1の上面、即ち、
第2半導体チップ2に接しない反対面は封止部30の外
側に露出させて熱放散性能を向上させるのが望ましい。
また、図2でのように、第1半導体チップ1及び樹脂層
11の上面には熱伝導性層60、例えば、銅(Cu)や
アルミニウム(Al)等の熱伝導性層をさらに形成させ
て熱放散性能をもっと向上させることもできる。
第2半導体チップ2に接しない反対面は封止部30の外
側に露出させて熱放散性能を向上させるのが望ましい。
また、図2でのように、第1半導体チップ1及び樹脂層
11の上面には熱伝導性層60、例えば、銅(Cu)や
アルミニウム(Al)等の熱伝導性層をさらに形成させ
て熱放散性能をもっと向上させることもできる。
【0057】一方、図1、図2では半導体チップ1、2
の入出力パッド1a(未図示)、2aが下面に向かって
いるが、図3でのように、その入出力パッド1a、2a
が上方に向かうようにすることもできる。この時、回路
基板10の上面、即ち、樹脂層11の上面にも回路パタ
ーン19を形成し、上面の回路パターン19と下部の回
路パターン19とを導電性ビアホール14により連結し
て信号経路を確保する。さらに、樹脂層11の上面の回
路パターン12も外部環境から保護するためにカバーコ
ート15でコーティングするのが望ましい。
の入出力パッド1a(未図示)、2aが下面に向かって
いるが、図3でのように、その入出力パッド1a、2a
が上方に向かうようにすることもできる。この時、回路
基板10の上面、即ち、樹脂層11の上面にも回路パタ
ーン19を形成し、上面の回路パターン19と下部の回
路パターン19とを導電性ビアホール14により連結し
て信号経路を確保する。さらに、樹脂層11の上面の回
路パターン12も外部環境から保護するためにカバーコ
ート15でコーティングするのが望ましい。
【0058】図3、図4及び図5は本発明の第2の実施
例による半導体パッケージ103、104、105を図
示した断面図である。第2の実施例は、上記第1の実施
例と類似した構造であるので、その差異点だけを説明す
ることにする。
例による半導体パッケージ103、104、105を図
示した断面図である。第2の実施例は、上記第1の実施
例と類似した構造であるので、その差異点だけを説明す
ることにする。
【0059】上面に多数の入出力パッド(図示せず)が
形成された第1半導体チップ1が配置されており、第1
半導体チップ1の入出力パッド1aが形成された同一の
面には接着層7で第2半導体チップ2が接着されてお
り、第2半導体チップ2の入出力パッド2aもまた上面
に形成されている。第1半導体チップ1の下面は封止部
30の外側に露出させ、熱放散能力の向上を図ってい
る。
形成された第1半導体チップ1が配置されており、第1
半導体チップ1の入出力パッド1aが形成された同一の
面には接着層7で第2半導体チップ2が接着されてお
り、第2半導体チップ2の入出力パッド2aもまた上面
に形成されている。第1半導体チップ1の下面は封止部
30の外側に露出させ、熱放散能力の向上を図ってい
る。
【0060】また、第1半導体チップ1の外周縁には回
路基板10が位置しているが、これは回路基板10に一
定の大きさの貫通部16を形成し、貫通部16に第1半
導体チップ1を配置させたものである。回路基板10は
樹脂層11を中心に上下面に導電性回路パターン19が
微細に形成されており、回路パターン19は外部環境か
ら保護するようにカバーコート15がコーティングされ
ている。また、樹脂層11の上下面に形成された回路パ
ターン19は導電性ビアホール14により相互接続され
ている。
路基板10が位置しているが、これは回路基板10に一
定の大きさの貫通部16を形成し、貫通部16に第1半
導体チップ1を配置させたものである。回路基板10は
樹脂層11を中心に上下面に導電性回路パターン19が
微細に形成されており、回路パターン19は外部環境か
ら保護するようにカバーコート15がコーティングされ
ている。また、樹脂層11の上下面に形成された回路パ
ターン19は導電性ビアホール14により相互接続され
ている。
【0061】また、第1半導体チップ1の入出力パッド
は、回路基板10の上面に形成された回路パターン19
と電気的接続手段20により接続されており、同様に第
2半導体チップ2の入出力パッド2aもまた回路基板1
0の上面に形成された回路パターン12に電気的接続手
段20により接続されている。よって、第1半導体チッ
プ1及び第2半導体チップ2の電気的入出力信号は、接
続手段20を通じて、回路基板10の上面に形成された
回路パターン19、導電性ビアホール14及び回路基板
10の下面に形成された回路パターン19及び最終的に
導電性ボール40を通じてメインボード(マザーボー
ド)との間で相互に伝達される。
は、回路基板10の上面に形成された回路パターン19
と電気的接続手段20により接続されており、同様に第
2半導体チップ2の入出力パッド2aもまた回路基板1
0の上面に形成された回路パターン12に電気的接続手
段20により接続されている。よって、第1半導体チッ
プ1及び第2半導体チップ2の電気的入出力信号は、接
続手段20を通じて、回路基板10の上面に形成された
回路パターン19、導電性ビアホール14及び回路基板
10の下面に形成された回路パターン19及び最終的に
導電性ボール40を通じてメインボード(マザーボー
ド)との間で相互に伝達される。
【0062】ここで、回路基板10に形成された貫通部
16により第1半導体チップ1の厚さが相殺されること
によって、超薄型の半導体パッケージが得られ、また、
第2半導体チップ2と回路基板10との間を接続する接
続手段20の導電性ワイヤの湾曲の高さも高くならない
ので、従来のような接続手段20の導電性ワイヤのスィ
ーピング現象を防止することができる。
16により第1半導体チップ1の厚さが相殺されること
によって、超薄型の半導体パッケージが得られ、また、
第2半導体チップ2と回路基板10との間を接続する接
続手段20の導電性ワイヤの湾曲の高さも高くならない
ので、従来のような接続手段20の導電性ワイヤのスィ
ーピング現象を防止することができる。
【0063】一方、図4に図示したように、大きさが互
いに異なる第1半導体チップ1と第2半導体チップ2を
具備することもできる。即ち、第1半導体チップ1より
小さい第2半導体チップ2を具備し、第2半導体チップ
2を第1半導体チップ1に接着層7を用いて接着する。
この時、第1半導体チップ1及び第2半導体チップ2の
入出力パッド1a、2aは同一の方向へ向くように形成
できる長所があり、同じく超薄型の半導体パッケージを
維持することは勿論である。
いに異なる第1半導体チップ1と第2半導体チップ2を
具備することもできる。即ち、第1半導体チップ1より
小さい第2半導体チップ2を具備し、第2半導体チップ
2を第1半導体チップ1に接着層7を用いて接着する。
この時、第1半導体チップ1及び第2半導体チップ2の
入出力パッド1a、2aは同一の方向へ向くように形成
できる長所があり、同じく超薄型の半導体パッケージを
維持することは勿論である。
【0064】また、図5に図示したように、回路基板1
0に多数の貫通部16を形成することによって多数の半
導体チップを各々の貫通部16に積層した形態のパッケ
ージにもできる。
0に多数の貫通部16を形成することによって多数の半
導体チップを各々の貫通部16に積層した形態のパッケ
ージにもできる。
【0065】上記のような本発明の第1及び第2の実施
例による半導体パッケージ101〜105によれば、回
路基板に貫通部が形成され、貫通部に第1半導体チップ
及び第2半導体チップが積層されることによって、貫通
部が第1半導体チップの厚さを相殺し多数の半導体チッ
プが積層されるにもかかわらず、半導体パッケージの厚
さを薄く維持し得る効果がある。
例による半導体パッケージ101〜105によれば、回
路基板に貫通部が形成され、貫通部に第1半導体チップ
及び第2半導体チップが積層されることによって、貫通
部が第1半導体チップの厚さを相殺し多数の半導体チッ
プが積層されるにもかかわらず、半導体パッケージの厚
さを薄く維持し得る効果がある。
【0066】また、上記のように多数の半導体チップが
積層された構造によって、多機能を有する多数の半導体
チップを一つの半導体パッケージに収容、具備し得る効
果がある。
積層された構造によって、多機能を有する多数の半導体
チップを一つの半導体パッケージに収容、具備し得る効
果がある。
【0067】さらに、第2半導体チップの入出力パッド
と回路基板との間の高さの差が、従来の第1半導体チッ
プと回路基板との間の高さの差と同一にすることで、導
電性ワイヤの湾曲の高さが高くならなく、よって、半導
体チップが積層された構造であるにもかかわらず、導電
性ワイヤのスィーピング発生の可能性を低下させる効果
がある。
と回路基板との間の高さの差が、従来の第1半導体チッ
プと回路基板との間の高さの差と同一にすることで、導
電性ワイヤの湾曲の高さが高くならなく、よって、半導
体チップが積層された構造であるにもかかわらず、導電
性ワイヤのスィーピング発生の可能性を低下させる効果
がある。
【0068】図6乃至図8は本発明の第3の実施例によ
る半導体パッケージ106、107、108を図示した
断面図である。まず、図6に図示したように、半導体チ
ップとマザーボードとの間で信号伝達の機能を有する回
路基板10が具備されている。回路基板10は、中央部
に貫通部16が形成された樹脂層11を中心に、貫通部
16の外周縁である樹脂層11の上下面に多数のボンド
フィンガー12及びボールランド13を包含する回路パ
ターンが形成されている。
る半導体パッケージ106、107、108を図示した
断面図である。まず、図6に図示したように、半導体チ
ップとマザーボードとの間で信号伝達の機能を有する回
路基板10が具備されている。回路基板10は、中央部
に貫通部16が形成された樹脂層11を中心に、貫通部
16の外周縁である樹脂層11の上下面に多数のボンド
フィンガー12及びボールランド13を包含する回路パ
ターンが形成されている。
【0069】これをもっと詳細に説明すれば、樹脂層1
1の上面にはボンドフィンガー12を有する回路パター
ンが形成され、樹脂層11の下面にはボンドフィンガー
12及びボールランド13を有する回路パターンが形成
されている。また、樹脂層11の上下面に形成された回
路パターンは導電性ビアホール14により相互接続され
ている。また、樹脂層11の上下面には回路パターン
中、ボンドフィンガー12及びボールランド13が外側
にオープン(open)されたままで一定の厚さのカバ
ーコート15がコーティングされ、その回路パターンを
外部環境から保護するようになっている。
1の上面にはボンドフィンガー12を有する回路パター
ンが形成され、樹脂層11の下面にはボンドフィンガー
12及びボールランド13を有する回路パターンが形成
されている。また、樹脂層11の上下面に形成された回
路パターンは導電性ビアホール14により相互接続され
ている。また、樹脂層11の上下面には回路パターン
中、ボンドフィンガー12及びボールランド13が外側
にオープン(open)されたままで一定の厚さのカバ
ーコート15がコーティングされ、その回路パターンを
外部環境から保護するようになっている。
【0070】回路基板10の貫通部16の内側には多数
の入出力パッド1aが下方に向かって形成された第1半
導体チップ1が配置されている。第1半導体チップ1の
上面には接着剤により第2半導体チップ2が接着されて
いる。第2半導体チップ2は上方に向かって多数の入出
力パッド2aが形成されている。
の入出力パッド1aが下方に向かって形成された第1半
導体チップ1が配置されている。第1半導体チップ1の
上面には接着剤により第2半導体チップ2が接着されて
いる。第2半導体チップ2は上方に向かって多数の入出
力パッド2aが形成されている。
【0071】また、回路基板10の貫通部16の外周縁
である上面には、第2半導体チップ2を第1半導体チッ
プ1に接着させる接着剤がボンドフィンガー12を汚染
させないように一定の高さのダム17が形成されてい
る。ダム17は通常的なカバーコートの材質と同一なも
ので形成するのが望ましい。
である上面には、第2半導体チップ2を第1半導体チッ
プ1に接着させる接着剤がボンドフィンガー12を汚染
させないように一定の高さのダム17が形成されてい
る。ダム17は通常的なカバーコートの材質と同一なも
ので形成するのが望ましい。
【0072】また、第2半導体チップ2の上面には、こ
の第2半導体チップ2より小さい第3半導体チップ3が
附着されるが、本発明は、これに限定するものではな
い。勿論、第3半導体チップ3の上面には多数の入出力
パッド3aが形成されている。
の第2半導体チップ2より小さい第3半導体チップ3が
附着されるが、本発明は、これに限定するものではな
い。勿論、第3半導体チップ3の上面には多数の入出力
パッド3aが形成されている。
【0073】第1、2、3の半導体チップ1、2、3の
各入出力パッド1a、2a、3aは、回路基板10の上
下面に形成されたボンドフィンガー12にアルミニウム
(Al)ワイヤまたはゴールド(Au)ワイヤのような
接続手段20により相互接続されている。即ち、第1半
導体チップ1の入出力パッド1aは回路基板10の下面
に形成されたボンドフィンガー12と接続されており、
第2、3半導体チップ2、3の入出力パッド2a、3a
は回路基板10の上面に形成されたボンドフィンガー1
2と接続されている。
各入出力パッド1a、2a、3aは、回路基板10の上
下面に形成されたボンドフィンガー12にアルミニウム
(Al)ワイヤまたはゴールド(Au)ワイヤのような
接続手段20により相互接続されている。即ち、第1半
導体チップ1の入出力パッド1aは回路基板10の下面
に形成されたボンドフィンガー12と接続されており、
第2、3半導体チップ2、3の入出力パッド2a、3a
は回路基板10の上面に形成されたボンドフィンガー1
2と接続されている。
【0074】第1、2、3半導体チップ1、2、3及び
貫通部16を包含する回路基板10の上下面の一定の領
域は封止部材で封止されている。これをもっと詳細に説
明すれば、前記第1半導体チップ1及び貫通部16の内
側を包含する回路基板10下面の一定の領域(ボールラ
ンド13を侵入しない範囲)は第1封止部31であり、
望ましくは、液相エポキシ樹脂にて封止されている。し
かし、ここで、第1封止部31は液相エポキシ樹脂に限
定するものではない。また、第2、3半導体チップ2、
3及び貫通部16を包含する回路基板10上面の一定の
領域は第2封止部32であり、望ましくは、エポキシモ
ールディングコンパウンドで封止されている。しかし、
ここで、第2封止部32はエポキシモールディングコン
パウンドに限定するものではない。
貫通部16を包含する回路基板10の上下面の一定の領
域は封止部材で封止されている。これをもっと詳細に説
明すれば、前記第1半導体チップ1及び貫通部16の内
側を包含する回路基板10下面の一定の領域(ボールラ
ンド13を侵入しない範囲)は第1封止部31であり、
望ましくは、液相エポキシ樹脂にて封止されている。し
かし、ここで、第1封止部31は液相エポキシ樹脂に限
定するものではない。また、第2、3半導体チップ2、
3及び貫通部16を包含する回路基板10上面の一定の
領域は第2封止部32であり、望ましくは、エポキシモ
ールディングコンパウンドで封止されている。しかし、
ここで、第2封止部32はエポキシモールディングコン
パウンドに限定するものではない。
【0075】ここで、図7の半導体パッケージ107で
のように、第2封止部32は回路基板10の上面全体を
封止することもできるが、これに限定するものではな
い。最終的に、回路基板10のボールランド13、即
ち、回路基板10の下面に形成されたボールランド13
にはソルダボールのような導電性ボール40が融着され
ているので、この導電性ボール40がメインボード(マ
ザーボード)の所定のパターンに融着されてことにより
実装が可能となっている。
のように、第2封止部32は回路基板10の上面全体を
封止することもできるが、これに限定するものではな
い。最終的に、回路基板10のボールランド13、即
ち、回路基板10の下面に形成されたボールランド13
にはソルダボールのような導電性ボール40が融着され
ているので、この導電性ボール40がメインボード(マ
ザーボード)の所定のパターンに融着されてことにより
実装が可能となっている。
【0076】一方、図8の半導体パッケージ108での
ように、第1半導体チップ1の下面には第4半導体チッ
プ4がさらに附着されるが、これに限定するものではな
い。第4半導体チップ4もまた、下方に向かって多数の
入出力パッド4aが形成されており、この入出力パッド
4aは接続手段20により回路基板10の下面に形成さ
れたボンドフィンガー12に連結される。
ように、第1半導体チップ1の下面には第4半導体チッ
プ4がさらに附着されるが、これに限定するものではな
い。第4半導体チップ4もまた、下方に向かって多数の
入出力パッド4aが形成されており、この入出力パッド
4aは接続手段20により回路基板10の下面に形成さ
れたボンドフィンガー12に連結される。
【0077】図9乃至図14は本発明の第3の実施例に
よる半導体パッケージ106の製造方法を図示した断面
図である。まず、図9に図示したように、中央部に貫通
部16が形成された樹脂層11を中心に、貫通部16の
外周円の樹脂層11の上下面にはボンドフィンガー12
及びボールランド13を包含する回路パターンが形成さ
れており、上下面の回路パターンは導電性ビアホール1
4により相互連結されている回路基板10を提供する。
よる半導体パッケージ106の製造方法を図示した断面
図である。まず、図9に図示したように、中央部に貫通
部16が形成された樹脂層11を中心に、貫通部16の
外周円の樹脂層11の上下面にはボンドフィンガー12
及びボールランド13を包含する回路パターンが形成さ
れており、上下面の回路パターンは導電性ビアホール1
4により相互連結されている回路基板10を提供する。
【0078】この時、貫通部16の上面にはその貫通部
16を閉鎖するフィルム18を接着することによって、
半導体チップ1、2、3が容易に安着または接着が可能
になるようにする。また、貫通部16の外周円の附近で
ある回路基板10の上面には一定の高さのダム17を形
成し、次後、接着剤がボンドフィンガー12を汚染する
ことのないようにするのが望ましい。
16を閉鎖するフィルム18を接着することによって、
半導体チップ1、2、3が容易に安着または接着が可能
になるようにする。また、貫通部16の外周円の附近で
ある回路基板10の上面には一定の高さのダム17を形
成し、次後、接着剤がボンドフィンガー12を汚染する
ことのないようにするのが望ましい。
【0079】次いで、図10に図示したように、回路基
板10の貫通部16の内側に第1半導体チップ1を接着
し、次いで、接続手段20を用いて入出力パッドと回路
基板10の下面に形成されたボンドフィンガー12とを
接続する。この時、第1半導体チップ1の下面には他の
半導体チップ(図示せず)を接着させ、一体化した後、
搭載することもできる。第1半導体チップ1を搭載した
後、その第1半導体チップ1の下面に他の半導体チップ
を接着させることもできる。
板10の貫通部16の内側に第1半導体チップ1を接着
し、次いで、接続手段20を用いて入出力パッドと回路
基板10の下面に形成されたボンドフィンガー12とを
接続する。この時、第1半導体チップ1の下面には他の
半導体チップ(図示せず)を接着させ、一体化した後、
搭載することもできる。第1半導体チップ1を搭載した
後、その第1半導体チップ1の下面に他の半導体チップ
を接着させることもできる。
【0080】次いで、図11に図示したように、第1半
導体チップ1及び貫通部16を包含する回路基板10下
面の一定の領域、第1封止部31を封止する。この時、
第1封止部31は液相エポキシ樹脂材を用いるのが望ま
しいが、これに限定するものではない。
導体チップ1及び貫通部16を包含する回路基板10下
面の一定の領域、第1封止部31を封止する。この時、
第1封止部31は液相エポキシ樹脂材を用いるのが望ま
しいが、これに限定するものではない。
【0081】次いで、図12に図示したように、第1半
導体チップ1の上面に入出力パッド2aが上方に向かっ
て形成された第2半導体チップ2を接着剤を用いて接着
させる。この時、第2半導体チップ2の上面に第3半導
体チップ3が接着された状態として、第2、3半導体チ
ップ2、3を一体化して接着させる。また、第2半導体
チップ2を第1半導体チップ1の上面に接着させ、第2
半導体チップ2の上面に第3半導体チップ3を接着させ
ることもできる。
導体チップ1の上面に入出力パッド2aが上方に向かっ
て形成された第2半導体チップ2を接着剤を用いて接着
させる。この時、第2半導体チップ2の上面に第3半導
体チップ3が接着された状態として、第2、3半導体チ
ップ2、3を一体化して接着させる。また、第2半導体
チップ2を第1半導体チップ1の上面に接着させ、第2
半導体チップ2の上面に第3半導体チップ3を接着させ
ることもできる。
【0082】続いて、図13に図示したように、第2半
導体チップ2(及び第3半導体チップ3)の入出力パッ
ド2a(3a)と回路基板10の上面に形成されたボン
ドフィンガー12とを接続手段20を用いて相互接続さ
せる。
導体チップ2(及び第3半導体チップ3)の入出力パッ
ド2a(3a)と回路基板10の上面に形成されたボン
ドフィンガー12とを接続手段20を用いて相互接続さ
せる。
【0083】次いで、前記貫通部16の上面に配置され
た第2半導体チップ2及び第3半導体チップ3を第2封
止部32として封止する。ここで、第2封止部32とし
てはエポキシモールディングコンパウンドで封止するの
が望ましいが、本発明は、これに限定するものではな
い。
た第2半導体チップ2及び第3半導体チップ3を第2封
止部32として封止する。ここで、第2封止部32とし
てはエポキシモールディングコンパウンドで封止するの
が望ましいが、本発明は、これに限定するものではな
い。
【0084】そして最終的に、図14に図示したよう
に、回路基板10のボールランド13にソルダボールの
ような導電性ボール40を融着させることによって、こ
の半導体パッケージ106がメインボード(マザーボー
ド)に実装が可能な形態にする。
に、回路基板10のボールランド13にソルダボールの
ような導電性ボール40を融着させることによって、こ
の半導体パッケージ106がメインボード(マザーボー
ド)に実装が可能な形態にする。
【0085】図15乃至図20は本発明の第3の実施例
による半導体パッケージ106の他の製造方法を図示し
た断面図である。まず、図15に図示したように、中央
部に貫通部16が形成された樹脂層11を中心に、貫通
部16外周縁の樹脂層11の上下面には接続部分がコー
ティングから外側に開口したボンドフィンガー12及び
ボールランド13を包含する回路パターンが形成されて
おり、上下面の回路パターンは導電性ビアホール14に
より相互連結されている回路基板10を提供する。
による半導体パッケージ106の他の製造方法を図示し
た断面図である。まず、図15に図示したように、中央
部に貫通部16が形成された樹脂層11を中心に、貫通
部16外周縁の樹脂層11の上下面には接続部分がコー
ティングから外側に開口したボンドフィンガー12及び
ボールランド13を包含する回路パターンが形成されて
おり、上下面の回路パターンは導電性ビアホール14に
より相互連結されている回路基板10を提供する。
【0086】次いで、図16に図示したように、回路基
板10の貫通部16を包含する回路基板10の上面に第
2、3半導体チップ2、3を接着し、第2、3半導体チ
ップ2、3の入出力パッド2a、3aと回路基板10の
ボンドフィンガー12とを接続手段20で相互接続す
る。
板10の貫通部16を包含する回路基板10の上面に第
2、3半導体チップ2、3を接着し、第2、3半導体チ
ップ2、3の入出力パッド2a、3aと回路基板10の
ボンドフィンガー12とを接続手段20で相互接続す
る。
【0087】次いで、図17に図示したように、貫通部
16上面の一定の領域と第2、3半導体チップ2、3を
封止部材で封止する(第2封止部(32))。
16上面の一定の領域と第2、3半導体チップ2、3を
封止部材で封止する(第2封止部(32))。
【0088】次いで、図18に図示したように、第2、
3半導体チップ2、3の下面である回路基板10の貫通
部16の内側に多数の入出力パッド1aが下方に向かっ
て形成された第1半導体チップ1(または第1半導体チ
ップ1の下面に第4半導体チップ(図示せず)が附着さ
れたもの)を附着し、第1半導体チップ1の入出力パッ
ド1aと回路基板10のボンドフィンガー12を接続手
段20で相互接続する。
3半導体チップ2、3の下面である回路基板10の貫通
部16の内側に多数の入出力パッド1aが下方に向かっ
て形成された第1半導体チップ1(または第1半導体チ
ップ1の下面に第4半導体チップ(図示せず)が附着さ
れたもの)を附着し、第1半導体チップ1の入出力パッ
ド1aと回路基板10のボンドフィンガー12を接続手
段20で相互接続する。
【0089】次いで、図19に図示したように、貫通部
16及び第1半導体チップ1を包含する一定の領域を封
止部材で封止する(第1封止部31)。
16及び第1半導体チップ1を包含する一定の領域を封
止部材で封止する(第1封止部31)。
【0090】そして最終的に、図20に図示したよう
に、回路基板10のボールランド13に多数の導電性ボ
ール40を融着して、メインボード(マザーボード)に
実装が可能な形態にする。
に、回路基板10のボールランド13に多数の導電性ボ
ール40を融着して、メインボード(マザーボード)に
実装が可能な形態にする。
【0091】本発明の第3の実施例による半導体パッケ
ージ106、107、108及びその製造方法によれ
ば、回路基板の貫通部に多数の半導体チップが上下の方
向に積層されたままで搭載されるによって、その半導体
パッケージの高密度化、高機能化及び高容量化を具現し
得る効果がある。
ージ106、107、108及びその製造方法によれ
ば、回路基板の貫通部に多数の半導体チップが上下の方
向に積層されたままで搭載されるによって、その半導体
パッケージの高密度化、高機能化及び高容量化を具現し
得る効果がある。
【0092】さらに、半導体チップがメモリ用の半導体
チップである場合、半導体パッケージの容量を最小の面
積下で最大に確保し得る効果がある。また、注文型の半
導体チップ(ASIC)とメモリ用半導体チップを共に
搭載することができるので、大部分の電気的機能を一つ
の半導体パッケージとしてまとめることができる効果が
ある。
チップである場合、半導体パッケージの容量を最小の面
積下で最大に確保し得る効果がある。また、注文型の半
導体チップ(ASIC)とメモリ用半導体チップを共に
搭載することができるので、大部分の電気的機能を一つ
の半導体パッケージとしてまとめることができる効果が
ある。
【0093】図21は本発明の第4の実施例による積層
型半導体パッケージ109を図示した断面図で、図25
と比べて、回路基板10の貫通孔16内に少なくとも一
つ(具体的には、一つまたは二つまたはそれ以上)の半
導体チップ(図21では1及び/または2)が位置し、
その回路基板10の上下面の回路パターン19上にコー
ティングされ、導電性回路パターン19の相互間を絶縁
及び保護するカバーコート15が形成された点と、各半
導体パッケージ40の回路基板10上面及び下面の回路
パターン19上にすべて多数のボールランド13が形成
された点とを除外すれば実質的に同一であるので、同一
的部分の説明は省略することにする。
型半導体パッケージ109を図示した断面図で、図25
と比べて、回路基板10の貫通孔16内に少なくとも一
つ(具体的には、一つまたは二つまたはそれ以上)の半
導体チップ(図21では1及び/または2)が位置し、
その回路基板10の上下面の回路パターン19上にコー
ティングされ、導電性回路パターン19の相互間を絶縁
及び保護するカバーコート15が形成された点と、各半
導体パッケージ40の回路基板10上面及び下面の回路
パターン19上にすべて多数のボールランド13が形成
された点とを除外すれば実質的に同一であるので、同一
的部分の説明は省略することにする。
【0094】図21に図示したように、複数の半導体パ
ッケージ103の回路基板10下面の多数のボールラン
ド13に多数の導電性ボール40を融着した後、一つの
半導体パッケージの回路基板10下面の多数の導電性ボ
ール40を他の半導体パッケージ103の回路基板10
上面の多数のボールランド13に融着して垂直方向に同
一の形態にこの図では、4個の半導体パッケージ103
が積層形成された半導体パッケージ109として製造し
たものである。
ッケージ103の回路基板10下面の多数のボールラン
ド13に多数の導電性ボール40を融着した後、一つの
半導体パッケージの回路基板10下面の多数の導電性ボ
ール40を他の半導体パッケージ103の回路基板10
上面の多数のボールランド13に融着して垂直方向に同
一の形態にこの図では、4個の半導体パッケージ103
が積層形成された半導体パッケージ109として製造し
たものである。
【0095】本発明の第4の実施例に於いては、回路基
板10上面の回路パターン19上に簡単にボールランド
13を形成して導電性ボール40を融着させるので、各
半導体パッケージ103を垂直に積層する時、回路基板
10上に積層するための別途の構造の変更をすることな
く、容易に積層が成されるようになる。また、一つの回
路基板10上面のボールランド13に他のパッケージ1
03の導電性ボール40が融着されるので、従来の突出
パッド8(図25参照)が具備された積層型半導体パッ
ケージ103’(図25参照)と比べて突出パッド8く
らいの高さを減少させることができるので、より超薄型
の積層型半導体パッケージの製造が可能となる。
板10上面の回路パターン19上に簡単にボールランド
13を形成して導電性ボール40を融着させるので、各
半導体パッケージ103を垂直に積層する時、回路基板
10上に積層するための別途の構造の変更をすることな
く、容易に積層が成されるようになる。また、一つの回
路基板10上面のボールランド13に他のパッケージ1
03の導電性ボール40が融着されるので、従来の突出
パッド8(図25参照)が具備された積層型半導体パッ
ケージ103’(図25参照)と比べて突出パッド8く
らいの高さを減少させることができるので、より超薄型
の積層型半導体パッケージの製造が可能となる。
【0096】さらに、本発明の第4の実施例に於いて
は、回路基板の貫通孔内に少なくとも一つ以上の半導体
チップが位置し、望ましくは、2個が位置し、また、回
路基板の厚さが許容される範囲内で、3個以上の積層形
成された超薄型(望ましくは、チップの厚さが0.8m
m以下である)の半導体パッケージも可能である。ま
た、このような2個以上の積層形成された半導体チップ
を有する各個の半導体パッケージを図21のように積層
形成することも可能である。
は、回路基板の貫通孔内に少なくとも一つ以上の半導体
チップが位置し、望ましくは、2個が位置し、また、回
路基板の厚さが許容される範囲内で、3個以上の積層形
成された超薄型(望ましくは、チップの厚さが0.8m
m以下である)の半導体パッケージも可能である。ま
た、このような2個以上の積層形成された半導体チップ
を有する各個の半導体パッケージを図21のように積層
形成することも可能である。
【0097】
【発明の効果】上述したように、本発明による半導体パ
ッケージによれば、回路基板に貫通部が形成され、貫通
部に第1半導体チップ及び第2半導体チップが積層され
ることによって、貫通部が第1半導体チップの厚さを相
殺し多数の半導体チップが積層されるにもかかわらず、
半導体パッケージの厚さを薄く維持し得る効果がある。
ッケージによれば、回路基板に貫通部が形成され、貫通
部に第1半導体チップ及び第2半導体チップが積層され
ることによって、貫通部が第1半導体チップの厚さを相
殺し多数の半導体チップが積層されるにもかかわらず、
半導体パッケージの厚さを薄く維持し得る効果がある。
【0098】また、本発明による半導体パッケージの製
造方法によれば、回路基板の貫通部に多数の半導体チッ
プが上下の方向に積層されたままで搭載されるによっ
て、その半導体パッケージの高密度化、高機能化及び高
容量化を具現し得る効果がある。
造方法によれば、回路基板の貫通部に多数の半導体チッ
プが上下の方向に積層されたままで搭載されるによっ
て、その半導体パッケージの高密度化、高機能化及び高
容量化を具現し得る効果がある。
【0099】また、半導体チップがメモリ用の半導体チ
ップである場合、半導体パッケージの容量を最小の面積
下で最大に確保し得る効果がある。また、注文型の半導
体チップ(ASIC)とメモリ用半導体チップを共に搭
載することができるので、大部分の電気的機能を一つの
半導体パッケージとしてまとめることができる効果があ
る。
ップである場合、半導体パッケージの容量を最小の面積
下で最大に確保し得る効果がある。また、注文型の半導
体チップ(ASIC)とメモリ用半導体チップを共に搭
載することができるので、大部分の電気的機能を一つの
半導体パッケージとしてまとめることができる効果があ
る。
【0100】また、本発明による半導体パッケージによ
れば、回路基板の上下部に各々ソルダボールランドを形
成することによって、より容易に積層型半導体の製造が
できるので、薄型化され、実装密度及びメモリ容量を極
大化させ、また、単一の半導体パッケージに少なくとも
2個以上の積層された半導体チップを配置させることに
よって、半導体チップの実装密度及び半導体パッケージ
のメモリ容量を極大化させることができる効果がある。
れば、回路基板の上下部に各々ソルダボールランドを形
成することによって、より容易に積層型半導体の製造が
できるので、薄型化され、実装密度及びメモリ容量を極
大化させ、また、単一の半導体パッケージに少なくとも
2個以上の積層された半導体チップを配置させることに
よって、半導体チップの実装密度及び半導体パッケージ
のメモリ容量を極大化させることができる効果がある。
【図1】本発明の第1の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図2】本発明の第1の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図3】本発明の第2の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図4】本発明の第2の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図5】本発明の第2の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図6】本発明の第3の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図7】本発明の第3の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図8】本発明の第3の実施例による半導体パッケージ
を図示した断面図である。
を図示した断面図である。
【図9】本発明の第3の実施例による半導体パッケージ
の製造方法を図示した断面図である。
の製造方法を図示した断面図である。
【図10】本発明の第3の実施例による半導体パッケー
ジの製造方法を図示した断面図である。
ジの製造方法を図示した断面図である。
【図11】本発明の第3の実施例による半導体パッケー
ジの製造方法を図示した断面図である。
ジの製造方法を図示した断面図である。
【図12】本発明の第3の実施例による半導体パッケー
ジの製造方法を図示した断面図である。
ジの製造方法を図示した断面図である。
【図13】本発明の第3の実施例による半導体パッケー
ジの製造方法を図示した断面図である。
ジの製造方法を図示した断面図である。
【図14】本発明の第3の実施例による半導体パッケー
ジの製造方法を図示した断面図である。
ジの製造方法を図示した断面図である。
【図15】本発明の第3の実施例による他の半導体パッ
ケージの製造方法を図示した断面図である。
ケージの製造方法を図示した断面図である。
【図16】本発明の第3の実施例による他の半導体パッ
ケージの製造方法を図示した断面図である。
ケージの製造方法を図示した断面図である。
【図17】本発明の第3の実施例による他の半導体パッ
ケージの製造方法を図示した断面図である。
ケージの製造方法を図示した断面図である。
【図18】本発明の第3の実施例による他の半導体パッ
ケージの製造方法を図示した断面図である。
ケージの製造方法を図示した断面図である。
【図19】本発明の第3の実施例による他の半導体パッ
ケージの製造方法を図示した断面図である。
ケージの製造方法を図示した断面図である。
【図20】本発明の第3の実施例による他の半導体パッ
ケージの製造方法を図示した断面図である。
ケージの製造方法を図示した断面図である。
【図21】本発明の第4の実施例による半導体パッケー
ジを図示した断面図である。
ジを図示した断面図である。
【図22】従来の一般的な半導体パッケージを図示した
断面図である。
断面図である。
【図23】従来の積層型半導体パッケージを図示した断
面図及び封止部の未形成状態の平面図である。
面図及び封止部の未形成状態の平面図である。
【図24】従来の積層型半導体パッケージを図示した断
面図及び封止部の未形成状態の平面図である。
面図及び封止部の未形成状態の平面図である。
【図25】従来の多積層形半導体パッケージを図示した
断面図である。
断面図である。
101〜109 本発明の半導体パッケージ 1、2、3、4 第1、2、3、4半導体チップ 1a、2a、3a、4a 入出力パッド 7 接着層 8 突出パッド 10 回路基板 11 樹脂層 12 ボンドフィンガー 13 ボールランド 14 導電性ビアホール 15 カバーコート 16 貫通部 17 ダム 18 フィルム 19 回路パターン 20 接続手段(導電性ワイヤ) 30 封止部 31 第1封止部 32 第2封止部 40 導電性ボール(ソルダーボール) 60 熱伝導性層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 全 道 成 アメリカ アリゾーナ 85226 チャンド ール スート 900 ノース ルールロー ド 2055 (72)発明者 沈 一 權 大韓民国 ソウル特別市 蘆原區 月溪1 洞 436 東信ビラ 3−1108 (72)発明者 ビンセント ディカプリオ アメリカ アリゾーナ 85207 メサー 3420 ノース マウンティンリッジ 61
Claims (21)
- 【請求項1】 中央部に貫通部が形成された樹脂層の
上、下面中、少なくとも一表面上に、接続部分がコーテ
ィングから開口したボンドフィンガー及びボールランド
を包含する回路パターンが形成されている回路基板と、 前記貫通部に上下方向に積層し、配置され、各々の一面
には多数の入出力パッドが形成された少なくとも2個以
上の半導体チップと、 前記各半導体チップの入出力パッドと回路基板の各ボン
ドフィンガーとを接続する電気的接続手段と、 前記各半導体チップ、接続手段及び貫通部を包含する領
域を封止する封止部と、 前記回路基板のボールランドに融着された多数の導電性
ボールとで構成され、少なくとも一つの半導体チップが
前記貫通部内に位置することを特徴とする半導体パッケ
ージ。 - 【請求項2】 一面に多数の入出力パッドが形成された
第1半導体チップと、 前記第1半導体チップの入出力パッドが形成された面に
接着剤で接着された第2半導体チップと、 前記第1半導体チップ及び第2半導体チップが収容でき
る大きさの貫通孔が形成された樹脂層を中心に、表面に
は回路パターンが形成され、前記回路パターンはカバー
コートでコーティングされた回路基板と、 前記回路基板の回路パターンと第1半導体チップ及び第
2半導体チップの入出力パッドとの間を電気的に連結さ
せる電気的接続手段と、 前記第1半導体チップ、第2半導体チップ及び接続手段
を外部環境から保護するように封止材で封止し形成され
た封止部と、 前記回路基板の回路パターンに融着された多数の導電性
ボールとを包含して構成されることを特徴とする半導体
パッケージ。 - 【請求項3】 前記第1半導体チップ又は第2半導体チ
ップ中、いずれかの一つは平面状の直四角形であると共
に、前記第1半導体チップ又は第2半導体チップに形成
された入出力パッドは断面又は平面上で互いに異なる位
置に形成されることを特徴とする請求項2記載の半導体
パッケージ。 - 【請求項4】 前記第2半導体チップが接着された前記
第1半導体チップの表面の反対面が封止部の外部に露出
されることを特徴とする請求項2記載の半導体パッケー
ジ。 - 【請求項5】 前記第1半導体チップ及び第2半導体チ
ップの入出力パッドは、導電性ボールの形成方向と同一
の方向に位置することを特徴とする請求項2記載の半導
体パッケージ。 - 【請求項6】 前記第1半導体チップ及び第2半導体チ
ップの入出力パッドは、導電性ボールの形成方向と反対
方向に位置することを特徴とする請求項2記載の半導体
パッケージ。 - 【請求項7】 前記回路基板は、樹脂層の上下面に回路
パターンが形成され、上下の回路パターンは導電性ビア
ホールにより相互接続されることを特徴とする請求項6
記載の半導体パッケージ。 - 【請求項8】 中央部に貫通部が形成された樹脂層を中
心に、前記貫通部外周縁の樹脂層の上下面には、接続部
分がコーティングから外側に開口したボンドフィンガー
及びボールランドを包含する回路パターンが形成されて
おり、 前記上下面の回路パターンは導電性ビアホールにより相
互連結されている回路基板と、 前記回路基板の貫通部の内側に配置されており、多数の
入出力パッドが下方に向かって形成された第1半導体チ
ップと、 前記第1半導体チップの上面に接着されており、多数の
入出力パッドが上方に向かって形成された第2半導体チ
ップと、 前記第1、2半導体チップの入出力パッドと回路基板の
上下面に形成されたボンドフィンガーとを各々接続する
多数の接続手段と、 前記第1半導体チップ及び貫通部を包含する回路基板下
面の一定の領域を封止する第1封止部と、 前記第2半導体チップ及び貫通部を包含する回路基板上
面の一定の領域を封止する第2封止部と、 前記回路基板のボールランドに融着された多数の導電性
ボールとを包含して構成されることを特徴とする半導体
パッケージ。 - 【請求項9】 前記第2半導体チップの上面には第3半
導体チップがさらに附着され、前記第3半導体チップの
入出力パッドは接続手段により回路基板のボンドフィン
ガーに接続されることを特徴とする請求項8記載の半導
体パッケージ。 - 【請求項10】 前記第1半導体チップの下面には第4
半導体チップがさらに附着され、前記第4半導体チップ
の入出力パッドは接続手段により回路基板のボンドフィ
ンガーに接続されることを特徴とする請求項8記載の半
導体パッケージ。 - 【請求項11】 前記第1封止部は液相エポキシ樹脂に
よる封止部であり、第2封止部はエポキシモールディン
グコンパウンドによる封止部であることを特徴とする請
求項8記載の半導体パッケージ。 - 【請求項12】 前記回路基板の上面で貫通部の外周縁
には、第2半導体チップを第1半導体チップに接着させ
る接着剤が流出しないように一定の高さのダムがさらに
形成することを特徴とする請求項8記載の半導体パッケ
ージ。 - 【請求項13】 中央部に貫通部が形成された樹脂層を
中心に、前記貫通部外周縁の樹脂層の上下面には接続部
分がコーティングから外側に開口したボンドフィンガー
及びボールランドを包含する回路パターンが形成されて
おり、 前記上下面の回路パターンは、導電性ビアホールにより
相互連結されている回路基板を提供する段階と、 前記回路基板の貫通部の内側に多数の入出力パッドが下
方に向かって形成された第1半導体チップを配置させ、
前記第1半導体チップの入出力パッドと回路基板のボン
ドフィンガーとを接続手段で相互接続させる段階と、 前記第1半導体チップ及び貫通部を包含する回路基板下
面の一定の領域を封止部材で封止する第1封止段階と、 前記第1半導体チップの上面に入出力パッドが上方に向
かって形成された第2半導体チップを接着させ、前記第
2半導体チップの入出力パッドと回路基板のボンドフィ
ンガーとを接続手段で相互接続させる段階と、 前記第2半導体チップ及び貫通部を包含する回路基板上
面の一定の領域を封止部材で封止する第2封止段階と、 前記回路基板のボールランドに多数の導電性ボールを融
着する段階とを包含してなることを特徴とする半導体パ
ッケージの製造方法。 - 【請求項14】 前記回路基板の貫通部に第1半導体チ
ップを配置させる段階は少なくとも2個以上の半導体チ
ップを積層したままで配置させることを特徴とする請求
項13記載の半導体パッケージの製造方法。 - 【請求項15】 前記第2半導体チップを接着させる段
階は、少なくとも2個以上の半導体チップを積層したま
まで接着させることを特徴とする請求項13記載の半導
体パッケージの製造方法。 - 【請求項16】 前記回路基板の貫通部に第1半導体チ
ップを配置させる段階後、前記第1半導体チップの下面
にさらに他の半導体チップを附着させることを特徴とす
る請求項13記載の半導体パッケージの製造方法。 - 【請求項17】 前記第2半導体チップを接着させる段
階後、前記第2半導体チップの上面にさらに他の半導体
チップを附着させることを特徴とする請求項13記載の
半導体パッケージの製造方法。 - 【請求項18】 中央部に貫通部が形成された樹脂層を
中心に、前記貫通部外周縁の樹脂層の上下面には接続部
分がコーティングから外側に開口したボンドフィンガー
及びボールランドを包含する回路パターンが形成されて
おり、 前記上下面の回路パターンは、導電性ビアホールにより
相互連結されている回路基板を提供する段階と、 前記回路基板の貫通部上面に上方に向かって少なくとも
一個以上の半導体チップを接着させ、前記半導体チップ
の入出力パッドと回路基板のボンドフィンガーとを接続
手段で相互接続させる段階と、 前記回路基板の貫通部の上面及び前記半導体チップを封
止部材で封止する第1封止段階と、 前記半導体チップの下面である回路基板の貫通部内側に
多数の入出力パッドが下方に向かって形成された少なく
とも一個以上の半導体チップを配置させ、前記半導体チ
ップの入出力パッドと回路基板のボンドフィンガーとを
接続手段で相互接続させる段階と、 前記半導体チップ及び貫通部を包含する回路基板下面の
一定の領域を封止部材で封止する第2封止段階と、 前記回路基板のボールランドに多数の導電性ボールを融
着する段階とを包含してなることを特徴とする半導体パ
ッケージの製造方法。 - 【請求項19】 上下面に回路パターンが形成された印
刷回路基板中央の貫通部内に位置し、その下面が前記回
路パターンの下面と同一の線上をなす半導体チップと、 前記半導体チップの入出力パッドと前記印刷回路基板上
面の回路パターンとを電気的に接続させる接続手段と、 前記回路基板上面及び下面の回路パターンを電気的に連
結する多数の導電性ビアホールと、 前記回路基板上面及び下面の回路パターン上に形成され
るソルダボールが融着される多数のソルダボールランド
と、 前記半導体チップ及び接続手段等を外部の環境から保護
するための封止部とで構成されることを特徴とする半導
体パッケージ。 - 【請求項20】 前記半導体チップが少なくとも2個以
上に積層形成され、各半導体チップの入出力パッドと前
記回路基板上面の回路パターンが接続手段により電気的
に接続されることを特徴とする請求項19記載の半導体
パッケージ。 - 【請求項21】 複数の前記半導体パッケージの回路基
板下面の多数のボールランドに多数のソルダボールを融
着させた後、一つの半導体パッケージの回路基板下面の
多数のソルダボールを他の半導体パッケージの回路基板
上面の多数のソルダボールランドに融着させることによ
って、垂直方向に同一形態に半導体パッケージが多数個
積層された構成を有する半導体パッケージであることを
特徴とする請求項19記載の半導体パッケージ。
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KR1999/P35108 | 1999-12-30 | ||
KR1999/P65934 | 1999-12-30 | ||
KR10-1999-0065926A KR100411808B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체패키지 및 그 제조방법 |
KR1999/P65926 | 1999-12-30 | ||
KR1019990065934A KR20010058584A (ko) | 1999-12-30 | 1999-12-30 | 반도체패키지 |
Publications (1)
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JP2001077301A true JP2001077301A (ja) | 2001-03-23 |
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