JP3359846B2 - 半導体装置 - Google Patents
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Description
子機器に搭載し得る半導体装置に関するものである。
に、半導体チップ51を1個のみ内蔵する半導体装置が
種々提案されている(従来技術1とする)。上記半導体
装置は、通常、以下のようにして製造される。すなわ
ち、リードフレーム54に形成されたダイパッド55の
上に、銀ペースト等の熱硬化型のダイアタッチ材料53
を用いて半導体チップ51を搭載する(以下、ダイボン
ディングと称する)。次に、上記ダイアタッチ材料53
を熱処理によって硬化させ、半導体チップ51をダイパ
ッド55に固定する(ダイボンディング工程)。
形成された電極パッド52とリードフレーム54に形成
されたインナーリード56とを金ワイヤ等のボンディン
グワイヤ59により電気的に接続する(ワイヤボンディ
ング工程)。さらにこれらを封止樹脂60等で封止した
後、封止樹脂60がアウターリード57間に流れ出ない
ように、リードフレーム54に形成された図示しないタ
イバー(封止樹脂60を止める部分)やダイパッド55
を保持するために形成されたサポートリード58を切断
し、アウターリード57を所望の形状に折り曲げ(フォ
ーミング)て完成品となる。
化の要求に伴い、図10および図11に示すように、ダ
イパッド55の表裏両面に同サイズまたは異なるサイズ
の半導体チップ51a・51bを搭載した、いわゆる2
チップ1パッケージの半導体装置も種々提案されている
(従来技術2とする)。上記半導体装置は、半導体チッ
プ51a・51bの裏面(半導体チップ51a・51b
の素子形成面とは反対側の面)同士が互いに対向するよ
うに、例えば特開平8−213412号公報に開示され
た方法によって製造される。
に、銀または無銀ペースト等のペースト状ダイアタッチ
材料53aを用いて半導体チップ51aを搭載する。そ
して、上記ダイアタッチ材料53aを熱硬化させて、半
導体チップ51aをダイパッド55に固定する。続い
て、ダイパッド55の他方の面に対しても同様にペース
ト状ダイアタッチ材料53bを用いて半導体チップ51
bを搭載し、上記ダイアタッチ材料53bを熱硬化させ
て半導体チップ51bをダイパッド55に固定する。
パッド52aとインナーリード56とを金ワイヤ等のボ
ンディングワイヤ59aでワイヤボンディングする。続
いて、他方の半導体チップ51bについても同様に電極
パッド52bとインナーリード56とをボンディングワ
イヤ59bでワイヤボンディングして接続する。その後
の工程については、上記従来技術1と同様である。
ズの半導体チップ51a・51bを搭載した従来の2チ
ップ1パッケージの半導体装置の構成では、この半導体
装置を製造する際の樹脂封止工程において以下のような
問題が生ずる。
に、半導体装置の外形を形成するためのキャビティ61
と、封止樹脂60を注入するための注入用ゲート62
と、キャビティ61内の空気を抜くためのエアベント6
3とを具備する樹脂封止用金型64にリードフレーム5
4(図10参照)をセットして行われる。
60を注入位置Pからキャビティ61内に注入すると、
半導体チップ51a・51bのサイズが互いに異なるた
めに、半導体チップ51a・51b近傍では封止樹脂6
0の流量が異なり、封止樹脂60は不均一に流れる。そ
のため、ダイパッド55がバランスを崩してリードフレ
ーム54の面に対して垂直方向に変位してしまうことが
ある。その結果、ボンディングワイヤ59a・59bが
パッケージ(半導体装置)外部へ露出したり、あるいは
それ自体が断線したり、更には半導体チップ51a・5
1bがパッケージ外部へ露出し、装置の歩留りが低下す
るという問題が生じる。ちなみに、従来では、ボンディ
ングワイヤ59a・59bがパッケージ外部へ露出する
という外観不良が、製造された装置の約8割に見られ
た。
型化が益々要求されるにしたがい、チップ自体の薄型
化、ダイパッド55やリードフレーム54の薄型化、更
には封止樹脂層の薄型化が実現されるに伴って益々顕著
となってきた。
チップ51a・51b近傍を流れる封止樹脂60の流量
を均一に保ち、ダイパッド55のバランスを保つことが
必要となる。
曲げ加工を施しておき、ダイパッド55の位置をリード
フレーム54の面に対して予め垂直方向にずらしておく
ことが考えられる。しかし、2チップ1パッケージの半
導体装置では、数十μmオーダーといった微量のオフセ
ット調整(位置ずらし)を行うのは、機械精度を確保で
きないため技術的に困難である。
る2個の半導体チップ51a・51bの各々の厚さを変
えることも考えられる。しかし、この方法では、工程上
の管理が困難である。
報には、特にCCD(電荷結合素子)等を透明な封止樹
脂で成形する1チップ1パッケージの光学半導体装置が
開示されている。この半導体装置では、半導体チップの
端面がダイパッドの端面と一致するように、あるいはダ
イパッドの外側にはみ出すように、半導体チップを搭載
している。これにより、樹脂注入時に発生するボイドを
逃がして外観不良による歩留りの低下を回避している。
要因となる気泡のことであり、特に注入用ゲートから死
角となる位置、すなわちキャビティ内の上記注入用ゲー
トと反対側の位置で発生しやすいが、上記構成を採用す
ることにより、そのような位置で発生したボイドを確実
に低減できるようになっている。
置における歩留り低下を回避するために、上記公報の構
成を2チップ1パッケージの半導体装置に適用すること
が考えられる。すなわち、異なるサイズの半導体チップ
の各々の端面がダイパッドの端面と一致するように、あ
るいはダイパッドの外側からはみ出すように、各半導体
チップを搭載する方法が考えられる。
12で示した場合よりもさらに大きなダイパッドの変位
が生じてしまう。また、上述したように、2チップ1パ
ッケージの半導体装置においては、1チップ1パッケー
ジの半導体装置の場合とは違い、ダイパッドの変位を抑
制するためのオフセット調整は困難である。
プをダイパッドに搭載するためのダイアタッチ材料がダ
イパッドからはみ出さないようにする必要があるため、
少量のダイアタッチ材料しか用いることができない。そ
の結果、サイズの小さな半導体チップを搭載した場合
は、ワイヤボンディング時に上記半導体チップがダイパ
ッドから剥がれてしまう確率が高い。加えて、半導体チ
ップの端面がダイパッドの外側にはみ出すように半導体
チップを搭載した場合は、半導体チップがダイパッドか
ら剥がれる確率がさらに高くなる。
なされたもので、その目的は、異なるサイズの半導体チ
ップをあらゆるサイズの組み合わせで搭載しても、装置
の歩留り低下を回避することのできる2チップ1パッケ
ージの半導体装置を提供することにある。
導体装置は、上記の課題を解決するために、リードフレ
ームの半導体チップ搭載用基板の両面に、互いに素子形
成面の面積の異なる半導体チップをそれぞれ搭載し、少
なくとも封止樹脂を注入するための注入用ゲートを有す
る樹脂封止用金型に上記リードフレームをセットして各
半導体チップを樹脂封止してなる半導体装置において、
素子形成面の面積が小さい方の半導体チップが、上記半
導体チップ搭載用基板表面または裏面における中央部よ
りも上記注入用ゲート側に搭載されていることを特徴と
している。
基板の両面に半導体チップをそれぞれ搭載し、これらの
半導体チップを樹脂封止することによって半導体装置が
構成される。
導体チップが、半導体チップ搭載用基板表面または裏面
における中央部よりも樹脂封止用金型の封止樹脂注入用
ゲート側に搭載されているので、リードフレームをこの
樹脂封止用金型にセットして樹脂封止を行った際に、注
入用ゲート付近で、半導体チップ搭載用基板の両面に加
わる応力の偏りが小さくなる。これにより、半導体チッ
プ搭載用基板の厚さ方向の変位が抑制される。
面に、互いに素子形成面の面積の異なる半導体チップを
それぞれ搭載して樹脂封止を行った場合でも、半導体チ
ップ搭載用基板の変位によって例えば半導体チップがパ
ッケージ外部へ露出したりするのを回避することができ
る。その結果、装置の歩留り低下を回避することができ
ると共に、あらゆるチップサイズの組み合わせに対して
も、高品質な2チップ1パッケージの半導体装置を得る
ことができる。
の課題を解決するために、請求項1の構成において、一
方の半導体チップの4辺のうちの少なくとも1辺が、他
方の半導体チップの4辺のうちのいずれかの辺と半導体
チップ搭載用基板を挟んで略対向するように、各半導体
チップがそれぞれ搭載されていることを特徴としてい
る。
各半導体チップの少なくとも1辺同士がそれぞれ半導体
チップ搭載用基板を挟んで略対向するように、各半導体
チップがそれぞれ搭載されることになる。これにより、
請求項1の構成の場合よりも注入用ゲート付近で、半導
体チップ搭載用基板の両面に加わる応力の偏りがさらに
小さくなり、その結果、半導体チップ搭載用基板の厚さ
方向の変位もさらに抑制される。したがって、請求項1
の構成による効果を確実に得ることができる。
の課題を解決するために、請求項1または2の構成にお
いて、半導体チップ搭載用基板表面または裏面の、素子
形成面の面積が小さい方の半導体チップの周辺の一部
に、各半導体チップ近傍を流れる封止樹脂の流量が略同
程度となるように、上記封止樹脂の流量のバランスをと
る流量バランス部材が設けられていることを特徴として
いる。
小さい方の半導体チップの周辺の一部に流量バランス部
材を設けることによって、各半導体チップ近傍を流れる
封止樹脂の流量(体積)が略同程度となる。これによ
り、樹脂封止の工程において、半導体チップ搭載用基板
がバランスを崩してその厚さ方向に変位するのが抑制さ
れる。したがって、上記構成によれば、請求項1または
2の構成による効果をさらに確実に得ることができる。
ば金ワイヤ等のボンディングワイヤによって、リードフ
レームのインナーリードと電気的に接続される。特に、
素子形成面の面積が小さい半導体チップを搭載する場
合、ボンディングワイヤは比較的長くなる。すると、こ
のボンディングワイヤが上記半導体チップまたは半導体
チップ搭載用基板のエッジ部と接触し、ショートする場
合がある。
部材を例えば絶縁体で構成し、上記ボンディングワイヤ
が上記半導体チップまたは半導体チップ搭載用基板のエ
ッジ部と接触しないように、上記半導体チップの周辺に
設けることも可能である。したがって、この場合、上記
のショートに起因する装置の歩留り低下を確実に回避す
ることができる。
の課題を解決するために、リードフレームの半導体チッ
プ搭載用基板の両面に、互いに素子形成面の面積の異な
る半導体チップをそれぞれ搭載し、少なくとも封止樹脂
を注入するための注入用ゲートを有する樹脂封止用金型
に上記リードフレームをセットして各半導体チップを樹
脂封止してなる半導体装置において、半導体チップ搭載
用基板表面または裏面の、素子形成面の面積が小さい方
の半導体チップ周辺に、各半導体チップ近傍を流れる封
止樹脂の流量が略同程度となるように、上記封止樹脂の
流量のバランスをとる流量バランス部材が設けられてい
ることを特徴としている。
基板の両面に半導体チップをそれぞれ搭載し、これらの
半導体チップを樹脂封止することによって半導体装置が
構成される。
導体チップの周辺に流量バランス部材を設けることによ
って、各半導体チップ近傍を流れる封止樹脂の流量(体
積)が略同程度となる。これにより、樹脂封止の工程に
おいて、半導体チップ搭載用基板がバランスを崩してそ
の厚さ方向に変位するのが抑制される。
面に、互いに素子形成面の面積の異なる半導体チップを
それぞれ搭載して樹脂封止を行った場合でも、半導体チ
ップ搭載用基板の変位によって例えば半導体チップがパ
ッケージ外部へ露出したりするのを回避することができ
る。その結果、装置の歩留り低下を回避することができ
ると共に、あらゆるチップサイズの組み合わせに対して
も、高品質な2チップ1パッケージの半導体装置を得る
ことができる。
の課題を解決するために、請求項1ないし4のいずれか
の構成に加えて、上記半導体チップ搭載用基板を支持す
るためのサポートリードと、上記半導体チップの電極パ
ッドが電気的に接続されるインナーリードとを固定する
固定部材が設けられていることを特徴としている。
ンナーリードとが固定部材を介して固定される。これに
より、封止樹脂の注入時において、サポートリードで支
持された半導体チップ搭載用基板の厚さ方向の変位がさ
らに確実に抑制される。その結果、請求項1ないし4の
いずれかの構成による効果をさらに確実に得ることがで
きる。
の課題を解決するために、請求項1ないし5のいずれか
の構成に加えて、上記半導体チップ搭載用基板における
半導体チップの非搭載領域の一部に、上記半導体チップ
搭載用基板の内側へ切れ込むような凹部が形成されてい
ることを特徴としている。
基板の半導体チップ非搭載領域に凹部が形成されている
ことにより、樹脂封止用金型に注入された封止樹脂が上
記凹部を介して樹脂封止用金型内部全体に容易に浸透す
る。つまり、上記凹部を設けることにより、例えば注入
用ゲートの死角となる部分にまで、封止樹脂が注入され
る。これにより、注入用ゲートの死角となる部分にボイ
ド(気泡)が残留することがなくなり、信頼性の高い、
より安定した半導体装置を得ることができる。
ないし図3に基づいて説明すれば、以下の通りである。
平面透視図であり、図2は、上記半導体装置を側面から
眺めたとき、すなわち、図1におけるB方向から眺めた
ときの側面透視図を示している。
よび図2に示すように、板状のリードフレーム4におけ
るダイパッド5の表裏両面に、ペースト状の熱硬化型の
ダイアタッチ材料3a・3bを用いて、異なるサイズの
2個の半導体チップ1a・1bをそれぞれ搭載した構造
となっている。
bのサイズは、半導体チップ1aが6mm×6mm、半
導体チップ1bが6.5mm×4mmである。つまり、
半導体チップ1aよりも半導体チップ1bの方が、その
素子形成面の面積が小さいものとなっている。
の面のほぼ中央にダイアタッチ材料3aを介して搭載さ
れている。一方、半導体チップ1bは、ダイパッド5の
他方の面に、ダイパッド5の中央部よりも封止樹脂11
の注入位置Aに近づいた位置、つまり、封止樹脂11を
注入するための注入用ゲート13(図3参照)に近づい
た位置にダイアタッチ材料3bを介して搭載されてい
る。
の4辺のうちの少なくとも1辺が、半導体チップ1bの
4辺のうちのいずれかの辺とダイパッド5を挟んで略対
向するように、半導体チップ1a・1bがそれぞれダイ
パッド5の両面に搭載されている。これにより、樹脂封
止時に注入用ゲート13付近で、ダイパッド5の両面に
加わる応力の偏りが確実に小さくなり、ダイパッド5の
厚さ方向の変位が確実に抑制されるようになる。
数の電極パッド2a…を備えている。各電極パッド2a
は、リードフレーム4の所定のインナーリード6と金ワ
イヤ等のボンディングワイヤ9によって電気的に接続さ
れている。一方、半導体チップ1bは、その素子形成面
に複数の電極パッド2b…を備えている。各電極パッド
2bは、上記と同様、所定のインナーリード6と金ワイ
ヤ等のボンディングワイヤ10によって電気的に接続さ
れている。
ものであり、半導体チップ1a・1bが、同一シリコン
基板であり、同一基板電位で動作するチップである場合
は、一般に鱗片状銀粉を混入させた熱硬化型の銀ペース
トで構成される。ただし、コスト等の兼ね合いで、球状
シリカ粉末等を混入させた無銀ペースト等で構成される
こともある。一方、半導体チップ1a・1bが、異なる
シリコン基板であるか、または異なる基板電位で動作す
るチップである場合、上記ダイアタッチ材料3a・3b
は一般に無銀ペーストで構成される。
ナーリード6、アウターリード7、サポートリード8、
およびクレードル部(図示せず)で構成され、それらが
外縁部で一体となったものである。ダイパッド5は、そ
の表裏両面に半導体チップ1a・1bが搭載される半導
体チップ搭載用基板であり、搭載した半導体チップ1a
・1bがはみ出ないようなサイズに設計されている。ダ
イパッド5およびインナーリード6は、封止樹脂11等
で半導体チップ1a・1bと共に封止(モールド)され
るようになっている。サポートリード8は、ダイパッド
5を支持するためのものである。また、クレードル部
は、リードフレーム4を搬送する際に保持されるもので
ある。
について、以下に説明する。
領域となるインナーリード6の両面に、銀メッキ等のメ
ッキを予め施しておく。次に、ダイパッド5の一方の面
に、ダイアタッチ材料3aを介して半導体チップ1aを
搭載する。このとき、ダイアタッチ材料3aを、180
℃で1hの条件で熱硬化させる。
体(図示せず)で半導体チップ1aの素子形成面を支え
る等により半導体チップ1aにダメージを与えないよう
にして、ダイパッド5の他方の面に、ダイパッド5の中
心よりも封止樹脂11の注入位置Aに近づいた位置に、
ダイアタッチ材料3bを介して半導体チップ1bを搭載
する。このとき、ダイアタッチ材料3bを、180℃で
1hの条件で熱硬化させる。なお、半導体チップ1aよ
りも先に半導体チップ1bをダイパッド5に搭載しても
よい。
と所定のインナーリード6とをボンディングワイヤ10
で電気的に接続した後、リードフレーム4を裏返し、同
様にして、半導体チップ1aの電極パッド2aと所定の
インナーリード6とをボンディングワイヤ9で電気的に
接続する。このとき、ダイパッド5への半導体チップ1
a・1bの搭載時と同様、弾性体で半導体チップ1a・
1bの素子形成面を支える等により半導体チップ1a・
1bにダメージを与えないようにする。なお、このとき
の接続には、超音波と加熱とを併用した超音波熱圧着法
を用いた(加熱温度約250°)。なお、半導体チップ
1b側よりも先に半導体チップ1a側からワイヤボンデ
ィングを行ってもよい。
外形を形成するためのキャビティ12と、封止樹脂11
を注入するための注入用ゲート13と、キャビティ12
内の空気を抜くためのエアベント14とが形成される樹
脂封止用金型15にリードフレーム4をクランプし、注
入用ゲート13から封止樹脂11を注入する。図中の矢
印は封止樹脂11の流れる方向を示す。なお、樹脂封止
用金型15は、図示しない加熱手段によって加熱される
ようになっている。
間に流れ出ないように、リードフレーム4に形成された
タイバー(図示せず)やサポートリード8を切断し、ア
ウターリード7を所望の形状に折り曲げて完成品とす
る。
来の半導体装置とにおいて、ダイパッド5のコーナー部
分4箇所についてその変位量を測定した。表1のデータ
は、136個の半導体装置で測定した変位量の最大値を
示したものである。なお、上記の変位量とは、元々のダ
イパッド位置(半導体装置の厚さ方向における中心)か
らのダイパッド5のずれ量(図12で示すα)を示すも
のである。
ダイパッド5の厚さ方向の公差は±50μmである。
装置では、ダイパッド5の変位量はわずかなものであ
り、上記の公差を加味してもダイパッド5の変位が従来
よりも改善されていることがわかる。これは、半導体チ
ップ1bをダイパッド5の中央部よりも注入用ゲート1
3側に搭載したことにより、樹脂封止を行った際に、注
入用ゲート13付近で、ダイパッド5の両面に加わる応
力の偏りが小さくなり、ダイパッド5の厚さ方向の変位
が抑制されたためと考えられる。ちなみに、本実施形態
では、ボンディングワイヤ9・10が見える等の外観不
良は見られなかった。
封止樹脂11の注入時のダイパッド5の厚さ方向の変位
が抑制されるので、装置の外観不良を低減させることが
できると共に、装置の歩留り低下を回避することができ
る。その結果、あらゆるチップサイズの組み合わせに対
しても、高品質な2チップ1パッケージの半導体装置を
得ることができる。
について、図4および図5に基づいて説明すれば、以下
の通りである。なお、説明の便宜上、実施の形態1の図
面に付した部材と同一の機能を有する部材には同一の部
材番号を付記し、その説明を省略する。
導体装置において、ダイパッド5表面の半導体チップ1
bの周辺の一部に、各半導体チップ1a・1b近傍を流
れる封止樹脂11の流量が略同程度となるように、封止
樹脂11の流量のバランスをとる流量バランス部材が設
けられている。本実施形態では、この流量バランス部材
は、ワニス状ポリイミド系樹脂を熱処理によって溶剤分
を揮発させて固形化した絶縁部材16で構成されてい
る。
6とを合わせた体積と、半導体チップ1aの体積とが例
えば略同程度となるように絶縁部材16を設けることが
できる。これにより、半導体チップ1a・1b近傍を流
れる封止樹脂11の流量(体積)が略同程度となり、そ
の結果、樹脂封止時においても、ダイパッド5がより安
定したバランスで保たれる。したがって、実施の形態1
の場合よりも、ダイパッド5の厚さ方向の変位をさらに
抑制することができ、実施の形態1で述べた効果をさら
に確実に得ることができる。
入した際のダイパッド5の変位量は、実施の形態1より
もさらに小さくなった。また、半導体チップ1bを中心
として注入位置Aと点対称の位置におけるボイドの発生
も皆無であった。
体チップ1bを搭載する場合は、ボンディングワイヤ1
0が比較的長くなり、半導体チップ1bまたはダイパッ
ド5のエッジ部と接触しやすくなる。そこで、ボンディ
ングワイヤ10と上記エッジ部との接触が回避されるよ
うに、半導体チップ1bの周辺の一部に絶縁部材16を
設ければ、ボンディングワイヤ10と半導体チップ1b
またはダイパッド5とのショートに起因する装置の歩留
り低下を回避することもできる。
をダイパッド5の中央部よりも注入位置Aに近づけて搭
載し、ダイパッド5表面において比較的広いスペースが
確保された部分にのみ絶縁部材16を形成している。し
かし、半導体チップ1bをダイパッド5の中央部に搭載
し、半導体チップ1a・1b近傍を流れる封止樹脂11
の流量が略同程度となるように、半導体チップ1bの周
辺の領域全体に絶縁部材16を形成する構成であっても
よい。
ト13側に搭載しなくても、半導体チップ1a・1b近
傍を流れる封止樹脂11の流量が略同程度となるので、
樹脂封止の工程において、ダイパッド5がバランスを崩
してその厚さ方向に変位するのが抑制される。したがっ
て、上記構成でも、本実施形態と同様の効果を得ること
ができる。
の形態について、図6および図7に基づいて説明すれ
ば、以下の通りである。なお、説明の便宜上、実施の形
態1または2の図面に付した部材と同一の機能を有する
部材には同一の部材番号を付記し、その説明を省略す
る。
用いた半導体装置のサポートリード8とインナーリード
6とがサポートリード固定用の接着シート17(固定部
材)を介して固定されている。
熱硬化性等のポリイミド系樹脂層(接着材層)を形成し
たものであり、上記接着材層側がインナーリード6の片
面に熱圧着およびその後の熱処理により接着されてい
る。
入時において、サポートリード8で支持されたダイパッ
ド5の厚さ方向の変位がさらに確実に抑制される。実際
に、注入位置Aから封止樹脂11を注入した際のダイパ
ッド5の変位量は、実施の形態1の場合に比べてさらに
小さくなった。したがって、実施の形態1または2で述
べた効果をさらに確実に得ることができる。
れを良くするために、ダイパッド5の一部に、半導体チ
ップ1a・1bを搭載する領域に入り込まないように、
ダイパッド5の内側に切れ込むようにして凹部5aが形
成されている。これにより、樹脂封止用金型15に注入
された封止樹脂11が上記凹部5aを介して金型内部全
体に容易に浸透し、封止樹脂11の注入時に発生するボ
イドが、注入時の死角となる部分に残存する可能性が少
なくなる。したがって、この場合、信頼性の高い、より
安定した半導体装置を得ることができる。
て金型内部全体に容易に浸透するので、ダイパッド5が
例えば42アロイフレーム等、封止樹脂11との密着性
が悪い金属で形成されていても、ダイパッド5と封止樹
脂11とを確実に密着させることができる。これによ
り、半導体装置を基板実装する際に発生の可能性がある
ダイパッド5と封止樹脂11との剥離や、さらに発達し
てクラックが発生するのを抑制することができる。
上のように、素子形成面の面積が小さい方の半導体チッ
プが、上記半導体チップ搭載用基板表面または裏面にお
ける中央部よりも上記注入用ゲート側に搭載されている
構成である。
に、互いに素子形成面の面積の異なる半導体チップをそ
れぞれ搭載して樹脂封止を行った場合でも、半導体チッ
プ搭載用基板の変位によって例えば半導体チップがパッ
ケージ外部へ露出したりするのを回避することができ
る。その結果、装置の歩留り低下を回避することができ
ると共に、あらゆるチップサイズの組み合わせに対して
も、高品質な2チップ1パッケージの半導体装置を得る
ことができるという効果を奏する。
のように、請求項1の構成において、一方の半導体チッ
プの4辺のうちの少なくとも1辺が、他方の半導体チッ
プの4辺のうちのいずれかの辺と半導体チップ搭載用基
板を挟んで略対向するように、各半導体チップがそれぞ
れ搭載されている構成である。
注入用ゲート付近で、半導体チップ搭載用基板の両面に
加わる応力の偏りがさらに小さくなり、半導体チップ搭
載用基板の厚さ方向の変位がさらに抑制される。したが
って、上記構成によれば、請求項1の構成による効果を
確実に得ることができる。
のように、請求項1または2の構成において、半導体チ
ップ搭載用基板表面または裏面の、素子形成面の面積が
小さい方の半導体チップの周辺の一部に、各半導体チッ
プ近傍を流れる封止樹脂の流量が略同程度となるよう
に、上記封止樹脂の流量のバランスをとる流量バランス
部材が設けられている構成である。
体チップ搭載用基板がバランスを崩してその厚さ方向に
変位するのが抑制される。したがって、上記構成によれ
ば、請求項1または2の構成による効果をさらに確実に
得ることができる。
構成し、半導体チップの電極パッドとインナーリードと
を電気的に接続するボンディングワイヤが上記半導体チ
ップまたは半導体チップ搭載用基板のエッジ部と接触し
ないように、上記流量バランス部材を上記半導体チップ
の周辺に設ければ、上記の接触に起因する装置の歩留り
低下を確実に回避することができるという効果を奏す
る。
のように、半導体チップ搭載用基板表面または裏面の、
素子形成面の面積が小さい方の半導体チップ周辺に、各
半導体チップ近傍を流れる封止樹脂の流量が略同程度と
なるように、上記封止樹脂の流量のバランスをとる流量
バランス部材が設けられている構成である。
に、互いに素子形成面の面積の異なる半導体チップをそ
れぞれ搭載して樹脂封止を行った場合でも、半導体チッ
プ搭載用基板の変位によって例えば半導体チップがパッ
ケージ外部へ露出したりするのを回避することができ
る。その結果、装置の歩留り低下を回避することができ
ると共に、あらゆるチップサイズの組み合わせに対して
も、高品質な2チップ1パッケージの半導体装置を得る
ことができるという効果を奏する。
のように、請求項1ないし4のいずれかの構成に加え
て、上記半導体チップ搭載用基板を支持するためのサポ
ートリードと、上記半導体チップの電極パッドが電気的
に接続されるインナーリードとを固定する固定部材が設
けられている構成である。
ポートリードで支持された半導体チップ搭載用基板の厚
さ方向の変位がさらに確実に抑制されるので、請求項1
ないし4のいずれかの構成による効果をさらに確実に得
ることができる。
のように、請求項1ないし5のいずれかの構成に加え
て、上記半導体チップ搭載用基板における半導体チップ
の非搭載領域の一部に、上記半導体チップ搭載用基板の
内側へ切れ込むような凹部が形成されている構成であ
る。
止樹脂が上記凹部を介して樹脂封止用金型内部全体に容
易に浸透する。これにより、注入用ゲートの死角となる
部分にボイド(気泡)が残留することがなくなり、信頼
性の高い、より安定した半導体装置を得ることができる
という効果を奏する。
ケージの半導体装置の平面透視図である。
樹脂封止を行っている様子を示す断面図である。
の面積が小さい方の半導体チップの周辺の一部に絶縁部
材を設けた構成の半導体装置の平面透視図である。
ートリードとインナーリードとを接着シートを介して固
定すると共に、ダイパッドにおける半導体チップ非搭載
領域の一部に凹部を形成した構成の半導体装置の平面透
視図である。
面透視図である。
平面透視図である。
において、ダイパッドがその厚さ方向に変位する様子を
示す断面図である。
Claims (6)
- 【請求項1】リードフレームの半導体チップ搭載用基板
の両面に、互いに素子形成面の面積の異なる半導体チッ
プをそれぞれ搭載し、少なくとも封止樹脂を注入するた
めの注入用ゲートを有する樹脂封止用金型に上記リード
フレームをセットして各半導体チップを樹脂封止してな
る半導体装置において、 素子形成面の面積が小さい方の半導体チップが、上記半
導体チップ搭載用基板表面または裏面における中央部よ
りも上記注入用ゲート側に搭載されていることを特徴と
する半導体装置。 - 【請求項2】一方の半導体チップの4辺のうちの少なく
とも1辺が、他方の半導体チップの4辺のうちのいずれ
かの辺と半導体チップ搭載用基板を挟んで略対向するよ
うに、各半導体チップがそれぞれ搭載されていることを
特徴とする請求項1に記載の半導体装置。 - 【請求項3】半導体チップ搭載用基板表面または裏面
の、素子形成面の面積が小さい方の半導体チップの周辺
の一部に、各半導体チップ近傍を流れる封止樹脂の流量
が略同程度となるように、上記封止樹脂の流量のバラン
スをとる流量バランス部材が設けられていることを特徴
とする請求項1または2に記載の半導体装置。 - 【請求項4】リードフレームの半導体チップ搭載用基板
の両面に、互いに素子形成面の面積の異なる半導体チッ
プをそれぞれ搭載し、少なくとも封止樹脂を注入するた
めの注入用ゲートを有する樹脂封止用金型に上記リード
フレームをセットして各半導体チップを樹脂封止してな
る半導体装置において、 半導体チップ搭載用基板表面または裏面の、素子形成面
の面積が小さい方の半導体チップ周辺に、各半導体チッ
プ近傍を流れる封止樹脂の流量が略同程度となるよう
に、上記封止樹脂の流量のバランスをとる流量バランス
部材が設けられていることを特徴とする半導体装置。 - 【請求項5】上記半導体チップ搭載用基板を支持するた
めのサポートリードと、上記半導体チップの電極パッド
が電気的に接続されるインナーリードとを固定する固定
部材が設けられていることを特徴とする請求項1ないし
4のいずれかに記載の半導体装置。 - 【請求項6】上記半導体チップ搭載用基板における半導
体チップの非搭載領域の一部に、上記半導体チップ搭載
用基板の内側へ切れ込むような凹部が形成されているこ
とを特徴とする請求項1ないし5のいずれかに記載の半
導体装置。
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JP3828673B2 (ja) * | 1999-02-23 | 2006-10-04 | ローム株式会社 | 半導体装置 |
JP3575001B2 (ja) | 1999-05-07 | 2004-10-06 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
TW497376B (en) * | 1999-05-14 | 2002-08-01 | Siliconware Precision Industries Co Ltd | Dual-die semiconductor package using lead as die pad |
KR100297451B1 (ko) * | 1999-07-06 | 2001-11-01 | 윤종용 | 반도체 패키지 및 그의 제조 방법 |
US6355980B1 (en) * | 1999-07-15 | 2002-03-12 | Nanoamp Solutions Inc. | Dual die memory |
JP2001077301A (ja) * | 1999-08-24 | 2001-03-23 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
JP3768744B2 (ja) * | 1999-09-22 | 2006-04-19 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP2001110981A (ja) * | 1999-10-14 | 2001-04-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
KR20010037247A (ko) * | 1999-10-15 | 2001-05-07 | 마이클 디. 오브라이언 | 반도체패키지 |
JP2001127246A (ja) * | 1999-10-29 | 2001-05-11 | Fujitsu Ltd | 半導体装置 |
US6586836B1 (en) * | 2000-03-01 | 2003-07-01 | Intel Corporation | Process for forming microelectronic packages and intermediate structures formed therewith |
JP3813788B2 (ja) * | 2000-04-14 | 2006-08-23 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
US7042068B2 (en) | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
KR100379600B1 (ko) * | 2000-08-14 | 2003-04-10 | 삼성전자주식회사 | 듀얼 칩 패키지의 제조 방법 |
KR100731007B1 (ko) * | 2001-01-15 | 2007-06-22 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
US6858922B2 (en) * | 2001-01-19 | 2005-02-22 | International Rectifier Corporation | Back-to-back connected power semiconductor device package |
JP4571320B2 (ja) * | 2001-02-02 | 2010-10-27 | Okiセミコンダクタ株式会社 | 半導体チップパッケージ |
JP2002231882A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置 |
TW479339B (en) * | 2001-03-01 | 2002-03-11 | Advanced Semiconductor Eng | Package structure of dual die stack |
US6545345B1 (en) | 2001-03-20 | 2003-04-08 | Amkor Technology, Inc. | Mounting for a package containing a chip |
US6597059B1 (en) | 2001-04-04 | 2003-07-22 | Amkor Technology, Inc. | Thermally enhanced chip scale lead on chip semiconductor package |
KR100415281B1 (ko) * | 2001-06-29 | 2004-01-16 | 삼성전자주식회사 | 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지 |
JP4157715B2 (ja) * | 2002-03-20 | 2008-10-01 | 富士通株式会社 | 半導体装置の製造方法 |
JP3576146B2 (ja) * | 2002-04-05 | 2004-10-13 | 沖電気工業株式会社 | 半導体装置 |
US6608366B1 (en) | 2002-04-15 | 2003-08-19 | Harry J. Fogelson | Lead frame with plated end leads |
US6700206B2 (en) * | 2002-08-02 | 2004-03-02 | Micron Technology, Inc. | Stacked semiconductor package and method producing same |
US6818973B1 (en) | 2002-09-09 | 2004-11-16 | Amkor Technology, Inc. | Exposed lead QFP package fabricated through the use of a partial saw process |
US7382043B2 (en) * | 2002-09-25 | 2008-06-03 | Maxwell Technologies, Inc. | Method and apparatus for shielding an integrated circuit from radiation |
US6905914B1 (en) | 2002-11-08 | 2005-06-14 | Amkor Technology, Inc. | Wafer level package and fabrication method |
US7723210B2 (en) | 2002-11-08 | 2010-05-25 | Amkor Technology, Inc. | Direct-write wafer level chip scale package |
US6833628B2 (en) * | 2002-12-17 | 2004-12-21 | Delphi Technologies, Inc. | Mutli-chip module |
US6798047B1 (en) | 2002-12-26 | 2004-09-28 | Amkor Technology, Inc. | Pre-molded leadframe |
US6750545B1 (en) | 2003-02-28 | 2004-06-15 | Amkor Technology, Inc. | Semiconductor package capable of die stacking |
US6794740B1 (en) | 2003-03-13 | 2004-09-21 | Amkor Technology, Inc. | Leadframe package for semiconductor devices |
JP3718205B2 (ja) * | 2003-07-04 | 2005-11-24 | 松下電器産業株式会社 | チップ積層型半導体装置およびその製造方法 |
US7191516B2 (en) * | 2003-07-16 | 2007-03-20 | Maxwell Technologies, Inc. | Method for shielding integrated circuit devices |
US6933223B1 (en) | 2004-04-15 | 2005-08-23 | National Semiconductor Corporation | Ultra-low loop wire bonding |
US7816182B2 (en) * | 2004-11-30 | 2010-10-19 | Stmicroelectronics Asia Pacific Pte. Ltd. | Simplified multichip packaging and package design |
US7572681B1 (en) | 2005-12-08 | 2009-08-11 | Amkor Technology, Inc. | Embedded electronic component package |
US7902660B1 (en) | 2006-05-24 | 2011-03-08 | Amkor Technology, Inc. | Substrate for semiconductor device and manufacturing method thereof |
US7968998B1 (en) | 2006-06-21 | 2011-06-28 | Amkor Technology, Inc. | Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package |
TW200840000A (en) * | 2007-03-16 | 2008-10-01 | Advanced Semiconductor Eng | Multi-chip package with a single die pad |
US20090032972A1 (en) * | 2007-03-30 | 2009-02-05 | Kabushiki Kaisha Toshiba | Semiconductor device |
US8203214B2 (en) * | 2007-06-27 | 2012-06-19 | Stats Chippac Ltd. | Integrated circuit package in package system with adhesiveless package attach |
JP5275019B2 (ja) | 2008-12-26 | 2013-08-28 | 株式会社東芝 | 半導体装置 |
JP2010258289A (ja) * | 2009-04-27 | 2010-11-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
US8324511B1 (en) | 2010-04-06 | 2012-12-04 | Amkor Technology, Inc. | Through via nub reveal method and structure |
US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8440554B1 (en) | 2010-08-02 | 2013-05-14 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
US8487445B1 (en) | 2010-10-05 | 2013-07-16 | Amkor Technology, Inc. | Semiconductor device having through electrodes protruding from dielectric layer |
US8791501B1 (en) | 2010-12-03 | 2014-07-29 | Amkor Technology, Inc. | Integrated passive device structure and method |
US8390130B1 (en) | 2011-01-06 | 2013-03-05 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
US8575739B2 (en) * | 2011-05-06 | 2013-11-05 | Sandisk Technologies Inc. | Col-based semiconductor package including electrical connections through a single layer leadframe |
US8552548B1 (en) | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
US8698291B2 (en) | 2011-12-15 | 2014-04-15 | Freescale Semiconductor, Inc. | Packaged leadless semiconductor device |
KR101917331B1 (ko) * | 2012-02-08 | 2018-11-13 | 삼성전자주식회사 | 반도체 패키지 및 이를 제조하는 방법 |
US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
US8803302B2 (en) * | 2012-05-31 | 2014-08-12 | Freescale Semiconductor, Inc. | System, method and apparatus for leadless surface mounted semiconductor package |
US10872848B2 (en) * | 2018-10-25 | 2020-12-22 | Infineon Technologies Ag | Semiconductor package with leadframe interconnection structure |
US11088055B2 (en) * | 2018-12-14 | 2021-08-10 | Texas Instruments Incorporated | Package with dies mounted on opposing surfaces of a leadframe |
US11862540B2 (en) | 2020-03-06 | 2024-01-02 | Stmicroelectronics Sdn Bhd | Mold flow balancing for a matrix leadframe |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5200362A (en) * | 1989-09-06 | 1993-04-06 | Motorola, Inc. | Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film |
JP2548625B2 (ja) * | 1990-08-27 | 1996-10-30 | シャープ株式会社 | 半導体装置の製造方法 |
JP2843464B2 (ja) * | 1992-09-01 | 1999-01-06 | シャープ株式会社 | 固体撮像装置 |
JPH0730051A (ja) * | 1993-07-09 | 1995-01-31 | Fujitsu Ltd | 半導体装置 |
US5527740A (en) * | 1994-06-28 | 1996-06-18 | Intel Corporation | Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities |
JPH0846136A (ja) * | 1994-07-26 | 1996-02-16 | Fujitsu Ltd | 半導体装置 |
JP2972096B2 (ja) * | 1994-11-25 | 1999-11-08 | シャープ株式会社 | 樹脂封止型半導体装置 |
JP3131358B2 (ja) * | 1994-11-30 | 2001-01-31 | シャープ株式会社 | 半導体装置製造用治具及び半導体装置の製造方法 |
US5615475A (en) * | 1995-01-30 | 1997-04-01 | Staktek Corporation | Method of manufacturing an integrated package having a pair of die on a common lead frame |
US5719436A (en) * | 1995-03-13 | 1998-02-17 | Intel Corporation | Package housing multiple semiconductor dies |
KR100192180B1 (ko) * | 1996-03-06 | 1999-06-15 | 김영환 | 멀티-레이어 버텀 리드 패키지 |
US5814881A (en) * | 1996-12-20 | 1998-09-29 | Lsi Logic Corporation | Stacked integrated chip package and method of making same |
-
1997
- 1997-07-18 JP JP19449397A patent/JP3359846B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-01 US US09/108,806 patent/US6118184A/en not_active Expired - Lifetime
- 1998-07-02 TW TW087110731A patent/TW402764B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
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TW402764B (en) | 2000-08-21 |
JPH1140738A (ja) | 1999-02-12 |
US6118184A (en) | 2000-09-12 |
KR100288385B1 (ko) | 2001-05-02 |
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