KR100379600B1 - 듀얼 칩 패키지의 제조 방법 - Google Patents

듀얼 칩 패키지의 제조 방법 Download PDF

Info

Publication number
KR100379600B1
KR100379600B1 KR10-2000-0046944A KR20000046944A KR100379600B1 KR 100379600 B1 KR100379600 B1 KR 100379600B1 KR 20000046944 A KR20000046944 A KR 20000046944A KR 100379600 B1 KR100379600 B1 KR 100379600B1
Authority
KR
South Korea
Prior art keywords
chip
pad
lead
wiring board
tape
Prior art date
Application number
KR10-2000-0046944A
Other languages
English (en)
Other versions
KR20020013281A (ko
Inventor
문성천
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2000-0046944A priority Critical patent/KR100379600B1/ko
Priority to US09/919,621 priority patent/US6423580B2/en
Publication of KR20020013281A publication Critical patent/KR20020013281A/ko
Priority to US10/143,071 priority patent/US6566739B2/en
Application granted granted Critical
Publication of KR100379600B1 publication Critical patent/KR100379600B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45155—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/1576—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 듀얼 칩 패키지의 제조 방법에 관한 것으로, 두 개의 센터 패드형 반도체 칩을 하나의 리드 프레임에 적층하여 박형화를 구현할 수 있고, 본딩 와이어로 인한 패키지 불량을 해결할 수 있는 듀얼 칩 패키지의 제조 방법을 제공하는 데 있다. 즉, (a) 전극 패드에 각기 대응되게 창이 형성된 테이프와, 상기 창들을 중심으로 양쪽의 테이프 하부면에 형성된 금속 배선으로, 복수개의 창에 각기 노출된 패드 접속부와, 상기 패드 접속부와 일체로 형성되어 상기 테이프의 외측으로 돌출된 리드 접속부를 갖는 금속 배선과, 상기 테이프의 하부면쪽에 형성된 접착층을 포함하는 테이프 배선기판과, 다이 패드와, 상기 다이 패드를 향하여 뻗어 있는 복수개의 내부 리드와, 상기 내부 리드와 연결되어 다이 패드 밖으로 뻗어 있는 외부 리드를 포함하는 리드 프레임을 준비하는 단계와; (b) 상기 다이 패드의 하부면에 하부 칩을 부착하는 단계로서, 중심 부분에 복수개의 전극 패드가 형성된 활성면과, 상기 활성면에 반대되며 상기 다이 패드의 하부면에 부착되는 배면을 갖는 하부 칩을 부착하는 단계와; (c) 상기 다이 패드의 상부면에 상부 칩을 부착하는 단계로서, 중심 부분에 복수개의 전극 패드가 형성된 활성면과, 상기 활성면에 반대되며 상기 다이 패드의 상부면에 부착되는 배면을 갖는 상부 칩을 부착하는 단계와; (d) 상기 상부 칩 및 하부 칩의 활성면에 상부 및 하부 테이프 배선기판의 접착층을 부착하는 단계로서, 상기 창에 상기 전극 패드가 노출되도록 부착하는 단계와; (e) 상기 창에 노출된 패드 접속부와 전극 패드를 전기적으로 접속하는 단계와; (f) 상기 내부 리드에 대응되는 상기 상부 테이프 배선기판의 리드 접속부와 하부 테이프 배선기판의 리드 접속부를 상기 내부 리드에 전기적으로 접합하는 단계; 및 (g) 상기 하부 칩, 상부 칩, 하부 및 상부 테이프 배선기판 및 내부 리드를 봉합하여 패키지 몸체를 형성하는 단계;를 포함하는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법을 제공한다.

Description

듀얼 칩 패키지의 제조 방법{Method for manufacturing dual chip package}
본 발명은 적층 칩 패키지에 관한 것으로, 더욱 상세하게는 리드 프레임의 다이 패드의 양면에 반도체 칩이 부착된 듀얼 칩 패키지(dual chip package; DCP)에 관한 것이다.
최근들어 전자, 정보기기의 소형화, 고성능화의 기술진전은 전자기기 개별 부품의 높은 대용량화, 소형화 및 경량화를 요구하게 되었고, 특히 반도체 패키지 부분에 있어서는 이러한 요구가 크게 대두되고 있다.
따라서, 이와 같은 반도체 제품의 고밀도, 고집적, 다양한 기능 요구에 대응하기 위해 많은 수의 반도체 칩을 내장한 다중 칩 패키지들이 현재 개발·제작되고 있다. 그 중 대표적인 다중 칩 패키지가 2개 이상의 반도체 칩을 3차원적으로 적층한 후 하나의 패키지로 제작하는 적층 칩 패키지(stack chip package)이다
도 1은 종래기술에 따른 적층 칩 패키지 중에서 두 개의 반도체 칩(110, 120)이 실장된 듀얼 칩 패키지(200)를 나타낸다. 여기서, 두 개의 반도체 칩(110, 120) 중에서 아래쪽에 위치하는 반도체 칩(110)을 하부 칩, 하부 칩(110) 위쪽에 위치하는 칩을 상부 칩(120)이라 한다. 그리고, 도 1에서 하부 칩(110)과 접속되는 리드 프레임을 하부 리드 프레임(130), 상부 칩(120)과 접속되는 리드 프레임을 상부 리드 프레임(140)이라 한다.
도 1은 종래기술에 따른 듀얼 칩 패키지(200)로서, 하부 리드 프레임(130)과 상부 리드 프레임의(140)에 각각 하나씩의 센터 패드형(center pad type)의 하부 칩(110)과 상부 칩(120)을 접합하고 와이어 본딩을 실시한 후 하부 및 상부 칩(110, 120)이 실장된 부분을 성형수지로 봉합하여 패키지 몸체(160)가 형성된 구조를 갖는다.
그런데, 이와 같은 센터 패드형 하부 칩 및 상부 칩(110, 120)이 적층된 듀얼 칩 패키지(200)는 두 개의 반도체 칩(110, 120)과 두 개의 리드 프레임(130,140)이 수직으로 적층되기 때문에, 패키지 몸체(160)의 전체 두께 대비 소재(반도체 칩과 리드 프레임)가 차지하는 비율이 높아 조립 공정에서의 마진이 부족하여 박형화에 한계가 있으며, 조립 공정에서 각별한 주의가 필요하다. 특히, 1000㎛(1㎜) 두께의 박형화된 듀얼 칩 패키지로의 제조가 용이하지 않다.
한편, 박형화를 구현하기 위해서 채택할 수 있는 방법은 소재의 두께를 최소화하는 것이다. 하지만, 반도체 칩의 두께를 더욱 얇게 가공할 경우에, 반도체 칩을 취급하는 과정에서 반도체 칩이 파손될 우려가 크기 때문에, 반도체 칩의 두께를 줄이는 데는 한계가 있다. 그리고, 리드 프레임의 두께를 얇게 가공할 경우에, 두께가 가장 얇은 부분인 내부 리드 선단부의 변형으로 와이어 본딩 신뢰성이 떨어지기 때문에, 리드 프레임의 두께를 줄이는 데도 한계가 있다.
그리고, 패키지 몸체(160)의 최상단과 최하단에 하부 본딩 와이어(156) 및 상부 본딩 와이어(158)가 위치하기 때문에, 패키지 몸체(160)가 박형화될수록 본딩 와이어(156, 158)가 패키지 몸체(160) 밖으로 노출되는 불량이 발생될 우려가 크다.
또한, 상부 리드 프레임(140)의 내부 리드(142)와 하부 리드 프레임(130)의 내부 리드(132)를 서로 정렬하여 열압착 방법으로 접합하기 때문에, 접합하는데 고신뢰성의 접합 기술이 필요하다.
또한, 하부 본딩 와이어(156)가 하부 칩(110) 아래로 노출되어 있기 때문에, 하부 본딩 와이어(156) 손상되지 않도록 성형 공정이 완료되기 전 단계까지는 제조 공정상 각별한 주의가 필요하다.
또한, 두 개의 리드 프레임(130, 140) 사용으로 인하여, 성형 공정을 완료한 이후에 상부 리드 프레임의 외부 리드(44) 아래의 하부 리드 프레임의 외부 리드(32)를 잘라내는 공정을 별도로 진행해야 한다.
따라서, 본 발명의 목적은 두 개의 센터 패드형 반도체 칩을 하나의 리드 프레임에 적층하여 박형화를 구현할 수 있는 듀얼 칩 패키지의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 본딩 와이어로 인한 패키지 불량을 해결할 수 있는 듀얼 칩 패키지의 제조 방법을 제공하는 데 있다.
도 1은 종래기술에 따른 듀얼 칩 패키지를 보여주는 단면도,
도 2는 본 발명의 실시예에 따른 듀얼 칩 패키지를 보여주는 단면도,
도 3 내지 도 10은 실시예에 따른 듀얼 칩 패키지의 제조 방법의 각 단계를 나타내는 도면들로서,
도 3은 다이 패드에 상부 칩을 부착하는 단계를 보여주는 평면도,
도 4는 상부 칩의 활성면에 상부 테이프 배선기판을 부착하는 단계를 보여주는 평면도,
도 5는 도 4의 Ⅰ-Ⅰ선 단면도로서, 상부 칩의 전극 패드와 상부 테이프 배선기판의 배선이 볼 본딩법으로 본딩하는 상태를 보여주는 단면도,
도 6은 도 4의 Ⅰ-Ⅰ선 단면도로서, 상부 칩의 전극 패드와 상부 테이프 배선기판의 배선이 도팅법으로 본딩하는 상태를 보여주는 단면도,
도 7은 도 4의 Ⅰ-Ⅰ선 단면도로서, 상부 칩의 전극 패드와 상부 테이프 배선기판의 배선이 웨지 본딩법으로 본딩하는 상태를 보여주는 단면도,
도 8은 도 4의 Ⅰ-Ⅰ선 단면도로서, 상부 칩의 전극 패드와 상부 테이프 배선기판의 배선이 스크린 프린트법으로 본딩하는 상태를 보여주는 단면도,
도 9는 도 4의 Ⅱ-Ⅱ선 단면도로서, 상부 테이프 배선기판의 배선이 내부 리드에 일괄적으로 접합되는 상태를 보여주는 단면도,
도 10은 성형 공정에 의해 패키지 몸체가 형성된 상태를 보여주는 단면도,
도 11은 본 발명의 다른 실시예에 따른 듀얼 칩 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 하부 칩 20 : 상부 칩
12, 22 : 전극 패드 40 : 리드 프레임
70 : 하부 테이프 배선기판 71, 81 : 패드 접속 단자
72, 82 : 폴리이미드 테이프 73, 83 : 창
74, 84 : 금속 배선 75, 85 : 리드 접속부
76, 86 : 접착층 77, 87 : 패드 접속부
80 : 상부 테이프 배선기판 91 : 캐필러리
93 : 주사기 95 : 제 1 본딩 툴
97 : 스퀴지 99 : 제 2 본딩 툴
상기 목적을 달성하기 위하여, 테이프 배선기판을 이용한 듀얼 칩 패키지의 제조 방법으로, (a) 전극 패드에 각기 대응되게 창이 형성된 테이프와, 상기 창들을 중심으로 양쪽의 테이프 하부면에 형성된 금속 배선으로, 복수개의 창에 각기 노출된 패드 접속부와, 상기 패드 접속부와 일체로 형성되어 상기 테이프의 외측으로 돌출된 리드 접속부를 갖는 금속 배선과, 상기 테이프의 하부면쪽에 형성된 접착층을 포함하는 테이프 배선기판과, 다이 패드와, 상기 다이 패드를 향하여 뻗어 있는 복수개의 내부 리드와, 상기 내부 리드와 연결되어 다이 패드 밖으로 뻗어 있는 외부 리드를 포함하는 리드 프레임을 준비하는 단계와; (b) 상기 다이 패드의 하부면에 하부 칩을 부착하는 단계로서, 중심 부분에 복수개의 전극 패드가 형성된 활성면과, 상기 활성면에 반대되며 상기 다이 패드의 하부면에 부착되는 배면을 갖는 하부 칩을 부착하는 단계와; (c) 상기 다이 패드의 상부면에 상부 칩을 부착하는 단계로서, 중심 부분에 복수개의 전극 패드가 형성된 활성면과, 상기 활성면에 반대되며 상기 다이 패드의 상부면에 부착되는 배면을 갖는 상부 칩을 부착하는 단계와; (d) 상기 상부 칩 및 하부 칩의 활성면에 상부 및 하부 테이프 배선기판의 접착층을 부착하는 단계로서, 상기 창에 상기 전극 패드가 노출되도록 부착하는 단계와; (e) 상기 창에 노출된 패드 접속부와 전극 패드를 전기적으로 접속하는 단계와; (f) 상기 내부 리드에 대응되는 상기 상부 테이프 배선기판의 리드 접속부와 하부 테이프 배선기판의 리드 접속부를 상기 내부 리드에 전기적으로 접합하는 단계; 및 (g) 상기 하부 칩, 상부 칩, 하부 및 상부 테이프 배선기판 및 내부 리드를 봉합하여 패키지 몸체를 형성하는 단계;를 포함하는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법을 제공한다.
본 발명의 바람직한 실시 양태에 있어서 (e) 단계는, 금 재질의 본딩 와이어를 이용한 볼 본딩법으로 진행하거나, 창에 도전성 물질을 도팅하여 창에 노출된 패드 접속부와 상기 전극 패드를 접속시키거나, 창에 노출된 패드 접속부를 눌러 전극 패드에 접속시키는 웨지 본딩법으로 진행하거나, 스크린 프린트법으로 진행할 수 있다.
스크린 프린트법에 따른 (e) 단계는, (e1) 테이프 배선기판의 상부면에 금속 페이스트를 제공하는 단계와; (e2) 금속 페이스트를 스퀴지로 밀어 창에 금속 페이스트를 충전시키는 단계와; (e3) 창에 충전된 금속 페이스트를 리플로우시키는 단계;를 포함한다.
본 발명의 제조 방법에 따른 (e) 단계는, (e1) 하부 테이프 배선기판의 패드 접속부와 그에 대응되는 하부 칩의 전극 패드를 접속시키는 단계와; (e2) 상부 테이프 배선기판의 패드 접속부와 그에 대응되는 상부 칩의 전극 패드를 접속시키는 단계;로 진행하거나 그 반대로 진행할 수도 있다.
그리고, 본 발명의 제조 방법에 따른 (f) 단계는, 내부 리드를 중심으로 상부 테이프 배선기판의 리드 접속부와 하부 테이프 배선기판의 리드 접속부를 내부 리드쪽으로 일괄적으로 눌러 열압착 방법으로 접합한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 듀얼 칩 패키지(100)를 보여주는 단면도이다. 본 발명에 따른 듀얼 칩 패키지(100)는 리드 프레임(40), 하부 칩(10), 상부 칩(20), 하부 테이프 배선기판(70), 상부 테이프 배선기판(80) 및 패키지 몸체(60)로 구성된다.
리드 프레임(40)은 다이 패드(46)를 갖는 리드 프레임으로서, 다이 패드(46)를 향하여 뻗어 있는 복수개의 내부 리드(42)와, 내부 리드(42)와 연결되어 패키지 몸체(60)의 외측으로 뻗어 있는 외부 리드(44)를 포함한다. 외부 리드(44)는 외부전자장치의 실장 형태에 맞게 절곡되며, 본 발명의 실시예에서는 걸 윙 타입(gull wing type)으로 절곡되어 있다.
하부 칩(10)은 중심 부분에 복수개의 전극 패드(12)가 형성된 활성면과, 활성면에 반대되며 다이 패드(46)의 하부면에 부착되는 배면을 갖는다. 상부 칩(20)은 중심 부분에 복수개의 전극 패드(22)가 형성된 활성면과, 상기 활성면에 반대되며 다이 패드(46)의 상부면에 부착되는 배면을 갖는다. 이때, 하부 칩(10)과 상부 칩(20)이 동일한 반도체 칩인 경우, 서로 미러(mirror) 관계를 갖는 반도체 칩이다.
하부 테이프 배선기판(70)은 하부 칩(10)의 활성면에 부착되며, 하부 칩의 전극 패드(12)와 그에 대응되는 내부 리드(46)를 전기적으로 연결한다. 상부 테이프 배선기판(80)은 상부 칩(20)의 활성면에 부착되며, 상부 칩의 전극 패드(22)와 그에 대응되는 내부 리드(46)를 전기적으로 연결한다.
그리고, 패키지 몸체(60)는 하부 칩(10), 상부 칩(20), 하부 및 상부 테이프 배선기판(70, 80) 및 내부 리드(46)를 액상의 성형수지로 봉합하여 형성한다.
이때, 하부 및 상부 테이프 배선기판(70, 80)은 폴리이미드 테이프(72, 82), 금속 배선(74, 84) 및 접착층(76, 86)으로 구성된다. 폴리이미드 테이프(72, 82)는 전극 패드(12, 22)에 각기 대응되게 창(73, 83; window)이 형성되어 있으며, 반도체 칩(10, 20)의 활성면의 면적에 대응되는 면적을 갖도록 형성하는 것이 바람직하다. 금속 배선(74, 84)은 창(73, 83)들을 중심으로 양쪽의 폴리이미드 테이프(72, 82)의 하부면에 형성되는데, 복수개의 창(73, 83)에 각기 노출되어 전극 패드(12, 22)에 접속되는 패드 접속부(77, 87)와, 패드 접속부(77, 87)와 일체로 형성되어 내부 리드(42)에 각기 일괄적으로 접합되는 리드 접속부(75, 85)를 포함한다. 그리고, 접착층(76, 86)은 폴리이미드 테이프(72, 82)의 하부면쪽을 활성면에 부착하는 절연 접착 수단으로서, 양면 접착성이 있는 폴리이미드 테이프 또는액상의 절연 접착제를 사용하는 것이 바람직하다.
특히, 창(73, 83)에 노출된 패드 접속부(77, 87)와 전극 패드(12, 22)는 패드 접속 단자(71, 81)에 의해 전기적 접속을 이룬다. 패드 접속 단자(71, 81)는 도전성 물질로서 금(Au), 솔더(solder), 니켈(Ni), 은(Ag)을 포함한다.
즉, 본 발명에 따른 듀얼 칩 패키지(100)는 하나의 리드 프레임(40)에 하부 칩(10)과 상부 칩(20)이 접착되고, 하부 칩(10) 및 상부 칩(20)의 전극 패드(12, 22)와 내부 리드(42)의 전기적 연결은 하부 칩(10)과 상부 칩(20)의 활성면에 부착된 하부 및 상부 테이프 배선기판(70, 80)에 의해 이루어지기 때문에, 패키지 몸체(60)의 전체 두께에서 소재들(10, 20, 40, 70, 80)이 차지하는 두께의 비율을 줄여 박형화를 구현할 수 있다. 그리고, 전극 패드(12, 22)와 내부 리드(42)의 전기적 연결 수단으로서 본딩 와이어 대신에 테이프 배선기판(70, 80)을 사용함으로써, 전술된 바와 같은 본딩 와이어로 인한 패키지 불량을 해소할 수 있다.
이와 같은 구조를 갖는 듀얼 칩 패키지의 제조 방법을 도 3 내지 도 10을 참조하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면부호 동일한 구성요소를 가리킨다.
듀얼 칩 패키지의 제조 공정은 리드 프레임(도 3의 40)과 테이프 배선기판(도 4의 80)의 준비 단계로부터 출발한다.
도 3에 도시된 바와 같이, 리드 프레임(40)은 다이 패드(46)와, 다이 패드(46)를 향하여 뻗어 있는 복수개의 내부 리드(42)와, 내부 리드(42)와 연결되어 다이 패드(46) 밖으로 뻗어 있는 외부 리드(44)를 포함하며, 다이 패드(44)는타이바(43)에 의해 사이드 레일(45)에 연결되어 지지된다. 내부 리드(42)와 외부 리드(44)를 수직으로 가로지르는 댐바(47)에 의해 내부 리드(42)와 외부 리드(44)는 지지되며, 댐바(47)의 양단은 사이드 레일(45)에 연결되어 지지된다. 한편, 본 발명의 실시예에서는 양방향으로 내부 리드(42)가 형성된 리드 프레임(40)을 개시하였지만, 네방향으로 내부 리드가 형성된 리드 프레임을 사용할 수도 있다.
예컨대, 리드 프레임(40)으로는 철(Fe)계 또는 구리(Cu)계 합금 재질로 제조되며, 두께는 약 100㎛인 리드 프레임이 사용된다.
도 4에 도시된 바와 같이, 하부 테이프 배선기판과 상부 테이프 배선기판(70)은 사진석판술(photolithography)을 이용하여 제조하게 되는데, 그 구성이 동일하기 때문에, 상부 테이프 배선기판(80)을 예를 들어 설명하겠다. 상부 테이프 배선기판(80)은 폴리이미드 테이프(82)의 하부면에 금속 배선(84)과 접착층(86)이 차례로 형성된 구조를 갖는다. 즉, 금속 배선(84)은 폴리이미드 테이프(82)의 하부면에 금속 박막 예컨대, 구리 박막(Cu foil)을 부착하고 그 구리 박막을 패터닝하여 소정의 금속 배선을 형성한다. 전극 패드(22)와 접속되는 금속 배선 부분 즉 패드 접속부(87)가 노출될 수 있도록 전극 패드(22)에 대응되는 폴리이미드 테이프 부분을 제거하여 창(83)을 형성하며, 창(83)은 전극 패드(22)보다는 적어도 크게 형성하는 것이 바람직하다. 예컨대, 전극 패드(22)의 크기가 (90∼100㎛)×(90∼100㎛)이고, 피치가 200∼250㎛인 경우에, 크기는 (100∼110㎛)×(100∼110㎛)이며 피치는 200∼250㎛가 되도록 창(83)을 형성한다.
내부 리드(42)와 접속되는 리드 접속부(85)도 외부에 노출될 수 있도록 리드접속부(85)를 덮고 있는 폴리이미드 테이프(82)를 제거한다. 그리고, 금속 배선(84)이 형성된 폴리이미드 테이프(82)의 하부면에 접착층(도시 생략)을 형성한다. 접착층은 폴리이미드 테이프(82)의 하부면쪽을 활성면에 부착하는 절연 접착 수단으로서, 액상의 절연 접착제 또는 양면 접착성이 있는 폴리이미드 테이프를 사용하는 것이 바람직하다. 한편, 리드 접속부(85)의 외측면에는 내부 리드(42)와의 안정적인 접합을 위하여 저온 접착 물질 예컨대, 주석과 납의 비가 85대 15로 합금된 솔더로 이루어진 저온성 접합층을 형성하는 것이 바람직하다.
테이프 배선기판(80)를 이루는 구성요소의 두께는 예컨대, 폴리이미드 테이프(82)는 50∼70㎛이고, 금속 배선(84)은 10∼20㎛이고, 접착층은 20∼50㎛이다.
다음으로 도 3에 도시된 바와 같이, 다이 패드(46)의 하부면에는 하부 칩을, 다이 패드(46)의 상부면에는 상부 칩(20)을 부착하는 단계가 진행되며, 하부 칩과 상부 칩(20)은 활성면의 중심 부분에 전극 패드(22)가 형성된 센터 패드형 반도체 칩이다. 예컨대, 하부 칩(10) 및 상부 칩(20)의 두께는 약 200㎛이고, 전극 패드(12, 22)의 크기는 (90∼100㎛)×(90∼100㎛)이고, 피치는 200∼250㎛인 반도체 칩이 사용된다. 한편 도 3에는 다이 패드(46)의 상부면에 상부 칩(20)이 부착된 상태가 도시되어 있다. 도시되지는 않았지만, 하부 칩(10)과 상부 칩(20)을 다이 패드(46)에 부착하는 접착층의 두께는 약 20㎛이며, 통상적으로 접착층은 은-에폭시(Ag-epoxy) 접착제에 의해 형성된다.
다음으로 도 4에 도시된 바와 같이, 하부 칩의 활성면에는 하부 테이프 배선기판을, 상부 칩(20)의 활성면에는 상부 테이프 배선기판(80)을 부착하는 단계가진행된다. 이때, 하부 테이프 배선기판을 부착하는 공정을 먼저 진행할 수도 있고, 상부 테이프 배선기판(80)을 부착하는 공정을 먼저 진행할 수도 있다. 또는, 동시에 진행할 수도 있다. 그리고, 하부 및 상부 테이프 배선기판(80)은 창(83)으로 전극 패드(22)가 노출되고, 패드 접속부(85)들이 각기 내부 리드(42) 상에 위치할 수 있도록 부착된다. 한편, 도 4에는 상부 칩(20)의 활성면에 상부 테이프 배선기판(80)을 부착하는 단계가 도시되어 있다.
다음으로 패드 접속부(77, 87)와 전극 패드(12, 22)를 전기적으로 연결하는 단계가 진행되며, 도 5 내지 도 8에 개시된 전기적 연결 방법 중에서 선택하여 진행할 수 있다. 또는, 도 7과 같은 본딩 방법으로 패드 접속부(87)와 전극 패드(22)를 접속시킨 이후에, 도 5, 도 6 및 도 8에 도시된 전기적 연결 방법을 택일하여 진행할 수도 있다. 한편, 도 5 내지 도 8에는 상부 테이프 배선기판(80)과 상부 칩(70) 사이의 전기적 연결 공정이 먼저 진행되는 것으로 개시하였지만, 하부 테이프 배선기판(70)과 하부 칩(10) 사이의 전기적 연결 공정을 먼저 진행할 수도 있다.
도 5에 도시된 전기적 연결 방법은 금(Au) 재질의 본딩 와이어(81a)를 이용한 볼 본딩법(ball bonding method)이다. 볼 본딩 공정은, 통상적인 와이어 본딩용 캐필러리(91; capillary)를 상부 테이프 배선기판(80)의 창(83)의 상부에 정렬하는 단계와, 캐필러리(91)의 선단부에 노출된 본딩 와이어(81a)를 볼(81b) 형태로 형성하는 단계와, 캐필러리(91)를 하강시켜 그 창(83)에 노출된 패드 접속부(87)와 전극 패드(22)를 볼 형태의 패드 접속 단자(81)로 전기적으로 연결하는 단계로 구성된다.
한편, 상부 테이프 배선기판(80)과 상부 칩의 전극 패드(22)에 대한 볼 본딩 공정이 완료된 이후에, 리드 프레임(40)을 뒤집어서 하부 테이프 배선기판(70)과 하부 칩의 전극 패드(12)에 대한 볼 본딩 공정이 진행된다.
도 6에 도시된 전기적 연결 방법은 도전성 물질(81c)을 이용한 도팅법(dotting method)이다. 도팅 공정은, 소정의 점도 예컨대, 8000∼14000cp의 점도를 갖는 도전성 물질(81c)이 충전된 주사기(93; dispenser)를 상부 테이프 배선기판의 창(83)의 상부에 정렬하는 단계와, 주사기(93)내의 도전성 물질(81c) 소정양을 도팅하여 창(83)에 노출된 패드 접속부(87)와 전극 패드(22)에 공급하여 패드 접속 단자(81)를 형성하는 단계로 진행된다. 물론 특정의 창에 공급된 도전성 물질이 이웃하는 전극 패드를 침범하지 않을 정도의 점도를 갖는 도전성 물질을 사용하는 것이 바람직하다.
물론, 전극 패드(22)와 전극 패드(22) 사이에 접착층(86)이 형성되어 있다면, 도전성 물질(81c)의 점도에 유연성을 가질 수 있을 것이다.
도 7에 도시된 전기적 연결 방법은 웨지 본딩법(wedge bonding method)이다. 웨지 본딩법은 상부 테이프 배선기판의 창(83)에 노출된 패드 접속부(87)를 제 1 본딩 툴(95)로 눌러 패드 접속부(87)와 전극 패드(22)를 접속시키는 방법이다. 본 발명의 실시예에서는 각각의 창(83)에 노출된 패드 접속부(87)를 제 1 본딩 툴(95)로 각기 눌러 접속시키는 방법이 개시되어 있지만, 패드 접속부를 일괄적으로 가압할 수 있는 본딩 툴을 사용하여 일괄적으로 본딩할 수도 있다.
도 8에 도시된 전기적 연결 방법은 스크린 프린트법(screen print method)이다. 스크린 프린트 공정은, 상부 테이프 배선기판(80)의 상부면에 금속 페이스트(81d; metal paste)를 제공하는 공정과, 금속 페이스트(81d)를 스퀴지(87; squeegee)로 밀어 창(83)에 금속 페이스트(81d)를 충전시키는 공정과, 창(83)에 충전된 금속 페이스트(81d)를 리플로우시키는 패드 접속 단자를 형성하는 공정을 포함한다. 금속 페이스트로는 은(Ag) 페이스트가 주로 사용된다.
그리고, 전술하였지만, 도 7에 따른 웨지 본딩법을 진행한 이후에, 도 5, 도 6 및 도 8에 따른 본딩법을 더 진행할 수도 있다.
한편, 상기와 같은 방법들에 의해 형성된 패드 접속 단자의 높이는 20∼40㎛이다.
다음으로 도 9에 도시된 바와 같이 하부 및 상부 테이프 배선기판의 리드 접속부(75, 85)를 내부 리드(42)에 일괄적으로 본딩하는 공정이 진행된다. 즉, 제 2 본딩 툴(99)로 상부 및 하부 테이프 배선기판의 리드 접속부(75, 85)를 그 사이에 위치하는 내부 리드(42)쪽으로 눌러 열압착 방법으로 본딩한다. 예컨대, 열압착 공정은 250∼300℃의 온도, 10∼50kgf 압력에서 1∼3초정도 진행된다. 이때, 내부 리드(42)와 마주보는 리드 접속부(75, 85)에는 저온성 접합층이 형성되어 있기 때문에, 안정적으로 내부 리드(42)와 리드 접속부(75, 85)는 전기적 접합을 이룬다. 한편, 본 발명의 실시예에서는 일괄적으로 본딩하는 예를 개시하였지만, 내부 리드 대응하는 리드 접속부를 각기 본딩하는 방법을 채택할 수도 있다.
다음으로 도 10에 도시된 바와 같이 패키지 몸체(60)를 형성하는 성형 공정이 진행된다. 성형 공정은 하부 칩(10), 상부 칩(20), 하부 테이프 배선기판(70), 상부 테이프 배선기판(80), 내부 리드(42) 및 다이 패드(46) 부분을 외부 환경으로부터 보호하기 위해서 필요한 공정으로서, 잘 알려져 있는 바와 같이 성형수지를 이용한 트랜스퍼 몰딩 방법(transfer molding method)을 이용하여 패키지 몸체(60)를 형성한다. 바람직하게 사용될 수 있는 성형수지는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)이며, 예를 들어 170∼200℃의 온도에서 40∼80초 동안 몰딩이 이루어진다.
마지막으로 패키지 몸체(60) 밖에 노출된 외부 리드(44)에 대한 트림/포밍 공정을 통하여 리드 프레임(40)으로부터 도 2에 도시된 바와 같은 듀얼 칩 패키지(100)를 얻을 수 있다.
따라서, 상기와 같이 제조된 듀얼 칩 패키지는 도 1에 도시된 듀얼 칩 패키지에 비하여, 리드 프레임이 없고 본딩 와이어가 아닌 범프 형태의 패드 접속 단자를 갖기 때문에, 도 1에 도시된 듀얼 칩 패키지에 비하여 패키지 두께 대비 구성요소들이 차지하는 두께의 비율을 줄일 수 있다. 구성요소들이 차지하는 두께는 740∼920㎛로 줄일 수 있다.
본 발명에 따른 실시예에서는 내부 리드(42) 본딩 공정과 성형 공정을 별도로 진행하였지만, 내부 리드 본딩 공정과 성형 공정을 동시에 진행할 수도 있다. 즉, 도 11에 도시된 바와 같이, 성형 공정에서 상부 및 하부 금형의 압력, 온도를 이용하여 성형 공정을 진행하면서 내부 리드(242) 본딩 공정을 진행한다. 예컨대, 170∼200℃의 온도, 80∼100ton의 압력하에서 40∼80초 동안 내부 리드(242) 본딩공정과 더불어 성형 공정을 진행한다. 물론 이 경우, 리드 접속부(285)의 말단의 일부는 패키지 몸체(260)의 외부로 노출된다. 그리고, 본 발명의 다른 실시예에 따른 듀얼 칩 패키지(300)의 나머지 구조는 본 발명의 실시예에 따른 듀얼 칩 패키지와 동일한 구성을 갖기 때문에, 상세한 설명은 생략한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 도 7에 도시된 바와 같이 웨지 본딩을 진행한 이후에 리드 접속부와 내부 리드를 접합하는 공정을 진행할 경우에, 듀얼 칩 패키지의 구조는 조금 변형된다. 또는, 테이프 배선기판의 접착층을 창을 제외한 전면에 형성하였지만, 긴 띠 형태로 소정의 간격을 불연속적으로 형성할 수도 있다.
따라서, 본 발명의 제조 방법을 따르면, 하나의 리드 프레임에 두 개의 센터 패드형 반도체 칩을 적층하고 테이프 배선기판을 이용하여 반도체 칩과 내부 리드의 전기적 접속을 이루기 때문에, 기존의 듀얼 칩 패키지에 비하여 박형화를 구현할 수 있다. 그리고, 두 개의 리드 프레임 대신에 하나의 리드 프레임만을 사용하기 때문에, 패키지 두께 대비 구성요소들이 차지하는 두께의 비율을 줄일 수 있어 공정 마진을 증가시킬 수 있다.
또한, 반도체 칩의 전극 패드와 테이프 배선기판의 패드 접속부의 전기적 접속이 패드 접속부를 직접 전극 패드에 접속시키거나, 도전성 물질로 이루어진 패드 접속 단자를 이용하여 전기적 접속을 이루기 때문에, 종래의 본딩 와이어에 비하여 높이를 최소화할 수 있다.

Claims (7)

  1. 테이프 배선기판을 이용한 듀얼 칩 패키지의 제조 방법으로,
    (a) 전극 패드에 각기 대응되게 창이 형성된 테이프와, 상기 창들을 중심으로 양쪽의 테이프 하부면에 형성된 금속 배선으로, 복수개의 창에 각기 노출된 패드 접속부와, 상기 패드 접속부와 일체로 형성되어 상기 테이프의 외측으로 돌출된 리드 접속부를 갖는 금속 배선과, 상기 테이프의 하부면쪽에 형성된 접착층을 포함하는 테이프 배선기판과,
    다이 패드와, 상기 다이 패드를 향하여 뻗어 있는 복수개의 내부 리드와, 상기 내부 리드와 연결되어 다이 패드 밖으로 뻗어 있는 외부 리드를 포함하는 리드 프레임을 준비하는 단계와;
    (b) 상기 다이 패드의 하부면에 하부 칩을 부착하는 단계로서, 중심 부분에 복수개의 전극 패드가 형성된 활성면과, 상기 활성면에 반대되며 상기 다이 패드의 하부면에 부착되는 배면을 갖는 하부 칩을 부착하는 단계와;
    (c) 상기 다이 패드의 상부면에 상부 칩을 부착하는 단계로서, 중심 부분에 복수개의 전극 패드가 형성된 활성면과, 상기 활성면에 반대되며 상기 다이 패드의 상부면에 부착되는 배면을 갖는 상부 칩을 부착하는 단계와;
    (d) 상기 상부 칩 및 하부 칩의 활성면에 상부 및 하부 테이프 배선기판의 접착층을 부착하는 단계로서, 상기 창에 상기 전극 패드가 노출되도록 부착하는 단계와;
    (e) 상기 창에 노출된 패드 접속부와 전극 패드를 전기적으로 접속하는 단계와;
    (f) 상기 내부 리드에 대응되는 상기 상부 테이프 배선기판의 리드 접속부와 하부 테이프 배선기판의 리드 접속부를 상기 내부 리드에 전기적으로 접합하는 단계; 및
    (g) 상기 하부 칩, 상부 칩, 하부 및 상부 테이프 배선기판 및 내부 리드를 봉합하여 패키지 몸체를 형성하는 단계;를 포함하는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법.
  2. 제 1항에 있어서, 상기 (e) 단계는, 금 재질의 본딩 와이어를 이용한 볼 본딩법으로 접속하는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법.
  3. 제 1항에 있어서, 상기 (e) 단계는, 상기 창에 도전성 물질을 도팅하여 상기 창에 노출된 패드 접속부와 상기 전극 패드를 접속시키는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법.
  4. 제 1항에 있어서, 상기 (e) 단계는, 상기 창에 노출된 패드 접속부를 눌러 상기 전극 패드에 접속시키는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법.
  5. 제 1항에 있어서, 상기 (e) 단계는,
    (e1) 상기 테이프 배선기판의 상부면에 금속 페이스트를 제공하는 단계와;
    (e2) 상기 금속 페이스트를 스퀴지로 밀어 상기 창에 상기 금속 페이스트를 충전시키는 단계와;
    (e3) 상기 창에 충전된 금속 페이스트를 리플로우시키는 단계;를 포함하는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법.
  6. 제 2항 내지 제 5항의 어느 한 항에 있어서, 상기 (e) 단계는,
    (e1) 상기 하부 테이프 배선기판의 패드 접속부와 그에 대응되는 하부 칩의 전극 패드를 접속시키는 단계와;
    (e2) 상기 상부 테이프 배선기판의 패드 접속부와 그에 대응되는 상부 칩의 전극 패드를 접속시키는 단계;를 포함하는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법.
  7. 제 1항에 있어서, 상기 (f) 단계는,
    상기 내부 리드를 중심으로 상기 상부 테이프 배선기판의 리드 접속부와 하부 테이프 배선기판의 리드 접속부를 상기 내부 리드쪽으로 일괄적으로 눌러 열압착 방법으로 접합하는 것을 특징으로 하는 듀얼 칩 패키지의 제조 방법.
KR10-2000-0046944A 2000-08-14 2000-08-14 듀얼 칩 패키지의 제조 방법 KR100379600B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2000-0046944A KR100379600B1 (ko) 2000-08-14 2000-08-14 듀얼 칩 패키지의 제조 방법
US09/919,621 US6423580B2 (en) 2000-08-14 2001-07-30 Method for manufacturing a dual chip package
US10/143,071 US6566739B2 (en) 2000-08-14 2002-05-10 Dual chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0046944A KR100379600B1 (ko) 2000-08-14 2000-08-14 듀얼 칩 패키지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020013281A KR20020013281A (ko) 2002-02-20
KR100379600B1 true KR100379600B1 (ko) 2003-04-10

Family

ID=19683092

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0046944A KR100379600B1 (ko) 2000-08-14 2000-08-14 듀얼 칩 패키지의 제조 방법

Country Status (2)

Country Link
US (2) US6423580B2 (ko)
KR (1) KR100379600B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403882B1 (en) * 1997-06-30 2002-06-11 International Business Machines Corporation Protective cover plate for flip chip assembly backside
KR100356801B1 (ko) * 2000-10-06 2002-10-18 주식회사 하이닉스반도체 적층형 칩 스케일 패키지 및 그 제조방법
KR100447869B1 (ko) * 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
KR100480909B1 (ko) 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
KR20030095778A (ko) * 2002-06-14 2003-12-24 삼성전자주식회사 회로형 메탈층을 이용한 적층형 반도체 패키지 및 그제조방법
DE10244664A1 (de) * 2002-09-24 2004-04-01 Infineon Technologies Ag Elektronisches Bauteil mit Halbleiterchips in einem Stapel und Verfahren zur Herstellung desselben
US7202105B2 (en) * 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector assembly method
US7678610B2 (en) * 2004-10-28 2010-03-16 UTAC-United Test and Assembly Test Center Ltd. Semiconductor chip package and method of manufacture
CN100365814C (zh) * 2004-12-16 2008-01-30 南通富士通微电子股份有限公司 背对背封装集成电路及其生产方法
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
KR101455749B1 (ko) * 2007-08-23 2014-11-04 삼성전자주식회사 반도체 칩 적층형 패키지 및 그 제조 방법
US20100187651A1 (en) * 2009-01-26 2010-07-29 Stmicroelectronics Asia Pacific Pte Ltd. Integrated circuit package and method of forming the same
US8076183B2 (en) * 2009-10-27 2011-12-13 Alpha And Omega Semiconductor, Inc. Method of attaching an interconnection plate to a semiconductor die within a leadframe package
US9041188B2 (en) * 2012-11-10 2015-05-26 Vishay General Semiconductor Llc Axial semiconductor package
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes
US11222832B2 (en) * 2019-02-11 2022-01-11 Semiconductor Components Industries, Llc Power semiconductor device package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331235A (en) * 1991-06-01 1994-07-19 Goldstar Electron Co., Ltd. Multi-chip semiconductor package
JPH1056129A (ja) * 1996-05-17 1998-02-24 Lg Semicon Co Ltd 積層型ボトムリード半導体パッケージ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2681145B2 (ja) * 1991-04-25 1997-11-26 三菱電機株式会社 樹脂封止半導体装置
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
US6048483A (en) * 1996-07-23 2000-04-11 Apic Yamada Corporation Resin sealing method for chip-size packages
JP3266815B2 (ja) * 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
JP3359846B2 (ja) * 1997-07-18 2002-12-24 シャープ株式会社 半導体装置
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
WO2001008222A1 (en) * 1999-07-22 2001-02-01 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331235A (en) * 1991-06-01 1994-07-19 Goldstar Electron Co., Ltd. Multi-chip semiconductor package
JPH1056129A (ja) * 1996-05-17 1998-02-24 Lg Semicon Co Ltd 積層型ボトムリード半導体パッケージ

Also Published As

Publication number Publication date
KR20020013281A (ko) 2002-02-20
US20020130399A1 (en) 2002-09-19
US6566739B2 (en) 2003-05-20
US6423580B2 (en) 2002-07-23
US20020019073A1 (en) 2002-02-14

Similar Documents

Publication Publication Date Title
KR100204753B1 (ko) 엘오씨 유형의 적층 칩 패키지
KR100379600B1 (ko) 듀얼 칩 패키지의 제조 방법
US4974057A (en) Semiconductor device package with circuit board and resin
JP3765952B2 (ja) 半導体装置
JP3176542B2 (ja) 半導体装置及びその製造方法
US6545366B2 (en) Multiple chip package semiconductor device
KR100470897B1 (ko) 듀얼 다이 패키지 제조 방법
US6876074B2 (en) Stack package using flexible double wiring substrate
KR100445073B1 (ko) 듀얼 다이 패키지
US7518250B2 (en) Semiconductor device and a method for manufacturing of the same
KR100344927B1 (ko) 적층 패키지 및 그의 제조 방법
KR100460063B1 (ko) 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
TWI277187B (en) Semiconductor device and manufacturing method for the same
JP2017038075A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US20020109237A1 (en) Semiconductor device and method for making the same
US20020030252A1 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
JP3925602B2 (ja) 接着材料の貼着方法及び半導体装置の製造方法
JP2001077293A (ja) 半導体装置
JP2011040602A (ja) 電子装置およびその製造方法
KR20060101385A (ko) 반도체 장치 및 그 제조 방법
KR19990083610A (ko) 감소된두께를갖는반도체장치및그의제조방법
JP2956659B2 (ja) 半導体装置およびそのリードフレーム
JPH11260850A (ja) 半導体装置およびその製造方法
JP4140012B2 (ja) チップ状電子部品、その製造方法及び実装構造
JP2503029B2 (ja) 薄型構造の半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 17