JP2001077293A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001077293A
JP2001077293A JP24821799A JP24821799A JP2001077293A JP 2001077293 A JP2001077293 A JP 2001077293A JP 24821799 A JP24821799 A JP 24821799A JP 24821799 A JP24821799 A JP 24821799A JP 2001077293 A JP2001077293 A JP 2001077293A
Authority
JP
Japan
Prior art keywords
wiring
substrate
semiconductor chip
rigid
rigid substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24821799A
Other languages
English (en)
Inventor
Toshiyasu Shimada
利泰 嶋田
Original Assignee
Nec Corp
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp, 日本電気株式会社 filed Critical Nec Corp
Priority to JP24821799A priority Critical patent/JP2001077293A/ja
Publication of JP2001077293A publication Critical patent/JP2001077293A/ja
Application status is Pending legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06572Auxiliary carrier between devices, the carrier having an electrical connection structure
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06579TAB carriers; beam leads
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586Housing with external bump or bump-like connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811Extrinsic, i.e. with electrical conductive fillers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

(57)【要約】 【課題】 複数の半導体チップを搭載して高集積化を図
ったパッケージの高さ寸法を低減して薄型化を実現す
る。 【解決手段】 一部に半導体チップが内装可能な開口窓
102を有し、少なくとも表面に所要の配線103(1
05,106)、スルーホール104が形成されたリジ
ッドな絶縁基板からなるリジッド基板101と、フィル
ム状の絶縁膜板で構成され、その表面に配線111が形
成されてリジッド基板101の裏面に一体的に取着さ
れ、取着されたときに自身の配線111がリジッド基板
101のスルーホール104を介して配線103に電気
接続されるフィルム配線基板110と、フィルム配線基
板110に搭載されてリジッド基板101の開口窓10
2内に内装される第1の半導体チップ1と、開口窓10
2を覆うように第1の半導体チップ1の上方位置におい
てリジッド基板101に搭載される第2の半導体チップ
2と、リジッド基板101の配線の一部106に配設さ
れた外部接続用のはんだバンプ3とを含んで構成され
る。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は半導体装置に関し、
特に複数の半導体チップを搭載した実装高さが低く、か
つ高集積化を図ったパッケージ構造の半導体装置を提供
するものである。

【0002】

【従来の技術】近年の電子装置の高機能化に伴い、当該
電子装置を構成するための半導体素子の高集積化が図ら
れている。しかしながら、高集積化を実現するために、
たとえばロジックICとメモリICを1チップ化する
と、半導体素子製造プロセスが複雑になったり、特性検
査が複雑になったりするためにコストアップとなる。そ
こで2つのチップを一つのパッケージに入れて高集積化
を図る手法が採られている。図5はその一例の断面図で
あり、パッケージ基板201の上面に設けた半導体素子
搭載部にチップサイズの大きな第1の半導体チップ20
2を搭載し、その上に絶縁性接着剤を介してチップサイ
ズの小さな第2の半導体チップ203を搭載する。その
上で、各半導体チップ202,203の電極と基板20
1の電極パッド206とを金線204で電気接続し、さ
らに全体を樹脂205で封止したものである。また、前
記基板201の裏面には、前記電極パッド206に対し
て配線207で接続される外部電極パッド208が形成
されており、この外部電極パッド208にはんだボール
209が接続され、構成されたパッケージをはんだボー
ルにより図外の実装基板に実装するように構成されてい
る。

【0003】一方、図6は他の例の断面図であり、パッ
ケージ基板301の上面のほぼ中央領域を座繰り加工し
て凹部302が形成され、この凹部302内に第1の半
導体チップ303が搭載される。この搭載には、前記凹
部302の底面に設けられている電極パッド304に対
して第1の半導体チップ303の下面に設けられた金バ
ンプ305を接続するフリップチップ法が行われるとと
もに、半導体チップ303と基板301との間には樹脂
306が充填される。さらに、その上にチップサイズの
大きな第2の半導体チップ307が搭載される。この第
2の半導体チップ307の搭載においても、前記基板3
01の上面に設けられている電極パッド308に対して
第2の半導体チップ307の下面に設けられている金バ
ンプ309によるフリップチップ法により行なわれ、接
続後に第2の半導体チップ307と基板301との間に
樹脂310が充填される。なお、この例では基板301
の上面に外部電極パッド311が形成されており、この
外部電極パッド311にはんだボール312が接続さ
れ、図外の実装基板に実装するように構成されている。

【0004】

【発明が解決しようとする課題】このように従来の半導
体装置では、2つの半導体チップを積層状態にパッケー
ジすることで高集積化を図っているが、これらには次の
ような問題が生じている。前者の構造ではそれぞれの半
導体チップ202,203と基板201上のパッドとを
金線204で接続するためには、ワイヤーボンディング
時の圧力により上側の半導体チップ203がダメージを
受ける事を防ぐため、オーバーハング状態とならないよ
うに、下側の半導体チップ202は上側の半導体チップ
203より全周に渡って大きくなければならないと言う
制約がある。また、基板201上に半導体チップ20
2,203を樹脂で封止した領域の高さ寸法が大きくな
り、かつ外部電極パッド208はピッチの関係上前記樹
脂封止領域の高さよりも大きい寸法にできないため、は
んだボールの径寸法の増大には限界があり、結果として
はんだボール209を基板201の下面に配設せざるを
得ず、パッケージ全体の高さ寸法が大きくなってしま
う。

【0005】また、後者の構造では、前者の構造に比較
してパッケージ全体の高さ寸法を低減する上では有利で
あるが、基板301の上面に凹部302を形成するため
の座繰り加工が必要であるため基板コストがアップする
と共に、凹部302を形成したことによる基板301の
不均等形状のため基板反りが発生しやすい等の問題があ
る。また、凹部302の下側に基板301の一部が残存
しており、この残存厚さによってパッケージ全体の高さ
を低減する上での障害になる。この場合、凹部302の
下側の基板301の厚さを薄く形成すると、この部分の
強度が低下されることになり、パッケージ全体の強度が
低下されることになる。なお、強度を考慮した場合に
は、凹部302の下側の基板301の厚さを凹部302
の深さ程度の厚さに確保する必要があり、このことか
ら、基板301の厚さを少なくとも第1の半導体チップ
303の厚さの2倍以上にする必要があり、この面から
もパッケージ全体の薄型化が困難であった。

【0006】本発明の目的は、パッケージの高さ寸法を
低減して薄型化を図った半導体装置を提供するものであ
る。

【0007】

【課題を解決するための手段】本発明の半導体装置は、
一部に半導体チップが内装可能な開口窓を有し、少なく
とも表面に所要の配線が形成されたリジッドな絶縁基板
からなるリジッド基板と、フィルム状の絶縁膜板で構成
され、その表面に配線が形成されて前記リジッド基板の
裏面に一体的に取着され、取着されたときに自身の配線
が前記リジッド基板の配線に電気接続されるフィルム配
線基板と、前記フィルム配線基板に搭載されて前記リジ
ッド基板の前記開口窓内に内装される第1の半導体チッ
プと、前記開口窓を覆うように前記第1の半導体チップ
の上方位置において前記リジッド基板に搭載される第2
の半導体チップと、前記リジッド基板の前記配線の一部
に配設された外部接続用の端子とを含んで構成される。

【0008】本発明の半導体装置では、前記リジッド基
板には、前記表面の配線に接続されて裏面にまで貫通さ
れるスルーホールが形成され、前記スルーホールを介し
て前記フィルム配線基板の配線と前記リジッド基板の配
線とを相互に電気接続する構成とする。この場合、前記
リジッド基板のスルーホールと、前記フィルム配線基板
の配線とが金属バンプ又は低温のろう材で接続された構
成、あるいは、接着剤により接着された構成、さらに
は、異方導電性樹脂により接着された構成とすることが
可能である。また、第1の半導体チップ及び第2の半導
体チップは、それぞれフリップチップ法あるいはワイヤ
ーボンディング法でフィルム配線基板又はリジッド基板
に搭載される。

【0009】本発明によれば、リジッド基板の機械的な
強度と、フィルム配線基板による曲げに対する強度によ
り、パッケージ全体の強度を高めた上でパッケージの薄
型化を図ることが可能となる。また、第1の半導体チッ
プと第2の半導体チップとをリジッド基板とフィルム配
線基板の各配線を相互接続することによって電気接続す
ることが可能であり、パッケージの平面面積を縮小する
ことも可能となる。

【0010】なお、特開平6−13490号公報及び特
開平8−55925号公報には、それぞれ金属板に半導
体チップを搭載し、基板に設けた開口内に半導体チップ
が収納されるように前記金属板を前記基板に一体的に取
着し、その上で半導体チップと基板との間を電気接続し
た構成が記載されているが、これら公報に記載の技術で
は複数の半導体チップを搭載した構成については開示さ
れておらず、本発明のような高集積化を実現することは
困難である。

【0011】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1は本発明の第1の実施形態の断
面図である。機械的な強度の高いリジッドな材料で構成
されるリジッド基板101は、搭載する第1の半導体チ
ップ1の厚さとほぼ同じ厚さであり、ここでは約0.4
mm厚のセラミックや硬質樹脂で形成されている。前記
リジッド基板101のほぼ中央領域には、前記第1の半
導体チップ1よりも一回り大きな矩形の開口窓、ここで
は9mm□の開口窓102が貫通されており、また、そ
の周囲の表面には導体材料からなる配線103が、また
前記配線103に接続されてリジッド基板101の厚さ
方向に貫通するスルーホール104がそれぞれ印刷、メ
タライズ等によって形成されている。特に、前記配線1
03にはその一部として後述する第2の半導体チップ2
を搭載するための電極パッド105が前記開口窓102
の周辺に沿って配設され、また他の一部としてリジッド
基板101の外周寄りの領域には外部電極パッド106
が配設され、これらは前記配線103及びスルーホール
104によって相互に電気接続されている。

【0012】一方、前記第1の半導体チップ1は、フィ
ルム配線基板110に搭載されている。ここでは、前記
フィルム配線基板110は50μmから100μm程度
の厚さのポリイミド樹脂フィルムで形成されており、そ
の表面には導体箔によって所要の配線111、及び前記
配線111の一部で前記第1の半導体チップ1を搭載す
るための電極パッド112が形成されている。前記第1
の半導体チップ1は、チップ表面に設けられている電極
に金バンプ11が形成されており、この金バンプ11を
前記電極パッド112にフリップチップ法で接続するこ
とによって前記フィルム配線基板110に搭載されてい
る。なお、前記第1の半導体チップ1とフィルム配線基
板110との間には樹脂113が充填されている。そし
て、前記フィルム配線基板110は、その表面が前記リ
ジッド基板101の裏面に接した状態で、すなわちリジ
ッド基板101に形成されているスルーホール104の
下端部に前記配線111の一部が相互に電気接続される
ように接続され、かつ接着剤によって接着されている。
このとき、前記第1の半導体チップ1はリジッド基板1
01の開口窓102内に内装される。

【0013】さらに、前記リジッド基板101の表面に
は、前記開口窓102よりも大きな寸法、ここでは12
mm□の第2の半導体チップ2が前記開口窓102を覆
うように搭載される。前記第2の半導体チップ2の電極
には金バンプ21が形成されており、前記金バンプ21
により前記リジッド基板101の表面の前記開口窓10
2の周囲に配置した電極パッド105に対してフリップ
チップ法により接続した状態で搭載されている。なお、
前記第2の半導体チップ2とリジッド基板101との間
の前記開口窓内102には、樹脂107が封止され、機
械的強度の向上と半導体チップの汚染防止が図られてい
る。また、前記リジッド基板101の表面の外周領域に
設けた外部電極パッド106には、はんだボール3が接
続されており、図外の実装基板に対する半導体装置の実
装に用いるられる。前記はんだボール3の径寸法は、前
記第2の半導体チップ2の高さよりも高くなる寸法に設
定されている。

【0014】前記半導体装置の製造方法を説明する。図
2(a)はリジッド基板101の断面図であり、リジッ
ド基板101は、0.4mm厚のセラミックや硬質樹脂
で形成する。前記リジット基板101の中央領域には約
9mm□の開口窓102を開け、かつその表面には配線
103を、また前記配線103に接続されてリジッド基
板101の表面から裏面にわたって貫通され、その下端
が裏面に露呈されたスルーホール104を形成する。こ
こでは、前記リジッド基板101をセラミックで形成し
ており、前記配線103及びスルーホール104はメタ
ライズによって形成している。なお、前記リジッド基板
101の表面の前記配線103の一部は電極パッド10
5として、他の一部は外部電極パッド106としてそれ
ぞれ形成される。

【0015】一方、図2(b)のように、ポリイミドフ
ィルムからなり、その表面に所要のパターンの銅箔から
なる配線111が形成された50μm厚のフィルム配線
基板110を形成する。そして、前記配線111の一部
で構成される電極パッド112には、8mm□の第1の
半導体チップ1を搭載する。前記第1の半導体チップ1
の電極には金線をワイヤボンディングし、かつ当該金線
をボンディング箇所から切断することで金バンプ11を
形成する。そして、第1の半導体チップ1をフェースダ
ウンでフィルム配線基板110の電極パッド112に位
置合わせ後、加熱加圧して金バンプ11を電極パッド1
12に圧着により接合させる。また、第1の半導体チッ
プ1とフィルム配線基板110との間には熱硬化性樹脂
113を流し込んで加熱し硬化させる。この状態でフィ
ルム配線基板110の配線111に試験装置を電気接続
して特性検査を実施する。

【0016】しかる上で、図2(c)のように、フィル
ム配線基板110とリジッド基板101を相互に位置合
わせした上で、加熱加圧することにより、フィルム配線
基板110の配線111の一部とリジッド基板101の
スルーホール104の下端部とを相互に接合して電気接
続する。このとき、フィルム配線基板110の配線11
1の一部に、金バンプを形成しておけば、リジッド基板
101のスルーホール104の下端部との電気接続を確
実なものにできる。また、両者間に接着剤を塗布してお
くことで、フィルム配線基板110とリジッド基板10
1とを接着する。これにより、フィルム配線基板110
はリジッド基板101の裏面に一体的に取着され、かつ
両基板間での電気接続が行われる。このように前記フィ
ルム配線基板110をリジッド基板101に取着するこ
とにより、リジッド基板101の開口窓102内に第1
の半導体チップ1が内装される。なお、前記リジッド基
板101とフィルム配線基板110の各スルーホール1
04と配線111との接続に際しては、Pb−Sn,S
n−Ag,Sn等の低温のろう材でろう付けする構成と
してもよい。あるいは、異方導電性樹脂で接続してもよ
く、異方導電性樹脂の場合にはフィルム配線基板110
とリジッド基板101との接着と電気接続を同時に行う
ことが可能であり、工数を低減する上で有利である。

【0017】次いで、図2(d)に示すように、第2の
半導体チップ2の電極にも第1の半導体チップと同様の
方法で金バンプ21を形成し、リジッド基板101の電
極パッド105に対して位置合わせし、加熱加圧して金
圧着により接合させることで、第2の半導体チップ2を
リジッド基板101に搭載する。その後、第2の半導体
チップ2と開口窓102との間に樹脂107を充填して
硬化させ、封止を行う。最後に、リジッド基板101の
表面の外部電極パッド106上に直径0.5mmのはん
だボール3を接続することで、図1の構造を実現し最終
的な特性検査を実施し、半導体装置が作製される。

【0018】なお、図2(c),(d)の工程において
は、図3に示すように、フィルム配線基板110をリジ
ッド基板101に取着する前に、第2の半導体チップ2
を先にリジッド基板101に搭載し、さらには同時には
んだボール3を接続しておいてもよい。このようにすれ
ば、リジッド基板101の配線103に対して試験装置
を接続することで、第2の半導体チップ2の単独検査も
可能であり、特性検査が完了されて良品であることが確
認された第1及び第2の半導体チップを組み合わせて半
導体装置を作製することにより歩留まりの向上を図るこ
とも可能である。

【0019】ここでリジッド基板をセラミックとした
が、これに限定されるものではなくガラスエポキシで代
表される有機基板でも可能である。また、フィルム配線
基板をポリイミドとしたが、ガラスエポキシのような他
の有機基板を含めてフィルム状に形成できる材料を選ぶ
ことは可能である。更に、それぞれの配線基板への接続
も金の圧着だけでなく他のバンプ接続工法を取ることも
可能である。

【0020】このように、図1の半導体装置の構成で
は、リジッド基板101に設けた開口窓102内に第1
の半導体チップ1が内装された状態で搭載されており、
この第1の半導体チップ1はフィルム配線基板111に
搭載されているため、リジッド基板101の開口窓10
2の下部にはフィルム配線基板110が存在するのみと
なる。さらに、第1及び第2の各半導体チップ1,2は
共にバンプ接続での搭載を行っていることにより、リジ
ッド基板101は第1の半導体チップ1の厚さまで薄く
することが可能である。また、外部電極パッド106に
接続したはんだボール3は第2の半導体チップ2を搭載
しているリジッド基板101の表面側に設けており、第
2の半導体チップ2ははんだボール3の径寸法よりも薄
いため、最終的に作製される半導体装置の高さは第2の
半導体チップ2の厚さは無視することができ、フィルム
配線基板110も約50μmと薄いので、半導体チップ
を2段重ねた半導体装置としては最も高さの低い半導体
装置を供給することが可能である。なお、リジッド基板
101として機械的な強度の高い基板を用いるととも
に、第1の半導体チップ1を搭載したフィルム配線基板
110はその可撓性によって曲げ変形に対する強度が高
いため、フィルム配線基板110が薄く形成されても、
パッケージ全体の強度が低下することはない。また、本
実施形態においては第1の半導体チップ1はフィルム配
線基板110を介してリジッド基板101への電気接続
を行っているため、リジッド基板101には第1の半導
体チップ1に対して直接に電気接続を取るための領域を
確保する必要はなく、リジッド基板101の面積を低減
でき、平面方向でのパッケージの高集積化も可能にな
る。

【0021】図4は本発明の他の実施形態の断面図であ
り、この実施形態では、第1及び第2の各半導体チップ
1,2をフィルム配線基板110、リジッド基板101
のそれぞれに対して表面を上側に向けたフェースアップ
状態に搭載し、かつ各半導体チップ1,2の電極と各基
板110,101の電極パッド112,105との電気
的接続を金等の導電ワイヤ114,108により行って
いるものである。ここではパッケージの高さを低くする
ためにワイヤーボンディングは各基板側を第1にボンデ
ィングし、各半導体チップ側は2番目にボンディングす
る方式としている。

【0022】この図4の実施形態では、ワイヤーボンデ
ィング方式のため、フィルム配線基板110上の電極パ
ッド112や、リジッド基板101上の電極パッド10
5はそれぞれ前記第1の実施形態の場合よりワイヤー長
の分、外側に配置されるため半導体素子の搭載必要面積
は大きくならざるを得ないが、その分各隣接する電極パ
ッドの間隔を広くすることが可能となり、基板の設計、
製造の点では有利となる。更にこの実施形態では、第2
の半導体チップ2の直下には樹脂113が充填されてい
るので、ワイヤーボンディング時の圧力により特に下側
の第1の半導体チップ1がダメージを受けることがな
く、各半導体チップ1,2の全周に電極を配置すること
が可能であり、接続の自由度が高められる。また、各半
導体チップ1,2の電極からそれぞれの基板の電極パッ
ド112,105までの距離をワイヤー長により調節す
ることが可能なため、第1の半導体チップ1と第2の半
導体チップ2とのサイズの組み合わせの自由度も大きく
なる。

【0023】ここで、第1及び第2の半導体チップの電
気接続構造は図1及び図4の構成に限定されるものでは
なく、例えば、第1の半導体チップをフリップチップ法
で搭載し、第2の半導体チップをワイヤーボンディング
法により搭載してもよい。あるいはその逆であってもよ
い。

【0024】

【発明の効果】以上説明したように本発明は、リジッド
基板に設けた開口窓内にフィルム配線基板に搭載した第
1の半導体チップが内装され、かつ第1の半導体チップ
の上方のリジッド基板には第2の半導体チップが搭載さ
れているので、リジッド基板は第1の半導体チップの厚
さまで薄くすることができ、かつリジッド基板の下面に
は薄いフィルム配線基板が存在するのみであるので、パ
ッケージ全体の高さ寸法を低減し、薄型の半導体装置を
得ることができる。また、その一方で、リジッド基板に
よる機械的な強度と、フィルム配線基板の曲げに対する
強度により、パッケージ全体の強度が低下されることは
ない。さらに、第1の半導体チップはフィルム配線基板
を介してリジッド基板に電気接続が行なわれるため、リ
ジッド基板には第1の半導体チップに対して直接に電気
接続を取るための領域を確保する必要はなく、リジッド
基板の面積を低減でき、平面方向でのパッケージの高集
積化も可能になる。

【図面の簡単な説明】

【図1】本発明の第1の実施形態の断面図である。

【図2】図1の構造を組み立てる方法を工程順に示す断
面図である。

【図3】組み立て方法の他の例を説明するための断面図
である。

【図4】本発明の他の実施形態の断面図である。

【図5】従来の半導体装置の一例の断面図である。

【図6】従来の半導体装置の他の例の断面図である。

【符号の説明】 1 第1の半導体チップ 2 第2の半導体チップ 3 はんだボール 11,21 金バンプ 101 リジッド基板 102 開口窓 103 配線 104 スルーホール 105 電極パッド 106 外部電極パッド 107 樹脂 108 ボンディングワイヤー 110 フィルム配線基板 111 配線 112 電極パッド 113 樹脂 114 ボンディングワイヤー

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 一部に半導体チップが内装可能な開口窓
    を有し、少なくとも表面に所要の配線が形成されたリジ
    ッドな絶縁基板からなるリジッド基板と、フィルム状の
    絶縁膜板で構成され、その表面に配線が形成されて前記
    リジッド基板の裏面に一体的に取着され、取着されたと
    きに自身の配線が前記リジッド基板の配線に電気接続さ
    れるフィルム配線基板と、前記フィルム配線基板に搭載
    されて前記リジッド基板の前記開口窓内に内装される第
    1の半導体チップと、前記開口窓を覆うように前記第1
    の半導体チップの上方位置において前記リジッド基板に
    搭載される第2の半導体チップと、前記リジッド基板の
    前記配線の一部に配設された外部接続用の端子とを含む
    ことを特徴とする半導体装置。
  2. 【請求項2】 前記リジッド基板には、前記表面の配線
    に接続されて裏面にまで貫通されるスルーホールが形成
    され、前記スルーホールを介して前記フィルム配線基板
    の配線と前記リジッド基板の配線とを相互に電気接続す
    ることを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 前記リジッド基板のスルーホールと、前
    記フィルム配線基板の配線とが金属バンプ又は低温のろ
    う材で接続されていることを特徴とする請求項1又は2
    記載の半導体装置。
  4. 【請求項4】 前記リジッド基板と前記フィルム配線基
    板は接着剤により接着されていることを特徴とする請求
    項1ないし3のいずれかに記載の半導体装置
  5. 【請求項5】 前記リジッド基板と前記フィルム配線基
    板とは異方導電性樹脂により接着されていることを特徴
    とする請求項1又は2記載の半導体装置。
  6. 【請求項6】 前記第1の半導体チップ及び第2の半導
    体チップは、それぞれフリップチップ法あるいはワイヤ
    ーボンディング法でフィルム配線基板又はリジッド基板
    に搭載されていることを特徴とする請求項1ないし5の
    いずれか記載の半導体装置。
  7. 【請求項7】 リジッド基板に設けられた前記外部接続
    用の端子ははんだボールまたはピンであることを特徴と
    する請求項1ないし6のいずれか記載の半導体装置。
JP24821799A 1999-09-02 1999-09-02 半導体装置 Pending JP2001077293A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24821799A JP2001077293A (ja) 1999-09-02 1999-09-02 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24821799A JP2001077293A (ja) 1999-09-02 1999-09-02 半導体装置
US09/648,272 US6365963B1 (en) 1999-09-02 2000-08-25 Stacked-chip semiconductor device

Publications (1)

Publication Number Publication Date
JP2001077293A true JP2001077293A (ja) 2001-03-23

Family

ID=17174933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24821799A Pending JP2001077293A (ja) 1999-09-02 1999-09-02 半導体装置

Country Status (2)

Country Link
US (1) US6365963B1 (ja)
JP (1) JP2001077293A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165333A (ja) * 2004-12-08 2006-06-22 Sony Chem Corp 半導体素子搭載装置及び半導体素子搭載方法
JP2007081108A (ja) * 2005-09-14 2007-03-29 Yaskawa Electric Corp 半導体チップの積層構造とそれを用いた半導体装置
US8339797B2 (en) 2009-03-12 2012-12-25 Murata Manufacturing Co., Ltd. Package substrate
WO2014042165A1 (ja) * 2012-09-14 2014-03-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
US7298031B1 (en) * 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US6492726B1 (en) * 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
JP2002204053A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 回路実装方法、回路実装基板及び半導体装置
JP2002222889A (ja) * 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
JP2002305286A (ja) * 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US20020121707A1 (en) * 2001-02-27 2002-09-05 Chippac, Inc. Super-thin high speed flip chip package
US8143108B2 (en) 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US6798055B2 (en) * 2001-03-12 2004-09-28 Micron Technology Die support structure
SG100635A1 (en) * 2001-03-09 2003-12-26 Micron Technology Inc Die support structure
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US6916682B2 (en) * 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
TW523887B (en) 2001-11-15 2003-03-11 Siliconware Prec Ind Co Ltd Semiconductor packaged device and its manufacturing method
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US6659512B1 (en) * 2002-07-18 2003-12-09 Hewlett-Packard Development Company, L.P. Integrated circuit package employing flip-chip technology and method of assembly
US20040012094A1 (en) * 2002-07-18 2004-01-22 Harper Timothy V. Flip-chip integrated circuit package and method of assembly
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
DE10297823T5 (de) * 2002-12-10 2005-10-20 Infineon Technologies Ag Verfahren zum Kapseln intergrierter Schaltungen und über das Verfahren hergestellte integrierte Schaltungsbausteine
JP2004311784A (ja) * 2003-04-08 2004-11-04 Fuji Xerox Co Ltd 光検出装置、及びその実装方法
EP1627430B1 (en) * 2003-05-28 2008-10-01 Infineon Technologies AG An integrated circuit package employing a flexible substrate
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
US20050285254A1 (en) * 2004-06-23 2005-12-29 Buot Joan R V Semiconducting device having stacked dice
US7317250B2 (en) * 2004-09-30 2008-01-08 Kingston Technology Corporation High density memory card assembly
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US8624129B2 (en) * 2006-01-12 2014-01-07 Samsung Electronics Co., Ltd. Method of attaching a high power surface mount transistor to a printed circuit board
JP2007205908A (ja) * 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 重量センサ
US7723833B2 (en) * 2006-08-30 2010-05-25 United Test And Assembly Center Ltd. Stacked die packages
JP2008166527A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US7701046B2 (en) * 2006-12-29 2010-04-20 Advanced Semiconductor Engineering Inc. Stacked type chip package structure
KR100891330B1 (ko) * 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법
US7893527B2 (en) * 2007-07-24 2011-02-22 Samsung Electro-Mechanics Co., Ltd. Semiconductor plastic package and fabricating method thereof
JP5141187B2 (ja) * 2007-10-26 2013-02-13 富士通株式会社 Rfidタグ製造方法
US8030752B2 (en) * 2007-12-18 2011-10-04 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing semiconductor package and semiconductor plastic package using the same
JP2009302212A (ja) * 2008-06-11 2009-12-24 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US8159830B2 (en) * 2009-04-17 2012-04-17 Atmel Corporation Surface mounting chip carrier module
US8143097B2 (en) 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
EP2339627A1 (en) * 2009-12-24 2011-06-29 Imec Window interposed die packaging
KR101831938B1 (ko) * 2011-12-09 2018-02-23 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 이에 의해 제조된 팬 아웃 웨이퍼 레벨 패키지
CN103000608B (zh) * 2012-12-11 2014-11-05 矽力杰半导体技术(杭州)有限公司 一种多组件的芯片封装结构
US9277652B2 (en) * 2013-03-13 2016-03-01 Blackberry Limited Method and apparatus pertaining to a cavity-bearing printed circuit board
TWI604593B (zh) * 2013-04-01 2017-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US10121768B2 (en) 2015-05-27 2018-11-06 Bridge Semiconductor Corporation Thermally enhanced face-to-face semiconductor assembly with built-in heat spreader and method of making the same
US10354984B2 (en) 2015-05-27 2019-07-16 Bridge Semiconductor Corporation Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same
KR20160149614A (ko) * 2015-06-18 2016-12-28 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN106960799A (zh) * 2016-01-12 2017-07-18 飞思卡尔半导体公司 制造三维扇出结构的方法
TWI653919B (zh) * 2017-08-10 2019-03-11 晶巧股份有限公司 高散熱等線距堆疊晶片封裝結構和方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02126685A (en) * 1988-11-07 1990-05-15 Seiko Epson Corp Solid-state image sensor
JPH05129516A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
EP0732107A3 (en) * 1995-03-16 1997-05-07 Toshiba Kk Circuit substrate shielding device
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US6181008B1 (en) * 1998-11-12 2001-01-30 Sarnoff Corporation Integrated circuit power supply

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165333A (ja) * 2004-12-08 2006-06-22 Sony Chem Corp 半導体素子搭載装置及び半導体素子搭載方法
JP2007081108A (ja) * 2005-09-14 2007-03-29 Yaskawa Electric Corp 半導体チップの積層構造とそれを用いた半導体装置
US8339797B2 (en) 2009-03-12 2012-12-25 Murata Manufacturing Co., Ltd. Package substrate
WO2014042165A1 (ja) * 2012-09-14 2014-03-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US6365963B1 (en) 2002-04-02

Similar Documents

Publication Publication Date Title
US9117684B1 (en) Semiconductor package having a plurality of input/output members
JP2014168094A (ja) 超小型電子部品パッケージ及びそのための方法
US8216934B2 (en) Semiconductor device suitable for a stacked structure
KR20150041029A (ko) Bva 인터포저
US7935569B2 (en) Components, methods and assemblies for stacked packages
US7045899B2 (en) Semiconductor device and fabrication method of the same
JP3499202B2 (ja) 半導体装置の製造方法
US8154124B2 (en) Semiconductor device having a chip-size package
US6515356B1 (en) Semiconductor package and method for fabricating the same
US6964888B2 (en) Semiconductor device and method for fabricating the same
US5241133A (en) Leadless pad array chip carrier
US7605479B2 (en) Stacked chip assembly with encapsulant layer
US7129584B2 (en) Elimination of RDL using tape base flip chip on flex for die stacking
US6201302B1 (en) Semiconductor package having multi-dies
US5468994A (en) High pin count package for semiconductor device
US6887741B2 (en) Method for making an enhanced die-up ball grid array package with two substrates
KR100532179B1 (ko) 집적 회로 패키지를 위한 칩 규모 볼 그리드 어레이
US7078806B2 (en) IC die support structures for ball grid array package fabrication
CN1065662C (zh) 半导体芯片封装及其制造方法
JP4703980B2 (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
US7691681B2 (en) Chip scale package having flip chip interconnect on die paddle
JP2541487B2 (ja) 半導体装置パッケ―ジ
JP3022393B2 (ja) 半導体装置およびリードフレームならびに半導体装置の製造方法
US5615089A (en) BGA semiconductor device including a plurality of semiconductor chips located on upper and lower surfaces of a first substrate
KR100592786B1 (ko) 면 실장형 반도체 패키지를 이용한 적층 패키지 및 그제조 방법