KR20030095778A - 회로형 메탈층을 이용한 적층형 반도체 패키지 및 그제조방법 - Google Patents

회로형 메탈층을 이용한 적층형 반도체 패키지 및 그제조방법 Download PDF

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Abstract

반도체 패키지의 집적도를 높일 수 있는 회로형 메탈층을 이용한 적층형 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은, 리드프레임에 콘택부와 제2 패드를 포함하는 회로형 메탈층을 접착테이프로 접착시키고, 반도체 칩이나 반도체 패키지를 리드프레임 상면 및 하면에서 적층한 후, 금선으로 리드프레임의 제1 패드와 회로형 메탈층의 제2 패드를 각각 연결함으로써 한 개의 반도체 패키지 내부에 2개의 반도체 칩 혹은 2개의 반도체 패키지가 적층될 수 있는 적층형 반도체 패키지 및 그 제조방법에 관해 개시한다.

Description

회로형 메탈층을 이용한 적층형 반도체 패키지 및 그 제조방법{Stacked semiconductor package using a metal layer having a circuit pattern and manufacturing method thereof}
본 발명은 반도체 패키지(package)에 관한 것으로, 더욱 상세하게는 두 개의 반도체 칩(chip) 혹은 두 개의 반도체 패키지를 쌓아 하나의 반도체 패키지로 만든 적층형 반도체 패키지(stacked semiconductor package)에 관한 것이다.
일반적인 적층형 반도체 패키지는, 기본 골격재(frame)로 플라스틱(plastic)이나 폴리이미드(polyimid)로 된 기판에 구리 패턴이 형성된 기판(substrate)을 사용하거나 혹은 테이프(tape) 위에 구리 패턴이 형성된 기판을 사용하여 두 개의 반도체 칩 혹은 두 개의 반도체 패키지를 하나로 조립하고 있다.
따라서, 기본 골격재로 쓰이는 기판(substrate)의 품질에 많은 영향을 받고있다. 뿐만 아니라, 기판의 가격 역시 기존에 사용하던 구리 재질의 리드프레임과 비교할 때 비싸기 때문에 반도체 패키지 제조공정의 원가를 높이는 요인이 된다. 또한, 기판을 사용하여 반도체 패키지를 조립할 경우, 공정 단계가 많아서 여러 가지 공정결함을 야기할 수 있는 잠재요인이 내재되어 있다.
근본적으로는 구리로 된 리드프레임 대신에 플라스틱이나 폴리이미드 위에 구리 패턴이 형성된 기판을 반도체 패키지의 기본 골격재로 사용할 경우, 반도체 패키지의 전기적 혹은 열적 특성이 떨어져서, 반도체 패키지의 성능이 떨어지고, 신뢰도가 저하되는 문제를 안고 있다.
본 발명이 이루고자 하는 기술적 과제는 기본 골격재로 기판 대신에 리드프레임에 회로형 메탈층을 접착시켜 두 개의 반도체 칩이나 반도체 패키지를 적층시키는 회로형 메탈층을 이용한 적층형 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 회로형 메탈층을 이용한 적층형 반도체 패키지의 제조방법을 제공하는데 있다.
도 1은 본 발명의 개념을 설명하기 위해 도시한 단면도이다.
도 2 내지 도 5는 리드프레임 및 회로형 메탈층의 구조를 설명기 위해 도시한 단면도들이다.
도 6은 도 5의 단면도이다.
도 7은 본 발명의 제1 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지 및 그 제조방법을 설명하기 위해 도시한 단면도이다.
도 8은 본 발명의 제1 실시예에 대한 제1 변형예를 설명하기 위해 도시한 단면도이다.
도 9는 본 발명의 제1 실시예에 대한 제2 변형예를 설명하기 위해 도시한 단면도이다.
도 10은 본 발명의 제2 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 11은 본 발명의 제3 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 12은 본 발명의 제4 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 리드프레임, 110: 상부 회로형 메탈층,
120: 하부 회로형 메탈층, 130: 접착테이프,
140: 금선, 150: 상부 반도체 칩,
160: 하부 반도체 칩, 170: 봉합수지,
152: 볼 범프(ball bump), 554/564: 솔더볼,
656/666: 리드.
상기 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 와이어 본딩이 가능한 하나 이상의 제1 패드가 형성된 리드프레임과, 상기 리드프레임 상면 및 하면에 접착테이프를 이용하여 접착되고 반도체 소자의 외부연결단자와 연결되는 콘택부 및 상기 리드프레임의 제1 패드와 연결되는 제2 패드가 내부에 형성된 회로형 메탈층과, 상기 리드프레임의 제1 패드와 상기 회로형 메탈층의 제2패드를 연결하는 금선과, 상기 회로형 메탈층의 콘택부에 외부연결단자가 연결되어 탑재되는 반도체 소자를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 회로형 메탈층을 이용한 적층형 반도체 패키지는, 상기 금선, 상기 반도체 소자의 외부연결단자 및 상기 회로형 메탈층을 봉합할 수 있는 봉합수지를 더 구비할 수 있다.
바람직하게는, 상기 반도체 소자는, ① 볼 범프가 형성된 반도체 칩, ② 솔더볼이 외부에 형성된 반도체 패키지, ③ 리드(lead)가 외부에 형성된 반도체 패키지중에서 어느 하나일 수 있다. 이때, 상기 반도체 소자가 리드가 외부에 형성된 반도체 패키지인 경우, 상기 반도체 패키지는 반도체 칩 혹은 반도체 패키지가 적층된 반도체 패키지일 수도 있다.
또한, 상기 리드프레임 및 회로형 메탈층은 재질이 구리 및 알루미늄중 어느 하나를 포함하는 것이 적합하고, 상기 회로형 메탈층의 콘택부와 제2 패드는 전기적으로 서로 연결된 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여, ① 리드프레임의 다운??(down-set) 영역에 접착테이프를 이용하여 제1 반도체 칩의 앞면이 접착되고, 상기 제1 반도체 칩의 중앙부에 있는 본드패드와 상기 리드프레임 내부리드를 하부에서 와이어 본딩한 형태의 LOC형 반도체 패키지와, ② 상기 LOC형 반도체 패키지에서 상기 리드프레임의 외부리드와 상기 제1 반도체 칩의 뒷면에 접착테이프를 이용하여 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층과, ③상기 회로형 메탈층의 콘택부에 외부연결단자가 부착되어 탑재되는 제2 반도체 칩과, ④ 상기 회로형 메탈층의 제2 패드와 상기 LOC형 반도체 패키지의 외부리드를 연결하는 결합금선과, ⑤ 상기 LOC형 반도체 패키지, 상기 회로형 메탈층, 상기 결합금선 및 상기 제2 반도체 칩을 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지를 제공한다. 여기서, 상기 제2 반도체 칩은 외부연결단자인 본드패드에 볼 범프가 형성된 것이 적합하다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제3 실시예를 통하여, ① 제1 리드프레임의 다운??(down-set) 영역에 접착테이프로 제1 반도체 칩의 앞면이 접착되고, 상기 제1 반도체 칩의 중앙부에 있는 본드패드와 제1 리드프레임 내부리드를 하부에서 와이어 본딩한 형태의 제1 LOC형 반도체 패키지와, ② 상기 제1 LOC형 반도체 패키지에서 상기 제1 리드프레임의 외부리드와 상기 제1 반도체 칩의 뒷면에 접착테이프로 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층과, ③ 상기 회로형 메탈층 위에 접착테이프로 부착되고, 제2 리드프레임의 다운??(down-set) 영역에 접착테이프로 제2 반도체 칩의 앞면이 접착되고, 상기 제2 반도체 칩의 중앙부에 있는 본드패드와 제2 리드프레임 내부리드를 상부에서 와이어 본딩한 형태의 제2 LOC형 반도체 패키지와, ④ 상기 제1 리드프레임의 외부리드와 회로형 메탈층의 제2 패드를 연결하는 제1 결합금선과, ⑤ 상기 제2 리드프레임의 외부리드와 회로형 메탈층의 제2 패드를 연결하는 제2 결합금선과, ⑥ 상기 제1 LOC형 반도체 패키지, 상기 회로형 메탈층, 상기 제2 LOC형 반도체 패키지 및 상기 제1 및 제2 결합금선을 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 회로형메탈층을 이용한 적층형 반도체 패키지를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제2 LOC형 반도체 패키지는 크기가 서로 다른 것이 적합하다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제4 실시예를 통하여, ① 리드프레임의 다운??(down-set) 영역에 접착테이프로 제1 반도체 칩의 앞면이 접착되고, 상기 제1 반도체 칩의 중앙부에 있는 본드패드와 리드프레임 내부리드를 하부에서 와이어 본딩한 형태의 LOC형 반도체 패키지와, ② 상기 LOC형 반도체 패키지에서 상기 리드프레임의 외부리드와 상기 제1 반도체 칩의 뒷면에 접착테이프로 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층과, ③ 상기 회로형 메탈층에 접착수단을 이용하여 탑재되고 본드패드가 가장자리에 형성된 제2 반도체 칩과, ④ 상기 제2 반도체 칩과 상기 회로형 메탈층의 콘택부를 연결하는 금선과, ⑤ 상기 회로형 메탈층의 제2 패드와 상기 LOC형 반도체 패키지의 외부리드를 연결하는 결합금선과, ⑥ 상기 LOC형 반도체 패키지, 상기 회로형 메탈층, 상기 제2 반도체 칩, 상기 금선 및 상기 결합금선을 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지를 제공한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 와이어 본딩이 가능한 하나 이상의 제1 패드가 형성된 리드프레임의 상하면에 제2 패드 및 콘택부가 형성된 회로형 메탈층을 접착테이프로 접착시키는 단계와, 상기 리드프레임의 제1 패드와 상기 회로형 메탈층의 제2 패드를 금선으로 와이어 본딩하는 단계와, 상기 회로형 메탈층에 반도체 소자을 탑재하는 단계와, 상기 반도체소자가 탑재된 리드프레임을 봉합하는 단계를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 회로형 메탈층에 반도체 소자를 탑재하는 방법은, 상기 반도체 소자의 외부연결단자가 상기 회로형 메탈층의 콘택부와 연결되도록 탑재하는 것이 적합하다. 또한, 상기 반도체 칩이 탑재된 리드프레임을 봉합하는 방법은, 상기 금선, 회로형 메탈층 및 외부연결단자가 덮여 보호될 수 있도록 봉합하는 것이 바람직하다.
본 발명에 따르면, 플라스틱이나 폴리이미드로 이루어진 기판(substrate) 대신에, 구리로 이루어진 리드프레임과 회로형 메탈층으로 적층형 반도체 패키지를 만들기 때문에, 반도체 패키지를 제조하는 공정 혹은 사용하는 과정에서 기판(substrate) 변형을 막을 수 있다. 또한, 적층형 반도체 패키지의 전기전도도 및 열적 성능을 개선할 수 있다. 마지막으로 회로형 메탈층의 물리적. 전기적 특성이 기존의 기판보다 우수하여 적층형 반도체 패키지를 제조하는 과정에서 공정결함을 줄일 수 있고, 제품의 신뢰도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다. 본 명세서에서 말하는 회로형 메탈층의 형태는 예시적인 의미로 사용되고 있으며, 아래의 실시예에 나타난 형태의 구조만을 한정하는 것이 아니다.아래의 실시예에서는 리드프레임의 중에서 외부리드는 갈매기 날개의 형상이지만 이는 "J자"형태로 구부려도 무방하다. 또한 제4 실시예의 접착수단은 접착테이프 대신에 에폭시와 같은 접착제로 치환할 수도 있다. 그리고 반도체 칩의 본드패드에 형성된 볼 범프(ball bump)는 스터드 범프(stud bump)로 변경할 수도 있다.
도 1은 본 발명의 개념을 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 기존에는 칩패드, 내부리드 및 외부리드가 완전히 형성된 리드프레임을 반도체 패키지 조립을 위한 기본 골격재로 사용하거나, 플라스틱이나 폴리이미드판(板)에 구리 패턴이 형성된 기판을 기본 골격재로 사용하였다. 그러나, 본 발명에서는 변형된 리드프레임(100)에 회로형 메탈층(110, 120)을 접착테이프(130)로 부착시킨 후, 금선(140)으로 와이어 본딩(wire bonding)한 재질을 기본 골격재로 사용한다.
따라서, 기존의 리드프레임을 사용할 때보다 효율적으로 반도체 칩이나 반도체 패키지를 적층시킬 수 있고, 기존의 기판보다는 열적, 물리적, 전기적 특성이 양호한 성능을 갖는 적층형 반도체 패키지를 구현할 수 있다.
도 2는 상기 도 1의 상부 회로형 메탈층(110)의 부분 평면도이다.
도 2를 참조하면, 상부 회로형 메탈층(110)은, 재질이 구리 혹은 알루미늄을 재질로 하거나 혹은 이들 중 어느 하나를 포함하는 합금으로 형성할 수 있다. 상기 상부 회로형 메탈층(110) 내부에는 콘택부(112) 및 제2 패드(114)가 형성되어 있다. 상기 콘택부(112)는 상부 회로형 메탈층(110)에 탑재되는 반도체 소자의 외부연결단자, 예컨대 솔더볼, 볼 범프, 외부리드 등이 연결되는 곳이다. 또한, 상기 제 2 메탈층(114)은 금선(140)에 의하여 리드프레임(도1의 100)의 제1 패드(도4의 102A)와 연결되는 곳이다. 그리고 상기 상부 회로형 메탈층(110)의 각 패턴들은 정확한 연결을 위해 고정테이프(116)에 의해 지지된 상태로 정렬되어 있다.
도 3은 도1의 하부 회로형 메탈층(120)의 부분 평면도이다.
도 3을 참조하면, 도 2와 마찬가지로 하부 회로형 메탈층(120) 내부에는 하부에서 탑재되는 반도체 패키지의 외부연결단자와 연결되는 콘택부(112)와 리드프레임의 제1 패드와 연결되는 제2 패드(124)가 존재하며, 복수개의 패턴들을 고정시켜 정렬하기 위한 고정테이프(126)가 접착되어 있다.
도 4는 도1의 리드프레임의 부분 평면도이다.
도 4를 참조하면, 본 발명에 의한 리드프레임(100)은 일반적인 리드프레임과 같이 반도체 칩이 탑재되는 칩패드(chip pad)가 형성되어 있지 않다. 그리고, 반도체 칩이나 반도체 패키지가 탑재되어 안착되는 칩패드의 역할은 회로형 메탈층(110, 120)의 콘택부(112,122)가 대신한다. 따라서, 리드프레임(100)은 내부리드와 외부리드만으로 구성되어 있으며 도면은 내부리드의 평면도이다. 내부리드에는 와이어 본딩으로 회로형 메탈층(110, 120)의 제2 패드(도5의 114, 124)와 연결되는 단자 역할을 수행하는 제1 패드(102A, 102B)가 형성되어 있다.
도 5는 상기 리드프레임(100)에 상부 및 하부 회로형 메탈층(110, 120)이 접착된 상태를 보여주기 위한 평면도이다.
도 5를 참조하면, 리드프레임의 제1 패드(102A)는 상부 회로형 메탈층(110)의 제2 패드(114)와 금선(140)을 통하여 연결된다. 또한 리드프레임의 또 다른제1 패드(102B)는 하부 회로형 메탈층(120)의 제2 패드(124)와 금선(140)으로 연결된다. 따라서, 상기 금선(140)은 리드프레임(110)과 회로형 메탈층(110, 120)을 서로 전기적으로 연결시키는 역할을 수행한다. 또한, 상기 콘택부(112, 122)는 반도체 칩이나 반도체 패키지의 외부연결단자를 회로형 메탈층(110, 120)에 연결시키는 접점(contact point) 역할을 수행한다.
도 6은 도 5의 단면면도이다. 상기 리드프레임(100)에 금선(140)을 이용하여 상부 회로형 메탈층(110) 및 하부 회로형 메탈층(120)이 연결된 상태를 확인할 수 있다.
제1 실시예
도 7은 본 발명의 제1 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지 및 그 제조방법을 설명하기 위해 도시한 단면도이다.
구조
본 발명의 제1 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지의 구조는, ① 와이어 본딩이 가능한 하나 이상의 제1 패드(도4의 102)가 형성된 리드프레임(100)과, ② 상기 리드프레임(100) 상면 및 하면에 접착테이프(130)를 이용하여 접착되고 반도체 소자의 외부연결단자와 연결되는 콘택부(도5 112, 122) 및 상기 리드프레임의 제1 패드와 연결되는 제2 패드(도5의 114, 124)가 내부에 형성된 회로형 메탈층(110, 120)과, ③ 상기 리드프레임(100)의 제1 패드(102)와 상기 회로형 메탈층의 제2 패드를 연결하는 금선(140)과, ④ 상기 회로형 메탈층(110, 120)의 콘택부에 외부연결단자(152, 162)가 연결되어 탑재되는 반도체소자(150, 160)와, ⑤ 상기 금선(140), 상기 반도체 소자(150, 160)의 외부연결단자(152, 162) 및 상기 회로형 메탈층(110, 120)을 봉합할 수 있는 봉합수지(170)로 이루어진다.
제조방법
먼저, 와이어 본딩이 가능한 하나 이상의 제1 패드(도4의 102)가 형성된 리드프레임(100)의 상하면에 제2 패드(도5의 114, 124) 및 콘택부(112, 122)가 형성된 회로형 메탈층(110, 120)을 접착테이프(130)로 접착시킨다.
이어서, 상기 리드프레임(100)의 제1 패드와 상기 회로형 메탈층(110, 120)의 제2 패드(도5의 114, 124)를 금선(140)으로 와이어 본딩하여 리드프레임(100)과 회로형 메탈층(110, 120)을 전기적으로 서로 연결시켜 적층형 반도체 패키지 조립을 위한 기본 골격재를 준비한다.
계속해서, 상기 회로형 메탈층(110, 120)에 반도체 소자(150, 160)을 탑재하는데, 반도체 소자의 외부연결단자, 예컨대 볼 범프(152. 162)가 회로형 메탈층(110, 120)의 콘택부(112, 122)와 연결되도록 탑재한다.
마지막으로, 액상의 봉합수지(170)를 사용하여 상기 반도체 소자(150, 160)가 탑재된 리드프레임(100)을 봉합하되, 전체를 모두 봉합하지 않고, 볼 범프(152, 162) 및, 회로형 메탈층(110, 120), 금선(140) 및 리드프레임(100)의 내부리드만 봉합되도록 봉합공정한 후, 리드프레임(100)의 외부리드를 구부리는 폼임(forming) 공정을 수행한다. 필요하다면, 상기 봉합공정은 외부로 노출된 반도체 칩(150, 160)까지 모두 덮는 형태로 봉합(molding)해도 무방하다.
제1 변형예
도 8은 본 발명의 제1 실시예에 대한 제1 변형예를 설명하기 위해 도시한 단면도이다.
도 8을 참조하면, 도 7에서는 반도체 소자로 볼 범프(ball bump, 152, 162)가 본드패드에 외부연결단자로 형성된 것을 사용하였으나, 본 변형예에서는 반도체 소자(550, 560)로 외부연결단자로 솔더볼(solder ball, 554, 564)이 형성된 반도체 패키지를 사용하는 방식이다. 나머지는 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.
제2 변형예
도 9는 본 발명의 제1 실시예에 대한 제2 변형예를 설명하기 위해 도시한 단면도이다.
도 8을 참조하면, 도 7에서는 반도체 소자로 볼 범프(ball bump, 152, 162)가 본드패드에 외부연결단자로 형성된 것을 사용하였으나, 본 변형예에서는 반도체 소자(650, 660)로 외부연결단자로 리드(lead, 656, 666)이 형성된 반도체 패키지를 사용하는 방식이다. 나머지는 제1 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.
제2 실시예
도 10은 본 발명의 제2 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
본 발명의 제2 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지는, ① 리드프레임(200)의 다운??(D) 영역에 접착테이프(206)를 이용하여 제1 반도체 칩(260)의 앞면이 접착되고, 상기 제1 반도체 칩(260)의 중앙부에 있는 본드패드(미도시)와 상기 리드프레임(200) 내부리드(201)를 하부에서 금선(204)으로 와이어 본딩한 형태의 LOC형 반도체 패키지를 포함한다.
또한, ② 상기 LOC형 반도체 패키지에서 상기 리드프레임의 외부리드(203)와 상기 제1 반도체 칩(260)의 뒷면에 접착테이프(230)를 이용하여 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층(210)을 포함하고, ③상기 회로형 메탈층(210)의 콘택부에 외부연결단자가 부착되어 탑재되는 제2 반도체 칩(250)을 포함한다.
그리고, ④ 상기 회로형 메탈층(210)의 제2 패드와 상기 LOC형 반도체 패키지의 외부리드(203)를 연결하는 결합금선(240)과, ⑤ 상기 LOC형 반도체 패키지, 상기 회로형 메탈층(210), 상기 결합금선(240) 및 상기 제2 반도체 칩(250)을 봉합하는 봉합수지(270)를 포함하여 구성된다.
일반적으로 내부리드와 외부리드는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)와 같은 봉합수지에 의해 덮여지느냐 혹은 덮여지지 않느냐를 기준으로 구분하지만, 본 발명에서는 설명을 용이하게 하기 위하여 LOC형 리드프레임(200)에서 다운??(D)에 의해 아래로 내려간 영역의 리드를 내부리드라 칭하고, 내려가지 않은 영역의 리드를 외부리드라 칭하여 설명하였다. 상기 실시예에서 제2 반도체 칩(250)은 본드패드에 볼 범프(252)가 형성된 것을 사용하는 것이 적합하고, 봉합수지(270)는 제1 실시예와 같은 액상의 봉합수지 대신에 일반적인 반도체 패키지를몰딩(molding)하는데 사용되는 에폭시 몰드 컴파운드(EMC)를 사용하는 것이 적합하다.
제3 실시예
도 11은 본 발명의 제3 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
본 발명의 제3 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지는, ① 제1 리드프레임(300A)의 다운??(D1) 영역에 접착테이프(306A)로 제1 반도체 칩(360)의 앞면이 접착되고, 상기 제1 반도체 칩(360)의 중앙부에 있는 본드패드와 제1 리드프레임 내부리드(301A)를 하부에서 금선(304A)으로 와이어 본딩한 형태의 제1 LOC형 반도체 패키지를 포함한다.
또한 ② 상기 제1 LOC형 반도체 패키지에서 상기 제1 리드프레임의 외부리드(303A)와 상기 제1 반도체 칩(360)의 뒷면에 접착테이프(330A)로 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층(310)과, ③ 상기 회로형 메탈층(310) 위에 접착테이프(330B)로 부착되고, 제2 리드프레임(300B)의 다운??(D2) 영역에 접착테이프(306B)로 제2 반도체 칩(350)의 앞면이 접착되고, 상기 제2 반도체 칩(350)의 중앙부에 있는 본드패드와 제2 리드프레임 내부리드(301B)를 상부에서 금선(304B)으로 와이어 본딩한 형태의 제2 LOC형 반도체 패키지를 포함한다.
그리고 ④ 상기 제1 리드프레임의 외부리드(303A)와 회로형 메탈층(310)의 제2 패드를 연결하는 제1 결합금선(340)과, ⑤ 상기 제2 리드프레임의외부리드(303B)와 회로형 메탈층(310)의 제2 패드를 연결하는 제2 결합금선(342)과, ⑥ 상기 제1 LOC형 반도체 패키지, 상기 회로형 메탈층(310), 상기 제2 LOC형 반도체 패키지 및 상기 제1 및 제2 결합금선(340, 342)을 봉합하는 봉합수지(370)를 포함하여 구성된다. 이러한 구조의 적층형 반도체 패키지는 제1 및 제2 LOC형 반도체 패키지의 크기가 다를 경우에 적용하면 효과적이다.
제4 실시예
도 12은 본 발명의 제4 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지를 설명하기 위해 도시한 단면도이다.
본 발명의 제4 실시예에 의한 회로형 메탈층을 이용한 적층형 반도체 패키지는, ① 리드프레임의 다운??(D) 영역에 접착테이프(406)로 제1 반도체 칩(460)의 앞면이 접착되고, 상기 제1 반도체 칩(460)의 중앙부에 있는 본드패드와 리드프레임 내부리드(401)를 하부에서 금선(404A)으로 와이어 본딩한 형태의 LOC형 반도체 패키지를 포함한다.
또한 ② 상기 LOC형 반도체 패키지에서 상기 리드프레임의 외부리드(403)와 상기 제1 반도체 칩(460)의 뒷면에 접착테이프(430A)로 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층(410)과, ③ 상기 회로형 메탈층(410)에 접착수단(432), 예컨대 접착테이프 및 에폭시(epoxy)를 이용하여 탑재되고 본드패드가 가장자리에 형성된 제2 반도체 칩(450)을 포함한다.
그리고 ④ 상기 제2 반도체 칩(450)과 상기 회로형 메탈층(410)의 콘택부를 연결하는 금선(442)과, ⑤ 상기 회로형 메탈층(410)의 제2 패드와 상기 LOC형 반도체 패키지의 외부리드(403)를 연결하는 결합금선(440)과, ⑥ 상기 LOC형 반도체 패키지, 상기 회로형 메탈층(410), 상기 제2 반도체 칩(450), 상기 금선(442) 및 상기 결합금선(440)을 봉합하는 봉합수지(470)를 포함하여 구성된다. 대부분의 LOC형 반도체 패키지에 사용되는 반도체 칩은 본드패드가 중앙부에 2열로 형성된 것을 사용하지만, 본 실시예의 제2 반도체 칩(450)은 본드패드가 반도체 칩의 가장자리에 형성된 특징이 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 적층형 반도체 패키지의 기본골격재로 기판(substrate) 대신에 변형된 리드프레임과 회로형 메탈층을 사용하고, 리드프레임과 회로형 메탈층의 연결을 와이어 본딩으로 하기 때문에 원소재의 변경이나 기타 제조공정을 변경하는 것이 불필요한 장점이 있다.
둘째, 기존의 방식은 인쇄회로기판(PCB)이나 기판(substrate)의 관통홀(through hole)을 통해 층간 전기적인 연결을 만들어 주지만, 본 발명은 회로형 메탈층의 제2 패드에 구멍을 뚫어 금선을 이용한 와이어 본딩으로 상하간 전기적인 연결을 한다. 따라서 기존의 기판이나 인쇄회로기판을 사용할 때보다 전기전도성 및 열전도성이 우수하기 때문에 적층형 반도체 패키지의 성능을 개선시킬 수 있다.
셋째, 본 발명에서 기본 골격재로 사용하는 변형된 리드프레임과 회로형 메탈층은 기존에 사용하던 인쇄회로기판이나 기판(substrate)보다 물리적, 기계적 특성이 더 우수한 소재이기 때문에 적층형 반도체 패키지를 조립하는 과정에서 발생할 수 있는 크랙(crack)과 같은 공정결함을 감소시키고, 기타 외부 손상(damage)에 의하여 발생할 수 있는 결함 발생 가능성을 줄여 보다 우수한 신뢰도를 달성할 수 있다.

Claims (20)

  1. 와이어 본딩이 가능한 하나 이상의 제1 패드가 형성된 리드프레임;
    상기 리드프레임 상면 및 하면에 접착테이프를 이용하여 접착되고 반도체 소자의 외부연결단자와 연결되는 콘택부 및 상기 리드프레임의 제1 패드와 연결되는 제2 패드가 내부에 형성된 회로형 메탈층;
    상기 리드프레임의 제1 패드와 상기 회로형 메탈층의 제2 패드를 연결하는 금선; 및
    상기 회로형 메탈층의 콘택부에 외부연결단자가 연결되어 탑재되는 반도체 소자를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 리드프레임 및 회로형 메탈층은 재질이 구리 및 알루미늄중 어느 하나를 포함하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 소자는 볼 범프가 형성된 반도체 칩, 솔더볼이 외부에 형성된 반도체 패키지, 리드가 외부에 형성된 반도체 패키지중에서 어느 하나인 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  4. 제3항에 있어서,
    상기 리드가 외부로 형성된 반도체 패키지는 두 개의 반도체 칩 혹은 반도체 패키지가 적층된 형태인 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 회로형 메탈층의 콘택부와 제2 패드는 전기적으로 서로 연결된 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  6. 제1항에 있어서,
    상기 회로형 메탈층을 이용한 적층형 반도체 패키지는,
    상기 금선, 상기 반도체 소자의 외부연결단자 및 상기 회로형 메탈층을 봉합하는 봉합수지를 더 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  7. 와이어 본딩이 가능한 하나 이상의 제1 패드가 형성된 리드프레임의 상하면에 제2 패드 및 콘택부가 형성된 회로형 메탈층을 접착테이프로 접착시키는 단계;
    상기 리드프레임의 제1 패드와 상기 회로형 메탈층의 제2 패드를 금선으로 와이어 본딩하는 단계;
    상기 회로형 메탈층에 반도체 소자을 탑재하는 단계; 및
    상기 반도체 소자가 탑재된 리드프레임을 봉합하는 단계를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지 제조방법.
  8. 제7항에 있어서,
    상기 회로형 메탈층에 반도체 소자를 탑재하는 방법은,
    상기 반도체 소자의 외부연결단자가 상기 회로형 메탈층의 콘택부와 연결되도록 탑재하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지 제조방법.
  9. 제7항에 있어서,
    상기 반도체 칩이 탑재된 리드프레임을 봉합하는 방법은,
    상기 금선, 회로형 메탈층 및 외부연결단자가 덮여 보호될 수 있도록 봉합하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지 제조방법.
  10. 리드프레임의 다운??(down-set) 영역에 접착테이프를 이용하여 제1 반도체 칩의 앞면이 접착되고, 상기 제1 반도체 칩의 중앙부에 있는 본드패드와 상기 리드프레임 내부리드를 하부에서 와이어 본딩한 형태의 LOC형 반도체 패키지;
    상기 LOC형 반도체 패키지에서 상기 리드프레임의 외부리드와 상기 제1 반도체 칩의 뒷면에 접착테이프를 이용하여 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층;
    상기 회로형 메탈층의 콘택부에 외부연결단자가 부착되어 탑재되는 제2 반도체 칩;
    상기 회로형 메탈층의 제2 패드와 상기 LOC형 반도체 패키지의 외부리드를 연결하는 결합금선; 및
    상기 LOC형 반도체 패키지, 상기 회로형 메탈층, 상기 결합금선 및 상기 제2 반도체 칩을 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  11. 제10항에 있어서,
    상기 회로형 메탈층은 재질이 구리 및 알루미늄중 어느 하나를 포함하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  12. 제10항에 있어서,
    상기 회로형 메탈층의 콘택부와 제2 패드는 전기적으로 서로 연결된 형태인것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  13. 제10항에 있어서,
    상기 제2 반도체 칩은 외부연결단자인 본드 패드에 볼 범프(ball bump)가 형성된 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  14. 제1 리드프레임의 다운??(down-set) 영역에 접착테이프로 제1 반도체 칩의 앞면이 접착되고, 상기 제1 반도체 칩의 중앙부에 있는 본드패드와 제1 리드프레임 내부리드를 하부에서 와이어 본딩한 형태의 제1 LOC형 반도체 패키지;
    상기 제1 LOC형 반도체 패키지에서 상기 제1 리드프레임의 외부리드와 상기 제1 반도체 칩의 뒷면에 접착테이프로 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층;
    상기 회로형 메탈층 위에 접착테이프로 제2 리드프레임의 외부리드가 부착되고, 제2 리드프레임의 다운??(down-set) 영역에 접착테이프로 제2 반도체 칩의 앞면이 접착되고, 상기 제2 반도체 칩의 중앙부에 있는 본드패드와 제2 리드프레임 내부리드를 상부에서 와이어 본딩한 형태의 제2 LOC형 반도체 패키지;
    상기 제1 리드프레임의 외부리드와 회로형 메탈층의 제2 패드를 연결하는 제1 결합금선;
    상기 제2 리드프레임의 외부리드와 회로형 메탈층의 제2 패드를 연결하는 제2 결합금선; 및
    상기 제1 LOC형 반도체 패키지, 상기 회로형 메탈층, 상기 제2 LOC형 반도체 패키지 및 상기 제1 및 제2 결합금선을 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  15. 제14항에 있어서,
    상기 제1 및 제2 LOC형 반도체 패키지는 크기가 서로 다른 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  16. 제14항에 있어서,
    상기 회로형 메탈층은 재질이 구리 혹은 알루미늄중 어느 하나를 포함하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  17. 제14항에 있어서,
    상기 회로형 메탈층의 콘택부 및 제2 패드는 전기적으로 서로 연결된 형태인 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  18. 리드프레임의 다운??(down-set) 영역에 접착테이프로 제1 반도체 칩의 앞면이 접착되고, 상기 제1 반도체 칩의 중앙부에 있는 본드패드와 리드프레임 내부리드를 하부에서 와이어 본딩한 형태의 LOC형 반도체 패키지;
    상기 LOC형 반도체 패키지에서 상기 리드프레임의 외부리드와 상기 제1 반도체 칩의 뒷면에 접착테이프로 부착되고, 콘택부 및 제2 패드가 내부에 형성된 회로형 메탈층;
    상기 회로형 메탈층에 접착수단을 이용하여 탑재되고 본드패드가 가장자리에 형성된 제2 반도체 칩;
    상기 제2 반도체 칩과 상기 회로형 메탈층의 콘택부를 연결하는 금선;
    상기 회로형 메탈층의 제2 패드와 상기 LOC형 반도체 패키지의 외부리드를 연결하는 결합금선; 및
    상기 LOC형 반도체 패키지, 상기 회로형 메탈층, 상기 제2 반도체 칩, 상기 금선 및 상기 결합금선을 봉합하는 봉합수지를 구비하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  19. 제18항에 있어서,
    상기 회로형 메탈층은 재질이 구리 혹은 알루미늄중 어느 하나를 포함하는 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
  20. 제18항에 있어서,
    상기 회로형 메탈층의 콘택부 및 제2 패드는 전기적으로 서로 연결된 형태인 것을 특징으로 하는 회로형 메탈층을 이용한 적층형 반도체 패키지.
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