KR100752198B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, (a) 제1 도전패턴을 포함하는 제1 반도체 기판을 형성하는 단계; (b) 상기 제1 반도체 기판 상에 접착성 페이스트를 이용하여 제2 도전패턴을 포함하는 제2 반도체 기판을 접착하는 단계; (c) 상기 제1 반도체 기판 및 상기 제2 반도체 기판을 패터닝하여 관통홀을 형성하는 단계; 및 (d) 상기 관통홀에 배리어 메탈을 증착하고, 금속 물질을 매립하고 평탄화하여 관통전극을 형성하는 단계를 포함한다.
본 발명에 의하면, SIP를 이용한 반도체 소자의 제조 방법을 제공함으로써, 임플란트 층의 수를 50% 이상 줄일 수 있고, 이에 따라 공정 시간을 단축할 수 있으며, 시스템 레벨의 고집적 IC를 실현할 수 있다.
SIP, 반도체, 관통전극, 임플란트 층

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11: 제1 반도체 기판 12: 제1 절연막
13: 제1 도전패턴 14: 접착성 페이스트
15: 제2 반도체 기판 16: 제2 절연막
17: 제2 도전패턴 18: 관통홀
19: 배리어 메탈 20: 관통전극
21: 보호막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 SIP를 이용하여 서로 다른 부품이나 IC를 하나의 패키지로 통합하고, 관통전극을 이용하여 전기적으로 연결하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈 를 줄이는 기술과, 다수개의 개별소자들을 원칩(One Chip)화하는 SoC(System On Chip) 기술 및 다수개의 개별소자들을 하나의 패키지(Package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.
이중 SIP 기술은 복수개의 실리콘 칩을 수평, 수직적으로 하나의 패키지로 실장하는 기술로서, 기존 MCM(Multi-Chip Module) 개념의 연장선상에 있다. 기존 MCM의 경우는 패키지 제조 시 수평 실장이 주된 방향이었으나 SIP의 경우는 복수개의 칩을 수직으로 적층하는 기술이 주로 적용된다.
시스템 측면에서 볼 때, 적층된 복수의 칩들의 특성 및 파워 입력 노이즈 감소(Power in-put noise reduction)에 관련하여 저항성, 용량성, 유도성 등의 수동형 소자(Passive device)가 시스템 보드(System board)에 많이 실장된다.
특히, 용량성 소자(Capacitor)는 각 칩에 형성된 소자와의 근접 정도에 따라서 인덕턴스의 값이 결정되며, 용량성 소자가 각 칩에 형성된 소자에 가깝게 실장 될수록 로우 인덕턴스(Low inductance)를 구현시킬 수 있는 장점이 있다.
하지만, 다양한 설계 룰(Design Rule)을 가진 여러 종류의 소자를 한개의 칩에 구현하는 것은 매우 어려운 작업이며, 공정상 많은 어려움에 직면하고 있는 것이 현실이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, SIP를 이용하여 서로 다른 부품이나 IC를 하나의 패키지로 통합하고, 관통전극을 이용하여 전기적으로 연결하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 다른 목적은 ~을 제공한다.
본 발명의 다른 목적은 ~을 제공한다.
본 발명의 또 다른 목적은 ~을 제공한다.
이와 같은 목적을 달성하기 위한 본 발명은, 반도체 소자의 제조 방법에 있어서, (a) 제1 도전패턴을 포함하는 제1 반도체 기판을 형성하는 단계; (b) 상기 제1 반도체 기판 상에 접착성 페이스트를 이용하여 제2 도전패턴을 포함하는 제2 반도체 기판을 접착하는 단계; (c) 상기 제1 반도체 기판 및 상기 제2 반도체 기판을 패터닝하여 관통홀을 형성하는 단계; 및 (d) 상기 관통홀에 배리어 메탈을 증착하고, 금속 물질을 매립하고 평탄화하여 관통전극을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 제1 반도체 기판(11) 상에 제1 절연막(12)을 형성하고 제1 절연막(12)에 대해 소정의 전도성을 가지는 제1 도전패턴(13)이 각각 구비된다.
제1 도전패턴(13)은 소스/드레인 영역, 게이트 전극, 또는 비트 라인일 수 있으며, 커패시터의 상부 전극 또는 하부 배선일 수 있다. 또한, 제1 도전패턴(13) 은 일반적인 포토 리소그래피/식각 공정 또는 다마신 공정을 이용하여 형성할 수 있다.
제1 절연막(12)에 제1 도전패턴(13)을 각각 형성한 후, 도 1b에 도시된 바와 같이 제2 반도체 기판(15)이 접착성 페이스트(14)를 이용하여 제1 절연막(12) 상에 접착 구비된다. 여기서, 접착성 페이스트(14)는 에폭시계의 접착제 또는 플라스틱 재질의 본딩물질일 수 있다. 이어서, 제2 반도체 기판(15) 상에 제2 절연막(16)을 형성하고 제2 절연막(16)에 대해 소정의 전도성을 가지는 제2 도전패턴(17)이 각각 구비된다.
제2 도전패턴(17)은 소스/드레인 영역, 게이트 전극, 또는 비트 라인일 수 있으며, 커패시터의 상부 전극 또는 하부 배선일 수 있다. 또한, 제2 도전패턴(17)은 일반적인 포토 리소그래피/식각 공정 또는 다마신 공정을 이용하여 형성할 수 있다.
도 1c에 도시된 바와 같이, 제1 반도체 기판(11) 및 제2 반도체 기판(15)을 패터닝하여 관통홀(18)을 형성한다. 이어서, 관통홀(18) 내벽에 물리 기상 증착(PVD: Physical Vapor Deposition), 스퍼터링(Sputtering), 증발(Evaporation), 레이저 박리(Laser Ablation), 원자층 증착(ALD: Atomic Layer Deposition) 및 화학 기상 증착(CVD: Chemical Vapor Deposition) 등의 금속 박막 증착 방법을 이용하여 Ti, TiN, Ti/TiN, Ta, TaN, Ta/TaN, TaN/Ta, Co, Co 화합물, Ni, Ni 화합물, W, W 화합물, 질화물 등의 배리어 메탈(Barrier Metal)(19)을 증착한다.
도 1d에 도시된 바와 같이, 관통홀(18)에 물리 기상 증착(PVD: Physical Vapor Deposition), 스퍼터링(Sputtering), 증발(Evaporation), 레이저 박리(Laser Ablation), 전기도금법(ECP: Electro Copper Plating), 원자층 증착(ALD: Atomic Layer Deposition) 및 화학 기상 증착(CVD: Chemical Vapor Deposition) 등의 금속 박막 증착 방법을 이용하여 Al, Al 화합물, Cu, Cu 화합물, W, W 화합물 등의 금속물질을 매립하고, CMP(Chemical Mechanical Polishing), 에치백(Etch Back) 등의 공정을 이용하여 평탄화함으로써, 관통전극(20)을 형성한다.
도 1e에 도시된 바와 같이, 제2 절연막(16) 상에 전기로, CVD, PVD 등의 방법을 이용하여 SiO2, BPSG, TEOS, SiN 등의 보호막(21)을 증착한다. 이후, 백 그라인드(Back Grind) 공정을 통하여 제1 반도체 기판(11)의 하부에 관통전극(20)이 드러나도록 한다.
비록, 본 발명의 일실시예에서는 제1 반도체 기판(11)과 제2 반도체 기판(15)을 접착성 페이스트(14)를 이용하여 접착하고, 제1 반도체 기판(11) 및 제2 반도체 기판(15)에 관통전극(20)을 형성하는 반도체 소자의 제조 공정에 대해서 설명하고 있지만, 이에 한정하는 것은 아니다.
즉, 제1 반도체 기판(11) 및 제2 반도체 기판(15)에 각각의 관통전극을 형성하고, 제1 반도체 기판(11) 및 제2 반도체 기판(15)의 각각의 관통전극을 구리 플러그 등과 같은 접합 물질을 이용하여 접합함으로써, 제1 반도체 기판(11)과 제2 반도체 기판(15)을 전기적으로 연결하는 방법에 의해서도 반도체 소자를 제작할 수 있을 것이다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, SIP를 이용한 반도체 소자의 제조 방법을 제공함으로써, 임플란트 층의 수를 50% 이상 줄일 수 있고, 이에 따라 공정 시간을 단축할 수 있으며, 시스템 레벨의 고집적 IC를 실현할 수 있다.

Claims (5)

  1. 반도체 소자의 제조 방법에 있어서,
    (a) 제1 도전패턴을 포함하는 제1 반도체 기판을 형성하는 단계;
    (b) 상기 제1 반도체 기판 상에 접착성 페이스트를 이용하여 제2 도전패턴을 포함하는 제2 반도체 기판을 접착하는 단계;
    (c) 상기 제1 반도체 기판 및 상기 제2 반도체 기판을 패터닝하여 관통홀을 형성하는 단계; 및
    (d) 상기 관통홀에 배리어 메탈을 증착하고, 금속 물질을 매립하고 평탄화하여 관통전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에서, 상기 단계 (d) 이후에,
    (e) 상기 제2 반도체 기판 상에 보호막을 증착하고, 백 그라인드(Back Grind) 공정을 통하여 상기 제1 반도체 기판의 하부에 상기 관통전극이 드러나도록 하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 접착성 페이스트는 에폭시계의 접착제 또는 플라스틱 재질의 본딩물질 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에서, 상기 단계 (d)는,
    상기 관통홀 내벽에 물리 기상 증착(PVD: Physical Vapor Deposition), 스퍼터링(Sputtering), 증발(Evaporation), 레이저 박리(Laser Ablation), 원자층 증착(ALD: Atomic Layer Deposition) 및 화학 기상 증착(CVD: Chemical Vapor Deposition) 중 하나의 금속 박막 증착 방법을 이용하여 Ti, TiN, Ti/TiN, Ta, TaN, Ta/TaN, TaN/Ta, Co, Co 화합물, Ni, Ni 화합물, W, W 화합물, 질화물 중 적어도 하나 이상을 포함하는 배리어 메탈(Barrier Metal)을 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에서, 상기 단계 (d)는,
    상기 관통홀에 물리 기상 증착(PVD: Physical Vapor Deposition), 스퍼터링(Sputtering), 증발(Evaporation), 레이저 박리(Laser Ablation), 전기도금법(ECP: Electro Copper Plating), 원자층 증착(ALD: Atomic Layer Deposition) 및 화학 기상 증착(CVD: Chemical Vapor Deposition) 중 하나의 금속 박막 증착 방법을 이용하여 Al, Al 화합물, Cu, Cu 화합물, W, W 화합물 중 적어도 하나 이상을 포함하는 금속물질을 매립하고, CMP(Chemical Mechanical Polishing), 에치백(Etch Back) 중 하나의 공정을 이용하여 평탄화함으로써, 상기 관통전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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