KR101001256B1 - 비아 홀을 형성하는 방법 - Google Patents

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Abstract

반도체 칩에 비아 홀을 형성하는 방법이 제공된다. 상기 비아 홀을 형성하는 방법은 비아 홀을 형성할 반도체 칩들을 포함하는 웨이퍼를 준비하는 단계, 및 준비된 웨이퍼에 마이크로 팁(Micro tip)을 물리적으로 접촉시켜 상기 반도체 칩들에 구멍을 뚫어 상기 비아 홀을 형성하는 단계를 포함한다.
SiP(System In Package), 비아 홀(Via hole)

Description

비아 홀을 형성하는 방법{Method of forming a Via hole}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 SiP 제조시 칩들 간의 연결(interconnection)을 위하여 딥 콘택을 노출하는 방법에 관한 것이다.
최근 전자 산업의 발전이 급속히 이루어지고 있으며, 사용자의 요구에 따라 전자 제품은 소형화, 경량화 및 다기능화가 요구되고 있다. 이러한 요구에 따라 개발된 전자 제품 조립 기술의 하나로서, 동일 또는 이종의 집적회로 칩(Integrated Circuit Chip)들을 하나의 단위 모듈(module)로 구현하는 기술이 개발되고 있다.
이러한 추세에 따라 개발된 새로운 패키지 기술로는 SoC(System on chip) 및 SiP(System In Package) 등이 있다.
도 1a는 일반적인 SoC의 구성도를 나타내고, 도 1b는 일반적인 SiP의 개념도를 나타낸다.
SoC의 경우 상이한 디자인 룰을 갖는 여러 칩들을 하나의 시스템 칩(system chip)으로 제작하기 어려우며, 하나의 시스템 칩 내에 구현된 모든 소자들이 동작해야 시스템 칩이 작동하므로 생산성이 낮아질 수 있다. 이러한 문제를 해결하기 위해 나온 것이 SiP이다. 일반적으로 SIP는 한 개의 패키지에 복수의 반도체 칩들을 배열 또는 적층하여 그 자체가 하나의 완벽한 시스템으로서 작동하는 제품 기술을 말한다.
SiP는 적층된 복수의 반도체 칩들과 딥 콘택(deep contact)을 포함하며, 상기 복수의 반도체 칩들은 상기 딥 콘택을 통하여 서로 전기적으로 연결될 수 있다.
도 3은 일반적인 복수의 반도체 칩들(210, 220, 230)을 포함하는 SiP의 단면도를 나타낸다. 도 3을 참조하면, 상기 SiP는 제1 칩(210), 제2 칩(220), 및 제3 칩(230)을 포함한다.
상기 제1 칩(210)은 상기 SiP의 하부 칩(bottom chip)으로 제1 실리콘층(212), 제1 금속 배선층(214), 제1 배리어막(216), 패드(217), 및 제1 연결부(218, 219)를 포함한다.
상기 제1 금속 배선층(214)은 상기 제1 실리콘층(212) 상에 형성된 실리콘 산화막(214-1) 및 상기 실리콘 산화막(214-1)에 형성된 금속 배선(214-2)을 포함한다.
상기 제1 배리어막(216) 및 상기 패드(217)는 상기 실리콘 산화막(214-1) 상에 형성된다. 상기 제1 연결부(218, 219)는 상기 제1 배리어막(216) 상에 형성되며, 상기 금속 배선(214-1)과 전기적으로 연결된다. 예컨대, 상기 제1 연결부(218, 219)는 구리(218), 또는 구리와 주석(219)의 합금으로 형성될 수 있다.
상기 제2 칩(220)은 제2 연결부(222), 제2 배리어막((barrier film, 224), 제2 연결부(222), 제2 배리어막(224), 제2 실리콘층(226), 상기 제2 실리콘층(226) 상에 형성된 제2 금속 배선층(227), 상기 제2 금속 배선층과 상기 실리콘층(226) 내에 형성된 제1 딥 콘택(deep contact, 242), 상기 제2 금속 배선층(227) 상에 형성된 제3 배리어막(228), 및 상기 제3 배리어막(228) 상에 형성된 제3 연결부(229)를 포함한다.
상기 제2 연결부(222)는 상기 제1 연결부(218, 219)와 접속된다. 상기 제2 배리어막(224)은 상기 제2 연결부(222)와 상기 제2 실리콘층(226) 사이에 형성된다. 상기 제2 금속 배선층(227)은 상기 제2 실리콘층(226) 상에 형성되며, 상기 제1 배선층(214)처럼 실리콘 산화막(217-1)과 금속 배선(217-2)을 포함한다.
상기 제1 딥 콘택(242)은 상기 제2 실리콘층(226), 상기 제2 금속 배선층(227)의 상기 실리콘 산화막(217-1), 상기 제2 배리어막(224)을 선택적으로 식각하여 비아홀(via hole, 240)을 형성하고, 상기 비아홀(240) 내에 텅스턴 등의 도전 물질을 매립하여 형성될 수 있다. 상기 제1 딥 콘택(242)은 상기 제2 연결부(222)와 전기적으로 접촉된다.
도 3에 도시된 바와 같이, 상기 제3 칩(230)은 제3 연결부(232, 234), 제4 배리어막(236), 제3 금속 배선층(238), 및 제2 딥 콘택(239)을 포함하며, 상기 제2 칩(220)과 전기적으로 연결되기 전의 상태이다.
이와 같이 SiP는 딥 비아 홀(deep via hole)에 형성된 딥 콘택을 이용하여 다수의 칩들을 서로 연결하여 시스템을 형성하는 것으로 딥 비아 홀을 형성하는 것이 관건이다.
일반적으로 건식 식각(dry etching)을 이용하여 상기 딥 비아 홀을 형성한 다. 그러나 딥 비아 홀의 사이즈(size)가 10um ~ 50um로 매우 크기 때문에 건식 식각 공정 자체가 어려우며, 딥 비아 홀 형성 과정에서 플라즈마 데미지(plasma damage)가 발생될 수 있고, 부산물(by-product)이 많이 발생할 수 있으며 이러한 부산물을 제거하는데 비용 및 시간이 소모된다.
도 2는 건식 식각을 이용하여 SiP의 딥 비아 홀(315)을 형성할 때 발생하는 부산물(320)을 나타낸다. 예컨대, 건식 식각을 이용하여 UTM(Ultra Thick Metal) 구조물을 생성하는 공정에 발생하는 부산물을 습식 식각을 통해 제거하는 데에는 비싼 솔벤트(solvent)가 대량으로 사용되고, 공정 시간도 오래 소요되므로 비용이 많이 든다. 이러한 이유로 SiP의 딥 비아 홀 형성을 위하여 건식 식각을 사용하는 것은 여러 가지 문제점이 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩에 딥 비아 홀을 형성하는 공정을 포토 리쏘그라피 및 건식 식각 공정을 통한 패터닝 공정을 수행하지 않고 마이크로 팁을 이용한 물리적인 방법을 이용하여 형성하는 방법을 제공하는 데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 칩에 비아 홀을 형성하는 방법은 비아 홀(Via hole)를 형성할 반도체 칩들을 포함하는 웨이퍼를 준비하는 단계, 및 준비된 웨이퍼에 마이크로 팁(Micro tip)을 물리적으 로 접촉시켜 상기 반도체 칩들에 구멍을 뚫어 상기 비아 홀을 형성하는 단계를 포함한다. 상기 웨이퍼를 준비하는 단계는 SiP(System on Package)의 반도체 칩들을 포함하는 웨이퍼를 준비할 수 있다.
상기 비아 홀을 형성하는 단계는 준비된 웨이퍼 상에 상기 마이크로 팁을 정렬시키는 단계, 정렬된 마이크로 팁을 상기 웨이퍼에 접촉하도록 이동시키는 단계 및, 접촉된 마이크로 팁에 의하여 상기 반도체 칩들에 물리적으로 구멍을 뚫어 상기 비아 홀을 형성하는 단계를 포함할 수 있다.
또한 상기 비아 홀을 형성하는 단계는 준비된 웨이퍼에 포함된 단위 반도체 칩에 형성될 비아 홀의 개수 및 위치에 따라 패터닝된 마이크로 팁을 준비하는 단계, 패터닝된 마이크로 팁을 상기 단위 반도체 칩에 정렬시키는 단계, 및 정렬된 마이크로 팁을 상기 단위 반도체 칩에 접촉시켜 물리적으로 구멍을 뚫어 정렬된 마이크로 팁에 대응하는 비아 홀을 상기 단위 반도체 칩에 한번에 형성하는 단계를 포함할 수 있다.
또한 상기 비아 홀을 형성하는 단계는 준비된 웨이퍼에 형성될 비아 홀의 개수 및 위치에 따라 패터닝된 마이크로 팁을 준비하는 단계, 패터닝된 마이크로 팁을 상기 웨이퍼 상에 정렬시키는 단계, 및 정렬된 마이크로 팁을 상기 웨이퍼에 접촉시켜 물리적으로 구멍을 뚫어 정렬된 마이크로 팁에 대응하는 비아 홀을 웨이퍼에 한번에 형성하는 단계를 포함할 수 있다.
상기 반도체 칩에 비아 홀을 형성하는 방법은 준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉하기 전에 접촉 부위에 캐미컬(chemical)을 공급하여 상기 접촉 부위를 약화시키는 단계를 더 포함할 수 있다. 또한 상기 반도체 칩에 비아 홀을 형성하는 방법은 준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉하는 중에 접촉 부위에 캐미컬(chemical)을 공급하여 상기 접촉 부위를 약화시키는 단계를 더 포함할 수 있다.
상기 반도체 칩에 비아 홀을 형성하는 방법은 상기 준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉시켜 상기 반도체 칩들에 구멍을 뚫는 도중에 발생하는 부산물을 흡입하여 제거하는 단계를 더 포함할 수 있다. 상기 반도체 칩에 비아 홀을 형성하는 단계는 상기 준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉시켜 상기 반도체 칩들에 구멍을 뚫는 도중에 발생하는 부산물에 가스를 분사시켜 제거하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 칩에 비아 홀을 형성하는 방법은 비아 홀 패터닝등을 위한 포토 레지스트 패턴을 사용하지 않고 딥 비아를 형성할 수 있으며, 마이크로 팁을 이용하여 물리적으로 딥 비아 홀을 형성하므로 건식 식각으로 인한 부산물이 형성되지 않고 플라즈마 손상 등의 피해를 줄일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 4는 본 발명의 실시 예에 따른 반도체 소자에 딥 비아를 물리적 방법을 이용하여 형성하는 개념도를 나타낸다. 도 4를 참조하면 딥 비아 홀을 형성할 웨이퍼(430) 상의 반도체 칩(440)을 준비한다. 예컨대, 도 2에 도시된 SiP의 제2 칩(220)과 같은 반도체 칩(440)을 준비한다. 이때 상기 반도체 칩(440)은 상기 제 2칩(220)의 제2 실리콘층(226) 및 제2 금속 배선층(227)이 형성된 후 제1 딥 콘택(deep contact, 242)이 형성되기 전까지의 제조 공정이 완료한 상태이다.
적어도 하나의 마이크로 팁(420)이 부착된 보드(Board, 410)는 이동부(405)에 연결된다. 상기 이동부(415)는 상기 마이크로 팁(420)이 부착된 보드(410)가 상기 웨이퍼(430) 상에서 상하좌우로 이동할 수 있도록 한다.
상기 보드(410)는 상기 웨이퍼(430)에 형성된 단일 칩(440) 단위의 크기로 형성될 수 있다. 상기 보드(410)는 상기 이동부(405)에 의해 상기 웨이퍼(430)의 좌표를 따라 이동가능하다.
상기 이동부(405)에 의하여 상기 보드(410)의 적어도 하나의 마이크로 팁(420)은 상기 웨이퍼(430)의 특정 좌표에 위치하는 반도체 칩(440) 상에 정렬될 수 있다. 상기 이동부(405)에 의하여 상기 반도체 칩(440) 상에 정렬된 상기 적어도 마이크로 팁(420)은 상기 반도체 칩(440)을 향하여 하강한다.
상기 보드(410)가 하강함에 따라 상기 보드(410) 하부에 부착된 적어도 하나의 마이크로 팁(420)이 상기 반도체 칩(440)에 접촉한 후 물리적으로 구멍을 뚫는다. 이렇게 물리적으로 구멍을 뚫으므로써 딥 비아 홀을 형성할 수 있다.
예컨대, 상기 마이크로 팁(420)을 사용하여 상기 제2 칩(220)의 제2 실리콘 층(226)과 제2 금속 배선층(227)의 실리콘 산화막(217-1)에 물리적인 구멍을 뚫기 위해서는 상기 마이크로 팁(420)은 상기 제2 실리콘층(226)과 상기 실리콘 산화막(217-1)보다 물리적 강도가 큰 물질로 형성되어야 한다. 예컨대, 상기 마이크로 팁(420)은 알루미늄, 텅스텐, 티타늄 등의 금속 물질 또는 이들 금속 물질들의 합금으로 형성될 수 있고, 강도가 강한 세라믹 또는 세라믹 합금으로 형성될 수 있으며, 강화 플라스틱(예컨대, 열경화성 수지) 등으로 형성될 수 있다.
상기 보드(410) 하부에 마이크로 팁(420)이 하나 형성되어 상기 보드(410)가 상기 웨이퍼 상의 좌표 값을 이동하며 딥 비아 홀을 뚫을 수 있다. 또한 적어도 하나의 마이크로 팁(420)이 상기 반도체 칩(440)에 형성할 딥 비아 홀의 개수 및 위치에 일치하도록 패터닝되어 칩 사이즈를 갖는 보드(410) 하부에 형성될 수 있다. 따라서 상기 보드(410)가 상기 반도체 칩(440) 상에 정렬되면, 상기 반도체 칩(440)에 형성하고자 하는 딥 비아 홀의 위치에 상기 마이크로 팁(420)이 자동적으로 정렬될 수 있다.
도 5는 도 4에 도시된 마이크로 팁(420)의 개략도를 나타낸다. 도 5를 참조하면, 상기 마이크로 팁(420)은 본체(510), 캐미컬 노즐(chemical nozzle, 520), 및 흡입 및 분사 노즐(530)을 포함한다.
상기 본체(510)는 끝이 뽀족한 형태로 형성되나, 이에 한정되는 것은 아니다. 상기 본체(510)는 형성될 딥 비아 홀의 크기에 맞추어 직경(예컨대, 5~ 100um)이 조정될 수 있다.
또한 상기 본체(510)는 딥 비아 홀을 형성할 반도체 칩에 형성된 실리콘층 또는 실리콘 산화막과 직접 접촉하여 구멍을 뚫어야 하므로 상기 실리콘층 및 실리콘 산화막보다 강도가 강한 물질로 형성된다.
상기 캐미컬 노즐(520)은 상기 본체(510) 일측에 부착되며, 상기 마이크로 팁(420)이 딥 비아 홀을 형성할 반도체 칩의 실리콘층 또는 실리콘 산화막과 접촉하기 전 또는 접촉하는 중에 접촉 부위의 실리콘층 또는 실리콘 산화막에 캐미컬(chemical)을 공급한다.
이때 공급되는 캐미컬은 HF, TMAH(tetramethylammonium hydroxide) 또는 KOH 용액일 수 있다. 공급된 캐미컬에 의하여 접촉 부위의 실리콘층 또는 실리콘 산화막이 녹거나 그 딱딱함(Hardness)이 약화된다.
따라서 캐미컬에 의해 딱딱함이 약화된 실리콘층 또는 실리콘 산화막에 대하여 마이크로 팁에 의한 물리적인 구멍 뚫기가 효과적으로 수행될 수 있다.
상기 흡입 및 분사 노즐(530)은 상기 본체(510)의 타측에 부착되며, 상기 마이크로 팁(420)이 실리콘층 또는 실리콘 산화막에 구멍을 뚫을 때 발생되는 부산물(예컨대, 실리콘 또는 실리콘 산화막의 잔여물)을 흡입하여 제거할 수 있다.
또한 상기 흡입 및 분사 노즐(530)은 상기 마이크로 팁(420)이 실리콘층 또는 실리콘 산화막에 구멍을 뚫을 때 발생되는 부산물(예컨대, 실리콘 또는 실리콘 산화막의 잔여물)에 가스를 분사시켜 제거할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 소자에 딥 비아를 물리적 방법을 이용하여 형성하는 개념도를 나타낸다. 도 6을 참조하면, 마이크로 팁(620)이 부착된 보드(610)를 웨이퍼 형태, 예컨대 웨이퍼의 크기 및 모양과 일치하도록 제 작하여 웨이퍼(630) 상의 다수의 반도체 칩들 각각에 대하여 형성하고자 하는 딥 비아 홀을 한 번의 구멍뚫기 작업을 통하여 형성할 수 있다. 이로 인하여 공정 시간의 단축을 가져올 수 있으므로 생산성의 극대화가 가능할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a는 일반적인 SoC의 구성도를 나타낸다.
도 1b는 일반적인 SiP의 개념도를 나타낸다.
도 2는 일반적인 복수의 반도체 칩들을 포함하는 SiP의 단면도를 나타낸다.
도 3은 건식 식각을 이용하여 SiP의 딥 비아를 형성할 때 발생하는 부산물을 나타낸다.
도 4는 본 발명의 실시 예에 따른 반도체 소자에 딥 비아를 물리적 방법을 이용하여 형성하는 개념도를 나타낸다.
도 5는 도 4에 도시된 마이크로 팁의 개략도를 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 소자에 딥 비아를 물리적 방법을 이용하여 형성하는 개념도를 나타낸다.

Claims (10)

  1. 비아 홀(Via hole)을 형성할 SiP(System on Package)의 반도체 칩들을 포함하는 웨이퍼를 준비하는 단계; 및
    준비된 웨이퍼에 마이크로 팁(Micro tip)을 물리적으로 접촉시켜 상기 반도체 칩들에 구멍을 뚫어 상기 비아 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 비아 홀을 형성하는 단계는,
    준비된 웨이퍼 상에 상기 마이크로 팁을 정렬시키는 단계;
    정렬된 마이크로 팁을 상기 웨이퍼에 접촉하도록 이동시키는 단계; 및
    접촉된 마이크로 팁에 의하여 상기 반도체 칩들에 물리적으로 구멍을 뚫어 상기 비아 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  4. 제1항에 있어서, 상기 비아 홀을 형성하는 단계는,
    준비된 웨이퍼에 포함된 단위 반도체 칩에 형성될 비아 홀의 개수 및 위치에 따라 패터닝된 마이크로 팁을 준비하는 단계;
    패터닝된 마이크로 팁을 상기 단위 반도체 칩에 정렬시키는 단계; 및
    정렬된 마이크로 팁을 상기 단위 반도체 칩에 접촉시켜 물리적으로 구멍을 뚫어 정렬된 마이크로 팁에 대응하는 비아 홀을 상기 단위 반도체 칩에 한번에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  5. 제1항에 있어서, 상기 비아 홀을 형성하는 단계는,
    준비된 웨이퍼에 형성될 비아 홀의 개수 및 위치에 따라 패터닝된 마이크로 팁을 준비하는 단계;
    패터닝된 마이크로 팁을 상기 웨이퍼 상에 정렬시키는 단계; 및
    정렬된 마이크로 팁을 상기 웨이퍼에 접촉시켜 물리적으로 구멍을 뚫어 정렬된 마이크로 팁에 대응하는 비아 홀을 웨이퍼에 한번에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  6. 제1항에 있어서. 상기 반도체 칩에 비아 홀을 형성하는 방법은,
    준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉하기 전에 접촉 부위에 캐미컬(chemical)을 공급하여 상기 접촉 부위를 약화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  7. 제1항에 있어서, 상기 반도체 칩에 비아 홀을 형성하는 방법은,
    준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉하는 중에 접촉 부위에 캐미컬(chemical)을 공급하여 상기 접촉 부위를 약화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  8. 제6항에 있어서, 상기 접촉 부위를 약화시키는 단계는,
    상기 캐미컬로 HF, TMAH(tetramethylammonium hydroxide) 및 KOH 용액 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  9. 제1항에 있어서, 상기 반도체 칩에 비아 홀을 형성하는 방법은,
    상기 준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉시켜 상기 반도체 칩들에 구멍을 뚫는 도중에 발생하는 부산물을 흡입하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
  10. 제1항에 있어서, 상기 반도체 칩에 비아 홀을 형성하는 단계는,
    상기 준비된 웨이퍼에 마이크로 팁을 물리적으로 접촉시켜 상기 반도체 칩들에 구멍을 뚫는 도중에 발생하는 부산물에 가스를 분사시켜 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩에 비아 홀을 형성하는 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200164743Y1 (ko) * 1999-07-06 2000-02-15 이천웅 초음파진동을이용한웨이퍼의천공장치
KR100752198B1 (ko) 2006-09-13 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100784498B1 (ko) * 2006-05-30 2007-12-11 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200164743Y1 (ko) * 1999-07-06 2000-02-15 이천웅 초음파진동을이용한웨이퍼의천공장치
KR100784498B1 (ko) * 2006-05-30 2007-12-11 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
KR100752198B1 (ko) 2006-09-13 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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