KR100784498B1 - 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지 - Google Patents

적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지 Download PDF

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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지에 관한 것이다. 종래의 적층 칩 구조는 과도한 분배배선(stub)으로 인해 패키지 전기적 로딩(package electrical loading)을 증가시키고, 이로 인해 신호 무결성(signal integrity)이 떨어져 고속화에 대한 대응성이 떨어지는 문제점을 안고 있다.
이와 같은 문제점을 해소하기 위해서 본 발명은 제 1 및 제 2 칩의 활성면이 마주보게 적층되며, 활성면의 중심 부분에 형성된 제 1 및 제 2 접속 패드가 금속 범프를 매개로 접합되고, 제 1 접속 패드와 연결되어 제 1 칩의 배면으로 제 1 관통 전극의 접속단이 노출된 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지를 제공한다.
본 발명에 따르면, 적층 칩의 분배배선은 금속 범프이며, 길이는 금속 범프의 높이에 해당되기 때문에, 분배배선의 길이를 최소화할 수 있다. 이로 인해 본 발명에 따른 적층 칩을 포함하는 반도체 패키지/시스템의 패키지 전기적 로딩을 최소화함으로써, 신호 무결성을 향상시켜 고속화에 대응할 수 있다.
듀얼 칩, 패키지 전기적 로딩, 고속화, 신호 무결성(signal integrity), 분배배선(stub)

Description

적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지{Stack chip, manufacturing method of the stack chip and semiconductor package comprising the same}
도 1은 종래기술에 따른 두 개의 반도체 칩이 적층된 반도체 패키지를 보여주는 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 적층 칩을 보여주는 단면도이다.
도 3a 내지 도 3c는 도 2에 적용될 수 있는 관통 전극을 보여주는 단면도들이다.
도 4 내지 도 8은 도 2의 적층 칩의 제조 방법의 일 예에 따른 각 단계를 보여주는 도면들이다.
도 9 내지 도 14는 도 2의 적층 칩의 제조 방법의 다른 예에 따른 각 단계를 보여주는 도면들이다.
도 15는 도 2의 적층 칩을 갖는 반도체 패키지의 일 예를 보여주는 단면도이다.
도 16은 도 2의 적층 칩을 갖는 반도체 패키지의 다른 예를 보여주는 단면도이다.
도 17은 본 발명의 제 2 실시예에 따른 적층 칩을 보여주는 단면도이다.
도 18은 도 17의 적층 칩을 갖는 반도체 패키지의 일 예를 보여주는 단면도이다.
도 19 내지 도 21은 본 발명의 제 3 내지 제 5 실시예에 따른 적층 칩을 보여주는 단면도들이다.
* 도면의 주요 부분에 대한 설명 *
100 : 제 1 웨이퍼 112 : 제 1 칩
116 : 제 1 접속 패드 117 : 제 1 관통 전극
120 : 제 2 웨이퍼 122 : 제 2 칩
126 : 제 2 접속 패드 130 : 적층 칩
131 : 금속 범프 133 : 접착층
135 : 접속 범프 136 : 충진층
140 : 배선기판 150 : 수지 봉합부
160 : 외부접속단자 170 : 절단기
200a, 200b : 반도체 패키지
본 발명은 반도체 패키지 기술에 관한 것으로, 더욱 상세하게는 두 개의 반도체 칩이 적층된 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지에 관한 것이다.
DRAM과 같은 메모리 제품의 발전 방향은 고속화와 고용량화의 두 방향으로 대변될 수 있다. 이러한 고용량화를 달성하는 한가지 방법으로 반도체 칩을 3차원으로 적층하는 칩 적층 방법이 활용되고 있다. 이러한 칩 적층에 의한 용량의 확장은 동일한 패키지 면적에 대해 제품의 용량을 간단히 적층되는 반도체 칩 수에 대응되는 배수로 증가시킬 수 있는 장점을 갖고 있다.
종래기술에 따른 두 개의 반도체 칩이 적층된 반도체 패키지(100)는, 도 1에 도시된 바와 같이, 동일한 두 개의 반도체 칩(12, 22)이 스페이서(37; spacer)를 매개로 배선기판(40)의 상부면(41)에 적층된 구조를 갖는다. 반도체 칩(12, 22)의 칩 패드(14, 24)와 배선기판(40)은 본딩 와이어(35)에 의해 전기적으로 연결된다. 배선기판(40)의 상부면(41)에 실장된 반도체 칩(12, 22)과 본딩 와이어(35)는 수지 봉합부(50)에 의해 봉합되어 보호된다. 그리고 배선기판(40)의 하부면(42)에 반도체 칩(12, 22)의 칩 패드(14, 24)와 전기적으로 연결된 솔더 볼과 같은 외부접속단자(60)가 형성된다.
이때 외부접속단자(60)를 통하여 입력되는 신호는 배선기판(40)에 연결된 본딩 와이어(35)를 통하여 각각의 반도체 칩(12, 22)의 칩 패드(14, 24)로 전송된다. 반도체 패키지(100)는 동작시 열적 문제로 인해 이러한 칩 적층 구조에서는 하나의 반도체 칩만이 실제 동작하고 다른 하나는 대기(standby) 상태에 있게 된다.
하지만 대기 상태에 있는 반도체 칩에 연결된 본딩 와이어를 포함한 배선이 긴 분배배선(stub)으로 작용하기 때문에, 반도체 패키지의 패키지 전기적 로딩(package electrical loading)을 증가시킨다. 아울러 대기 상태에 있는 반도체 칩 에서 반사된 신호가 실제 동작하고 있는 반도체 칩에 입력되어 노이즈(noise)로 작용하기 때문에, 반도체 패키지 및 반도체 패키지가 실장된 시스템의 채널/시스템 레벨에서 데이터의 베리드 윈도우 사이즈(valid window size)를 감소시켜 신호 무결성(signal integrity)을 떨어뜨린다. 이로 인해 실제 반도체 패키지/시스템의 고속화를 방해하게 된다.
따라서, 본 발명의 목적은 분배배선의 길이를 최소화하여 패키지 전기적 로딩을 최소화하면서 신호 무결성을 향상시켜 고속화에 대응할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 활성면이 마주보게 두 개의 반도체 칩이 적층되며, 활성면의 중심 부분에 형성된 접속 패드가 서로 전기적으로 연결된 적층 칩을 제공한다. 이때 반도체 칩은 활성면과, 상기 활성면에 반대되는 배면을 갖는 실리콘 기판을 포함한다. 복수의 접속 패드는 활성면의 중심 부분에 형성된다. 그리고 두 개의 반도체 칩은 접속 패드들끼리 전기적으로 연결되며, 적어도 하나의 반도체 칩에 접속 패드와 연결되어 배면으로 접속단이 노출되는 제 1 관통 전극이 형성되어 있다.
본 발명에 따른 적층 칩에 있어서, 접속 패드는 활성면의 중심 부분에 일렬로 형성하는 것이 바람직하다.
본 발명에 따른 적층 칩에 있어서, 반도체 칩은 제 1 칩과, 제 1 칩의 활성 면에 적층된 제 2 칩을 포함한다. 제 1 관통 전극은 제 1 칩의 접속 패드에 연결된다.
본 발명에 따른 적층 칩에 있어서, 접속 패드는 칩 패드이거나 칩 패드에서 재배선된 재배선 패드일 수 있다.
본 발명에 따른 적층 칩에 있어서, 제 1 관통 전극은 제 1 칩의 접속 패드를 관통하여 형성될 수 있다.
본 발명에 따른 적층 칩에 있어서, 제 1 및 제 2 칩의 접속 패드는 금속 범프를 매개로 전기적으로 연결될 수 있다.
본 발명에 따른 적층 칩은 제 1 칩과 제 2 칩의 사이에 개재된 접착층을 더 포함한다.
본 발명에 따른 적층 칩은 제 1 칩과 제 2 칩의 사이의 가장자리 둘레에 배치된 복수개의 스페이서를 더 포함할 수 있다. 스페이서들 중에서 적어도 하나 이상은 제 1 칩과 제 2 칩의 접지 또는 전원 배선을 서로 연결할 수 있다.
본 발명에 따른 적층 칩은 제 1 관통 전극의 접속단과 연결되며, 접속단이 노출된 배면에 재배선되어 형성된 복수개의 볼 패드를 더 포함할 수 있다.
본 발명에 따른 적층 칩은 제 2 칩 전용 배선이 형성될 수 있다. 제 2 칩 전용 배선은 제 2 연결 패드, 제 1 연결 패드, 연결 범프 및 제 2 관통 전극을 포함하여 구성될 수 있다. 제 2 연결 패드는 제 2 칩의 접속 패드에 연결되지 않은 제 2 칩의 칩 패드와 연결되어 제 2 칩의 활성면의 가장자리 부분으로 재배선되어 형성된다. 제 1 연결 패드는 제 2 연결 패드에 대응되는 제 1 칩의 활성면에 형성된 다. 연결 범프는 제 1 연결 패드와 제 2 연결 패드를 전기적으로 연결한다. 그리고 제 2 관통 전극은 제 1 연결 패드와 연결되어 제 1 칩의 활성면의 가장자리 부분을 관통하여 배면으로 접속단이 노출된다.
또는 제 2 칩 전용 배선은 제 1 연결 패드와 제 2 관통 전극을 포함하여 구성될 수 있다. 제 1 연결 패드는 제 1 칩의 칩 패드와 연결되지 않은 제 1 칩의 접속 패드와 연결되어 제 1 칩의 활성면의 가장자리 부분으로 재배선되어 형성된다. 제 2 관통 전극은 제 1 연결 패드와 연결되어 제 1 칩의 활성면의 가장자리 부분을 관통하여 배면으로 접속단이 노출된다.
한편 본 발명은 제 1 칩, 제 2 칩, 금속 범프 및 접착층을 포함하여 구성된 적층 칩을 제공한다. 제 1 칩은 활성면과, 활성면에 반대되는 배면을 가지며, 활성면의 중심 부분에 제 1 접속 패드들이 일렬로 형성되며, 제 1 접속 패드들에 연결되게 제 1 관통 전극이 형성되어 있다. 제 2 칩은 활성면이 제 1 칩의 활성면과 마주보게 배치되며, 활성면의 중심 부분에 제 1 접속 패드들에 대응되게 제 2 접속 패드들이 형성되어 있다. 금속 범프는 제 1 접속 패드와 제 2 접속 패드를 전기적으로 연결한다. 그리고 접착층은 제 1 칩과 제 2 칩 사이에 개재된다.
한편 본 발명은 전술된 적층 칩을 갖는 반도체 패키지를 제공한다. 즉 적층 칩의 제 1 관통 전극의 접속단이 배선기판의 상부면을 향하도록 실장되며, 접속단이 배선기판의 상부면에 전기적으로 연결된다. 적층 칩이 실장된 배선기판의 영역은 수지 봉합부에 의해 봉합된다. 그리고 외부접속단자는 배선기판의 하부면에 형성되며, 제 1 관통 전극의 접속단과 전기적으로 연결된다.
제 1 관통 전극의 접속단과 배선기판의 전기적 연결 수단으로 접속 범프나 본딩 와이어가 사용될 수 있다. 접속 범프를 매개로 본딩된 경우, 배선기판과 적층 칩 사이에 충진층을 개재하여 접속 범프를 보호한다. 그리고 배선기판에 적층 칩이 안정적으로 실장될 수 있도록, 제 1 칩의 배면의 가장자리 둘레와 배선기판의 상부면 사이에 스페이서를 개재할 수 있다.
본딩 와이어를 매개로 본딩된 경우, 배선기판은 제 1 관통 전극의 접속단이 노출되게 창이 형성된다. 창을 통하여 배선기판과 제 1 관통 전극의 접속단은 본딩 와이어에 의해 전기적으로 연결된다. 이때 수지 봉합부는 배선기판의 상부면에 실장된 적층 칩을 봉합하는 제 1 수지 봉합부와, 배선기판의 하부면의 창을 봉합하여 형성된 제 2 수지 봉합부를 포함한다.
한편 본 발명은 제 1 칩의 배면에 볼 패드가 형성된 적층 칩을 갖는 반도체 패키지를 제공한다. 이때 제 1 칩의 볼 패드에 솔더 볼과 같은 외부접속단자가 형성된다.
한편 본 발명은 전술된 적층 칩의 제조 방법을 제공한다. 본 발명에 따른 적층 칩 제조 방법은, (a) 제 1 및 제 2 웨이퍼를 준비하는 단계로부터 출발한다. 제 1 웨이퍼는 활성면의 중심 부분에 복수개의 제 1 접속 패드들이 형성되며, 제 1 접속 패드들에 연결되게 일정 깊이로 제 1 관통 전극이 형성된 제 1 칩들을 포함한다. 제 2 웨이퍼는 활성면의 중심 부분에 제 1 접속 패드들에 대응되게 제 2 접속 패드들이 형성된 제 2 칩을 포함한다. (b) 제 1 및 제 2 웨이퍼의 활성면이 마주보게 적층하되, 제 1 접속 패드와 제 2 접속 패드가 전기적으로 연결되게 적층하는 단계가 진행된다. (c) 제 1 관통 전극의 접속단이 노출되게 제 1 웨이퍼의 배면을 연마하는 단계가 진행된다. 그리고 (d) 적층된 제 1 및 제 2 웨이퍼를 개별 적층 칩으로 분리하는 단계가 진행된다.
한편 본 발명은 전술된 적층 칩의 제조 방법을 제공한다. 본 발명에 따른 적층 칩 제조 방법은, (a) 제 1 및 제 2 웨이퍼를 준비하는 단계로부터 출발한다. 제 1 웨이퍼는 활성면의 중심 부분에 복수개의 제 1 접속 패드들이 형성된 제 1 칩을 포함한다. 제 2 웨이퍼는 활성면의 중심 부분에 제 1 접속 패드들에 대응되게 제 2 접속 패드들이 형성된 제 2 칩을 포함한다. (b) 제 1 및 제 2 웨이퍼의 활성면이 마주보게 적층하되, 제 1 접속 패드와 제 2 접속 패드가 전기적으로 연결되게 적층하는 단계가 진행된다. (c) 제 1 웨이퍼의 배면을 통하여 제 1 접속 패드에 연결되게 제 1 관통 전극을 형성하는 단계가 진행된다. 그리고 (d) 적층된 제 1 및 제 2 웨이퍼를 개별 적층 칩으로 분리하는 단계가 진행된다. 이때 (c) 단계는 제 1 웨이퍼의 배면을 연마한 이후에 진행하는 것이 바람직하다.
본 발명에 따른 적층 칩 제조 방법에 있어서, (b) 단계와 (d) 단계 사이에 제 2 웨이퍼의 배면을 연마하는 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예에 따른 적층 칩
도 2는 본 발명의 제 1 실시예에 따른 적층 칩(130)을 보여주는 단면도이다. 도 3a는 도 2에 적용될 수 있는 제 1 관통 전극(117)을 보여주는 단면도이다.
도 2 및 도 3a를 참조하면, 본 발명의 제 1 실시예에 따른 적층 칩(130)은 두 개의 반도체 칩(112, 122)의 활성면(111a, 121a)이 서로 마주보게 적층된 듀얼 칩이다. 반도체 칩(112, 122)은 활성면(111a, 121a)의 중심 부분에 접속 패드(116, 126)들이 형성되어 있다. 두 개의 반도체 칩(112, 122)의 마주보는 접속 패드(116, 126)는 금속 범프(131)와 같은 전기적 연결 수단을 매개로 전기적으로 연결된다. 반도체 칩(112, 122) 사이에는 접착층(133)이 개재된다. 그리고 적층 칩(130)을 외부접속단자와 연결할 수 있도록, 하나의 반도체 칩(112)에는 접속 패드(116)와 연결된 제 1 관통 전극(117)이 형성되어 있다.
따라서 제 1 실시예에 따른 적층 칩(130)의 분배배선은 금속 범프(131)이며, 길이는 금속 범프(131)의 높이에 해당되기 때문에, 분배배선의 길이를 최소화할 수 있다. 이로 인해 적층 칩(130)이 실장된 반도체 패키지의 패키지 전기적 로딩을 최소화하면서 신호 무결성을 향상시켜 고속화에 대응할 수 있다.
제 1 실시예에 따른 적층 칩(130)에 대해서 구체적으로 설명하면 다음과 같다.
반도체 칩(112, 122)은 활성면(111a, 121a)이 마주보게 적층된 제 1 칩(112)과 제 2 칩(122)으로 이루어진다. 이때 제 1 칩(112)과 제 2 칩(122)은 유사한 구조를 갖기 때문에, 제 1 칩(112)을 중심으로 설명하면 다음과 같다.
제 1 칩(112)은 실리콘 기판(111)의 활성면(111a)의 중심 부분에 제 1 접속 패드(116)들이 형성되며, 제 1 접속 패드(116)를 제외한 활성면(111a)은 보호층(115)으로 덮인 구조를 갖는다. 실리콘 기판(111)은 활성면(111a)과, 활성면(111a) 에 반대되는 배면(111b)을 갖는다. 제 1 접속 패드(116)는 실리콘 기판(111)의 내부에 형성된 집적회로들과 전기적으로 연결되며, 전기 전도성이 양호한 알루미늄(Al), 구리(Cu) 등으로 형성된다. 그리고 보호층(115)은 실리콘 기판(111) 내부의 집적회로들을 외부환경으로부터 보호하며, 산화막, 질화막 또는 그 조합으로 형성된다.
특히 제 1 접속 패드(116)는, 제 1 칩(112) 위에 제 2 칩(122)이 정확히 일치되게 적층될 수 있도록, 활성면(111a)의 중심 부분에 일렬로 형성된다. 제 1 접속 패드(116)는 활성면(111a)에 형성된 칩 패드이거나, 칩 패드에서 재배선되어 형성된 재배선 패드일 수 있다. 전자의 경우 칩 패드가 활성면(111a)의 중심 부분에 일렬로 형성된 경우에 해당되며, 후자는 그 이외의 경우에 해당된다. 본 실시예에서는 제 1 접속 패드(116)가 칩 패드이다.
제 1 칩(112)과 제 2 칩(122)의 서로 대응되는 제 1 접속 패드(116)와 제 2 접속 패드(126)는 금속 범프(131)를 매개로 연결된다. 금속 범프(131)로는 솔더(solder) 범프, 금(Au) 범프 또는 니켈(Ni) 범프가 사용될 수 있다. 이때 활성면(111a, 121a)이 서로 마주보면서 금속 범프(131)를 매개로 제 1 칩(112) 위에 제 2 칩(122)이 적층되기 때문에, 제 1 접속 패드(116)와 제 2 접속 패드(126) 사이의 거리를 최대한 짧게 형성할 수 있다.
제 1 칩(112)은 제 2 칩(122)에 비해서 두께를 얇게 형성하는 것이 바람직하다. 이유는 제 1 관통 전극(117)의 길이를 최소화하기 위해서이다. 후술되겠지만 웨이퍼 레벨에서의 적층 칩(130) 제조시, 제 1 및 제 2 웨이퍼가 적층된 상태에서 제 1 웨이퍼의 배면(즉 제 1 칩(112)의 배면(111b))을 연마하는 공정이 진행되기 때문에, 제 1 칩(112)을 얇게 가공할 수 있다.
접착층(133)은 제 1 칩(112)과 제 2 칩(122) 사이에 개재되어 제 1 칩(112) 위에 제 2 칩(122)을 부착시키면서, 금속 범프(131)를 외부환경으로부터 보호한다. 접착층(133)으로는 절연성의 에폭시(epoxy) 또는 실리콘(silicone) 계열의 접착제가 사용될 수 있다.
한편 제 1 실시예에서는 전기적 연결 수단으로 금속 범프(131)를 개시하였지만, 이방 전도성 필름(Anisotropic Conductive Film; ACF)이 사용될 수 있다. 이방 전도성 필름을 사용하는 경우 별도의 접착층을 형성하는 공정을 생략할 수 있다.
그리고 제 1 관통 전극(117)은 제 1 접속 패드(116)와 연결되어 배면(111b)으로 접속단(117d)이 노출된다. 제 1 관통 전극(117)은 제 1 접속 패드(116)를 직접 관통하여 형성된 관통 구멍(117a)에 도전성 물질(117c)이 충전된 구조를 갖는다. 도전성 물질(117c)과 실리콘 기판(111) 사이의 절연을 위해서 관통 구멍(117a)과 도전성 물질(117c) 사이에는 절연층(117b)이 형성된다. 이때 관통 구멍(117a)은 내경이 일정하게 형성된다.
한편 제 1 관통 전극(117)은 제 1 접속 패드(116)를 직접 관통하여 형성된 예를 개시하였지만 이에 한정되는 것은 아니다. 예컨대 제 1 관통 전극(117)은, 도 3b 및 도 3c에 도시된 바와 같이, 제 1 접속 패드(116)를 관통하지 않고 제 1 접속 패드(116)의 배면이 노출되게 형성된 관통 구멍(117a)에 형성될 수 있다. 이때 제 1 관통 전극(117)은 도전성 물질(117c)로 관통 구멍(117a)을 충전하여 형성하거나( 도 3b), 관통 구멍(117a)의 내벽에만 도전성 물질(117c)로 코팅하여 형성할 수 있다(도 3c). 관통 구멍(117a)은 일정한 내경을 갖도록 형성되거나(도 3b), 배면(111b)에서 활성면(111a)으로 갈수록 내경이 점차적으로 좁아지는 형태로 형성될 수 있다(도 3c).
그 외 도시되지는 않았지만, 제 1 칩 위에 적층된 제 2 칩의 수평이 틀어지는 것을 억제하기 위해서, 제 1 칩과 제 2 칩 사이에 스페이서가 개재될 수 있다. 스페이서는 금속 범프의 높이에 대응되는 높이를 갖는다. 스페이서는 제 1 칩과 제 2 칩 사이의 가장자리 둘레에 균일하게 배치하는 것이 바람직하다.
제 1 실시예에 따른 적층 칩 제조 방법의 일 예
도 4 내지 도 8은 도 2의 적층 칩(130)의 제조 방법의 일 예에 따른 각 단계를 보여주는 도면들이다. 한편 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
본 제조 방법은, 도 4에 도시된 바와 같이, 제 1 웨이퍼(110)와 제 2 웨이퍼(120)를 준비하는 단계로부터 출발한다. 제 1 웨이퍼(110)는 복수의 제 1 칩(112)을 포함하며, 제 1 칩(112)들은 칩 절단 영역(113)에 의해 구분된다. 제 1 칩(112)은 활성면(111a)의 중심 부분에 제 1 접속 패드(116)들이 형성되어 있으며, 각각의 제 1 접속 패드(116)를 관통하여 일정 깊이로 제 1 관통 전극(117)이 형성되어 있다. 이때 제 1 관통 전극(117)의 관통 구멍(117a)은 드릴링(drilling)이나 에칭(etching)과 같은 방법으로 형성될 수 있다.
제 2 웨이퍼(120)는 제 1 칩(112)에 대응되는 위치에 형성된 제 2 칩(122)을 포함하며, 제 2 칩(122)들은 칩 절단 영역(123)에 의해 구분된다. 제 2 칩(122)은 활성면(121a)의 중심 부분에 제 2 접속 패드(126)들이 형성되어 있다.
즉 제 1 웨이퍼(110)에 제 1 관통 전극(117)이 형성된 것을 제외하면, 제 1 웨이퍼(110)와 제 2 웨이퍼(120)는 동일한 구조를 갖는다.
다음으로 도 5에 도시된 바와 같이, 활성면(111a, 121a)이 마주보게 제 1 웨이퍼(110) 위에 제 2 웨이퍼(120)를 적층하는 단계가 진행된다. 이때 제 1 접속 패드(116)와 제 2 접속 패드(126)는 금속 범프(131)를 매개로 서로 접합되며, 제 1 웨이퍼(110)와 제 2 웨이퍼(120) 사이에는 접착층(133)이 개재된다. 이때 제 1 칩(112)에 정확히 일치되게 제 2 칩(122)이 적층된다.
다음으로 도 6 및 도 3a에 도시된 바와 같이, 제 1 관통 전극(117)의 접속단(117d)이 노출되게 제 1 웨이퍼(110)의 배면(111b)을 연마하는 단계가 진행된다. 연마 방법으로는 그라인딩(grinding) 방법이 주로 사용되며, 그 외 에칭 방법이나 화학적 기계적 연마 방법이 사용될 수 있다.
이때 한 장의 웨이퍼에 대한 배면 연마 공정을 진행하는 것과 비교하여, 본 발명은 제 1 웨이퍼(110) 위에 제 2 웨이퍼(120)가 적층된 상태에서 제 1 웨이퍼(110)의 배면 연마 공정이 진행되기 때문에, 제 2 웨이퍼(120)가 일종의 지지판의 역할을 담당함으로 제 1 웨이퍼(110)를 더욱 얇게 연마할 수 있다. 이로 인해 제 1 관통 전극(117)의 길이를 최소화함으로써, 제 1 관통 전극(117)의 통하여 제 2 칩(122)으로 전달되는 신호의 전송 길이를 줄일 수 있다. 또한 제조될 적층 칩의 박형화도 구현할 수 있다.
예컨대 연마 전의 제 1 웨이퍼(110)의 두께가 700㎛ 두께를 갖는데, 연마 공정을 통하여 100㎛ 이하의 두께로 형성되며, 제 1 칩(112)의 구동에 무리가 없고 기술력이 허락한다면 최대한 얇게 가공하는 것이 바람직하다. 이때 제 1 관통 전극(117)은 연마를 통하여 접속단(117d)이 노출될 수 있도록, 100㎛의 높이로 형성될 수 있다.
다음으로 도 7에 도시된 바와 같이, 제 2 웨이퍼(120)의 배면(121b)을 연마하는 단계가 진행된다. 이때 연마 방법은 제 1 웨이퍼(110)의 배면(111b)을 연마하는 방법과 동일한 방법이 사용될 수 있다.
마지막으로 도 8에 도시된 바와 같이, 적층된 제 1 및 제 2 웨이퍼(110, 120)를 개별 적층 칩(130)으로 분리하는 단계가 진행된다. 즉 절단기(170)를 이용하여 제 1 및 제 2 웨이퍼(110, 120)의 칩 절단 영역(113, 123)을 따라서 제 1 칩(112)과 제 2 칩(122)을 분리함으로써, 개별 적층 칩(130)으로 분리할 수 있다.
이때 제 1 및 제 2 웨이퍼(110, 120)의 칩 절단 영역(113, 123)이 상하로 동일한 위치에 위치하기 때문에, 절단기(170)를 이용하여 한번의 절단 공정으로 개별 적층 칩(130)으로 분리될 수 있다.
제 1 실시예에 따른 적층 칩 제조 방법의 다른 예
도 9 내지 도 14는 도 2의 적층 칩(130)의 제조 방법의 다른 예에 따른 각 단계를 보여주는 도면들이다. 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다. 이때 전술된 제조 방법과 비교했을 때 본 제조 방법이 갖는 차이점은 제 1 관통 전극(117)을 형성하는 공정을 제 1 웨이퍼(110)의 배면(111b) 연마 공정 이 후에 진행한다는 점에 있다. 그리고 본 제조 방법에 따른 각 단계는 전술된 제조 방법과 거의 동일한 방법으로 진행되기 때문에, 중복되는 부분은 간략하게 설명하였다.
본 제조 방법은, 도 9에 도시된 바와 같이, 제 1 웨이퍼(110)와 제 2 웨이퍼(120)를 준비하는 단계로부터 출발한다. 이때 제 1 웨이퍼(110)의 제 1 접속 패드(116)에는 제 1 관통 전극이 형성되어 있지 않다.
다음으로 도 10에 도시된 바와 같이, 제 1 웨이퍼(110) 위에 제 2 웨이퍼(120)를 적층하는 단계가 진행된다. 이때 제 1 접속 패드(116)와 제 2 접속 패드(126)는 금속 범프(131)를 매개로 접합되며, 제 1 웨이퍼(110)와 제 2 웨이퍼(120) 사이에는 접착층(133)이 개재된다. 이때 제 1 칩(112)에 정확히 일치되게 제 2 칩(122)이 적층된다.
다음으로 도 11에 도시된 바와 같이, 제 1 웨이퍼(110)의 배면(111b)을 연마하는 단계가 진행된다.
다음으로 도 12에 도시된 바와 같이, 제 1 관통 전극(117)을 형성하는 단계가 진행된다. 즉 제 1 웨이퍼(110)의 배면(111b)을 통하여 제 1 접속 패드(116)의 배면이 노출되게 관통 구멍(117a)을 형성한다. 그리고 관통 구멍(117a)에 도전성 물질(117c)을 충전함으로써 제 1 관통 전극(117)이 형성된다. 이때 제 1 관통 전극(117)은 도 3b에 도시된 바와 같은 구조로 형성된 예를 개시하였지만, 도 3c에 도시된 바와 같은 구조로도 형성할 수 있음은 물론이다.
다음으로 도 13에 도시된 바와 같이, 제 2 웨이퍼(120)의 배면(121b)을 연마 하는 단계가 진행된다.
마지막으로 도 14에 도시된 바와 같이, 적층된 제 1 및 제 2 웨이퍼(110, 120)를 절단기(170)로 절단하여 개별 적층 칩(130)으로 분리하는 단계가 진행된다.
한편 제 1 실시예에 따른 적층 칩(130)의 제조 방법으로 두 가지의 웨이퍼 레벨(wafer level) 제조 방법을 개시하였지만, 칩 레벨(chip level)에서도 제조가 가능함은 물론이다. 칩 레벨 제조 방법을 간단히 설명하면 다음과 같다. 접속단이 배면으로 노출된 제 1 관통 전극이 형성된 제 1 웨이퍼와, 배면 연마가 완료된 제 2 웨이퍼를 준비한다. 다음으로 제 1 웨이퍼와 제 2 웨이퍼를 각각 개별 제 1 및 제 2 칩으로 분리한다. 마지막으로 활성면이 마주보게 제 1 칩 위에 제 2 칩을 적층한다. 물론 제 1 접속 패드와 제 2 접속 패드는 금속 범프를 매개로 접합되며, 제 1 칩과 제 2 칩 사이에는 접착층이 개재된다.
그 외 제 1 칩에 제 2 칩을 적층하는 단계는, 개별 제 2 칩이 준비된 상태에서 제 1 웨이퍼 상에서 진행하거나, 반대로 개별 제 1 칩이 준비된 상태에서 제 2 웨이퍼 상에서 진행하거나, 배선기판 상에 제 1 칩을 부착한 이후에 제 2 칩을 적층하는 방법으로 진행될 수 있다.
제 1 실시예에 따른 적층 칩을 갖는 반도체 패키지의 일 예
도 15는 도 2의 적층 칩(130)을 갖는 반도체 패키지(200a)의 일 예를 보여주는 단면도이다. 도 15를 참조하면, 반도체 패키지(200a)는 배선기판(140)의 상부면(141)에 적층 칩(130)이 접속 범프(135)를 매개로 본딩되고, 배선기판(140)의 하부면(142)에 볼 형태의 외부접속단자(160)가 형성된 볼 그리드 어레이(Ball Grid Array; BGA) 타입의 반도체 패키지이다.
적층 칩(130)의 제 1 관통 전극(117)의 접속단(117d)이 접속 범프(135)를 매개로 배선기판(140)의 상부면(141)에 실장된다. 즉 적층 칩(130)은 일종의 플립 칩 본딩 방법으로 배선기판(140)의 상부면(141)에 실장된다. 배선기판(140)과 적층 칩(130) 사이에 충진되어 접속 범프(135)를 보호하는 충진층(136)이 형성된다. 이때 접속 범프(135)로는 솔더 범프를 비롯하여 금 범프 또는 니켈 범프가 사용될 수 있으며, 충진층(136)은 언더필 방법으로 형성될 수 있다. 적층 칩(130)이 안정적으로 배선기판(140)의 상부면(141)에 실장될 수 있도록, 적층 칩(130)의 가장자리 둘레와 배선기판(130)의 상부면(141) 사이에 스페이서(137)를 개재할 수 있다. 물론 스페이서(137)는 접속 범프(135)의 높이에 대응되는 직경을 갖는 것을 사용하는 것이 바람직하다.
한편 배선기판(140)으로는 인쇄회로기판, 테이프 배선기판, 세라믹 배선기판, 실리콘 배선기판, 리드 프레임 등이 사용될 수 있다.
배선기판(140)의 상부면(141)에 실장된 적층 칩(130)은 배선기판(140)의 상부면(141)을 봉합하는 수지 봉합부(150)에 의해 외부 환경으로부터 보호된다.
그리고 외부접속단자(160)는 배선기판(140)의 하부면(142)에 형성된다. 외부접속단자(160)는 배선기판(140)의 내부 배선(143)을 통하여 접속 범프(135)와 전기적으로 연결된다. 이때 외부접속단자(160)로는 주로 솔더 볼이 사용될 수 있다.
따라서 제 1 칩(112)의 제 1 접속 패드(116)와 제 2 칩(122)의 제 2 접속 패드(126)가 금속 범프(131)에 의해 전기적으로 연결되고, 제 1 접속 패드(116)에 형 성된 제 1 관통 전극(117)이 외부접속단자(160)와 전기적으로 연결되기 때문에, 입력 신호는 외부접속단자(160)를 통하여 제 1 칩(112)의 제 2 접속 패드(114)로 입력된 후, 금속 범프(131)를 통하여 제 2 칩(122)의 제 2 접속 패드(126)에 연결되어 입력될 수 있다. 즉 적층 칩(130)의 분배배선은 금속 범프(131)이며, 길이는 금속 범프(131)의 높이에 해당되기 때문에, 분배배선의 길이를 최소화할 수 있다. 이로 인해 반도체 패키지(200a)의 패키지 전기적 로딩을 최소화하면서 신호 무결성을 향상시켜 고속화에 대응할 수 있다.
제 1 실시예에 따른 적층 칩을 갖는 반도체 패키지의 다른 예
일 예에 따른 반도체 패키지는 적층 칩이 접속 범프를 매개로 배선기판을 통하여 외부접속단자와 연결된 예를 개시하였지만, 도 16에 도시된 바와 같이, 본딩 와이어(235)를 매개로 배선기판(240)을 통하여 외부접속단자(260)와 연결될 수 있다.
도 16을 참조하면, 반도체 패키지(200b)는 배선기판(240)의 중심 부분에 형성된 창(245)에 적층 칩(130)의 제 1 관통 전극(117)의 접속단(117d)이 노출되게 실장된 보드 온 칩(Board On Chip; BOC) 타입의 반도체 패키지이다.
배선기판(240)의 중심 부분에 형성된 창(245)에 적층 칩(130)의 제 1 관통 전극(117)의 접속단(117d)이 노출되게 배선기판(240)의 상부면(241)에 부착된다.
본딩 와이어(235)는 창(245)을 통하여 제 1 관통 전극(117)의 접속단(117d)과 배선기판(240)을 전기적으로 연결한다.
배선기판(240)의 상부면(241)에 실장된 적층 칩(130)과 배선기판(240)의 창 (245)에 노출된 본딩 와이어(235)를 봉합하는 수지 봉합부(251, 253)에 의해 외부 환경으로부터 보호된다. 이때 수지 봉합부(251, 253)는 배선기판(240)의 상부면(241)의 적층 칩(130)을 봉합하는 제 1 수지 봉합부(251)와, 배선기판(240)의 창(245)에 노출된 본딩 와이어(235)를 봉합하는 제 2 수지 봉합부(253)를 포함한다. 이때 제 1 및 제 2 수지 봉합부(251, 253)는 함께 형성될 수도 있고, 별도로 형성될 수 있다.
그리고 볼 형태의 외부접속단자(260)는 제 2 수지 봉합부(253) 외측의 배선기판(240)의 하부면(242)에 형성된다. 외부접속단자(260)는 배선기판(240) 및 본딩 와이어(235)를 매개로 적층 칩(130)의 제 1 관통 전극(117)과 전기적으로 연결된다. 외부접속단자(260)는 모기판에 실장할 수 있도록 적어도 제 2 수지 봉합부(253) 보다는 높게 형성된다. 이때 외부접속단자(260)로는 주로 솔더 볼이 사용된다.
한편 반도체 패키지(200b)로 BOC 타입의 반도체 패키지를 예시하였지만, 배선기판으로 리드 프레임을 사용하여 리드 온 칩(Lead On Chip; LOC) 타입의 반도체 패키지로 구현할 수도 있다.
제 2 실시예에 따른 적층 칩
제 1 실시예에 따른 적층 칩은 제 1 칩의 배면으로 제 1 관통 전극의 접속단이 노출된 예를 개시하였지만, 도 17에 도시된 바와 같이, 제 1 칩(212)의 배면(211b)에 제 1 관통 전극(217)의 접속단(217d)과 연결된 볼 패드(237)가 균일하게 형성될 수 있다.
도 17을 참조하면, 제 2 실시예에 따른 적층 칩(230)은 제 1 칩(212)의 배면(211b)에 균일하게 볼 패드(237)가 형성된 것을 제외하면 제 1 실시예에 따른 적층 칩(도 2의 163)과 동일한 구조를 갖는다.
이때 볼 패드(237)는 재배선 공정을 통하여 형성될 수 있다. 도시되진 않았지만, 볼 패드(237)를 제외한 제 1 칩(212)의 배면(211b)은 보호층으로 덮여 보호된다.
제 2 실시예에 따른 반도체 패키지의 일 예
도 18은 도 17의 적층 칩(230)을 갖는 반도체 패키지(300)의 일 예를 보여주는 단면도이다. 도 18을 참조하면, 반도체 패키지(300)는 적층 칩(230)의 볼 패드(237)에 볼 타입의 외부접속단자(360)가 형성된 구조를 갖는다. 이때 외부접속단자(360)로는 솔더 볼이 사용될 수 있다.
제 3 내지 제 5 실시예에 따른 적층 칩
한편 본 발명에 따른 적층 칩은 제 1 및 제 2 접속 패드가 금속 범프를 매개로 접합되고, 제 1 접속 패드와 연결되어 제 1 칩의 배면으로 노출된 제 1 관통 전극의 접속단을 통하여 외부접속단자와 연결될 수 있는 구성을 포함하여 다양하게 변형될 수 있다. 이때 접속 패드는 활성면의 중심 부분에 일렬로 형성된다.
예컨대 본 발명의 제 1 및 제 2 실시예에 따른 적층 칩은 칩 패드가 접속 패드로 사용된 예를 개시하였지만, 도 19 내지 도 21에 도시된 바와 같이, 칩 패드와는 별도로 접속 패드가 형성된 예에도 적용될 수 있다. 이때 접속 패드는 칩 패드에서 재배선되어 활성면의 중심 부분에 일렬로 형성된다.
제 3 실시예에 따른 적층 칩
도 19를 참조하면, 제 3 실시예에 따른 적층 칩(330)은 2렬의 칩 패드(314, 324) 배열을 갖는 제 1 및 제 2 칩(312, 322)이 적층된 구조를 갖는다. 제 1 및 제 2 칩(312, 322)은 활성면(311a, 321a)의 중심 부분에 일정 간격을 두고 2렬의 칩 패드(314, 324)들이 형성되어 있다. 그리고 제 1 칩(312)과 제 2 칩(322) 사이에는 스페이서(332)가 개재된다.
한편 제 1 칩(312)과 제 2 칩(322)은 동일한 구조를 갖기 때문에, 제 1 칩(312)을 중심으로 설명하면 다음과 같다. 제 1 칩(312)은 활성면(311a)의 중심 부분에 일정 간격을 두고 2렬의 제 1 칩 패드(314)들이 형성된다. 제 1 칩 패드(314)에 직접 연결되게 제 1 관통 전극(317)이 형성되어 있다.
이때 제 1 및 제 2 칩(312, 322)은 2렬로 칩 패드(314, 324)들이 배치되기 때문에, 제 1 칩(312) 위에 제 2 칩(322)을 적층하여 서로 대응되는 칩 패드(314, 324)를 전기적으로 연결할 수 없다. 따라서 제 1 칩 패드(314)들 사이의 중심 부분에 제 1 칩 패드(314)들과 연결된 제 1 접속 패드(316)들이 형성된다. 제 1 접속 패드(316)는 제 1 칩 패드(314)의 재배선을 통하여 형성될 수 있다.
제 1 칩(312)은 2렬의 제 1 칩 패드(314)를 재배치하여 활성면(311a)의 중심 부분에 제 1 접속 패드(316)를 형성해야 하기 때문에, 제 1 접속 패드(316)는 제 1 칩 패드(314)에 비해서 상대적으로 작게 형성된다. 이로 인해 금속 범프(331)의 크기도 작아지기 때문에, 금속 범프(331)를 매개로 접합된 제 1 및 제 2 칩(312, 322)의 적층 구조에 물질적인 특성 저하가 우려될 수 있다. 하지만 열팽창계수가 동일한 제 1 칩(312)과 제 2 칩(322)이 적층된 구조를 갖기 때문에, 제 1 접속 패드(316)를 제 1 칩 패드(314)에 비해서 작게 형성하여 금속 범프(331)로 접합하더라도 물리적인 특성 저하는 거의 발생되지 않는다. 오히려 금속 범프(331)의 크기가 줄어들기 때문에, 분배배선의 길이를 더 줄일 수 있는 장점이 있다.
그리고 스페이서(332)는 제 1 칩(312)과 제 2 칩(322) 사이의 가장자리 둘레에 배치된다. 스페이서로(332)는 플라스틱 소재의 절연 볼이나 금속 볼이 사용될 수 있으며, 본 실시예에서는 금속 볼이 사용된 예가 개시되어 있다. 즉 스페이서(332)는 제 1 칩(312)과 제 2 칩(322)에 형성된 제 1 및 제 2 스페이서 패드(338, 339) 사이에 접합된 구조를 갖는다.
한편 제 3 실시예에 따른 적층 칩(330)의 스페이서(332)는 제 1 칩(312) 위에 제 2 칩(322)이 위치할 수 있도록 물리적으로 지지하는 수단으로 사용된 예를 개시하였지만 이에 한정되는 것은 아니다. 예컨대, 스페이서(332) 중 적어도 하나 이상을 제 1 칩(312)과 제 2 칩(322)의 접지 또는 전원 배선을 연결하는 단자로 사용함으로써, 안정적인 전원 공급과 접지를 구현할 수 있고, 병렬 네트워킹(parallel networking)을 형성하여 제 1 및 제 2 칩(312, 322)의 전원 또는 접지 배선의 노이즈 문제를 개선할 수 있다. 즉 제 1 및 제 2 스페이서 패드(338, 339)는 제 1 및 제 2 칩(312, 322)의 접지 또는 전원 배선과 연결되거나, 제 1 및 제 2 칩(312, 322)의 접지 또는 전원용 칩 패드(314, 324)와 연결될 수도 있다. 이때 칩 적층시 서로 대응되는 제 1 및 제 2 스페이서 패드(338, 339)가 스페이서(332)를 매개로 접합될 수 있도록, 접지 또는 전원 배선을 위한 제 1 및 제 2 스페이서 패 드(338, 339)는 제 1 및 제 2 접속 패드(316, 326)를 중심으로 양쪽에 대칭되는 위치에 한 쌍으로 형성된다.
제 4 실시예에 따른 적층 칩
도 20을 참조하면, 제 4 실시예에 따른 적층 칩(430)은 제 2 칩(422) 전용의 배선이 형성된 구조를 갖는다.
제 2 칩(422)은 제 2 접속 패드(426)에 연결되지 않은 제 2 칩 패드(424a; 이하 '제 2 비접속 칩 패드'라 한다)를 적어도 하나 이상 포함한다. 제 2 비접속 칩 패드(424a)와 연결되어 활성면(421a)의 가장자리 부분으로 재배선되어 형성된 제 2 연결 패드(428)를 포함한다. 이때 제 2 연결 패드(428)는 제 2 접속 패드(426)와 함께 재배선되어 형성된다.
제 1 칩(412)은 제 2 연결 패드(428)에 대응되는 활성면(411a)에 형성된 제 1 연결 패드(418)를 포함한다. 제 1 연결 패드(418)는 제 1 접속 패드(416)와 함께 재배선되어 형성된다. 제 1 칩(412)은 제 1 연결 패드(418)와 연결되어 활성면(411a)의 가장자리 부분을 관통하여 배면(411b)으로 접속단(419d)이 노출된 제 2 관통 전극(419)을 포함한다. 이때 제 1 칩(412)은 외곽의 칩 절단 영역(413)을 포함할 수 있으며, 제 2 관통 전극(419)은 칩 절단 영역(413)에 형성된다.
그리고 제 1 연결 패드(418)와 제 2 연결 패드(428)는 연결 범프(432)를 매개로 접합된다. 이때 연결 범프(432)로는 금속 범프(431)로 사용된 범프가 사용될 수 있다.
따라서 제 2 연결 패드(428)에 연결된 제 2 비접속 칩 패드(424a)는 연결 범 프(432), 제 1 연결 패드(418) 및 제 2 관통 전극(419)을 통하여 외부와 직접 연결된다.
제 5 실시예에 따른 적층 칩
도 21을 참조하면, 제 5 실시예에 따른 적층 칩(530)은 제 2 칩(522) 전용의 배선이 형성된 구조를 갖는다. 이때 제 5 실시예에 따른 적층 칩(530)은 제 4 실시예에 따른 적층 칩(도 20의 430)과는 상이한 구조를 갖는다.
제 1 칩(512)은 제 1 칩 패드(514)와 연결되지 않은 제 1 접속 패드(516a; 이하 '제 1 더미 접속 패드'라 한다.)를 적어도 하나 이상 포함한다. 제 1 더미 접속 패드(516a)와 연결되어 활성면(511a)의 가장자리 부분으로 재배선되어 형성된 제 1 연결 패드(518)를 포함한다. 제 1 칩(512)은 제 1 연결 패드(518)와 연결되어 활성면(511a)의 가장자리 부분을 관통하여 배면(511b)으로 접속단(519d)이 노출된 제 2 관통 전극(519)을 포함한다. 이때 제 1 칩(512)은 외곽에 칩 절단 영역(513)을 포함할 수 있으며, 제 2 관통 전극(519)은 칩 절단 영역(513)에 형성된다.
따라서 제 1 더미 접속 패드(516a)에 연결된 제 2 칩 패드(524)는 제 2 접속 패드(526), 금속 범프(531), 제 1 연결 패드(518) 및 제 2 관통 전극(419)을 통하여 외부와 직접 연결된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
본 발명의 구조를 따르면 제 1 및 제 2 칩의 활성면이 마주보게 적층되며, 활성면의 중심 부분에 형성된 제 1 및 제 2 접속 패드가 금속 범프를 매개로 접합되고, 제 1 접속 패드와 연결되어 제 1 칩의 배면으로 제 1 관통 전극의 접속단이 노출된다. 따라서 본 발명에 따른 적층 칩의 분배배선은 금속 범프이며, 길이는 금속 범프의 높이에 해당되기 때문에, 분배배선의 길이를 최소화할 수 있다. 이로 인해 패키지 전기적 로딩을 최소화하면서 신호 무결성을 향상시켜 고속화에 대응할 수 있다.

Claims (23)

  1. 두 개의 반도체 칩이 적층된 적층 칩으로,
    상기 반도체 칩은,
    활성면과, 상기 활성면에 반대되는 배면을 갖는 실리콘 기판과;
    상기 활성면의 중심 부분에 형성된 복수개의 접속 패드;를 포함하며,
    상기 두 개의 반도체 칩은 상기 활성면이 서로 마주보게 적층되며, 상기 두 개의 반도체 칩의 마주보는 상기 접속 패드는 전기적 연결 수단을 매개로 서로 전기적으로 연결되며, 적어도 하나의 반도체 칩에 상기 접속 패드와 연결되어 배면으로 접속단이 노출되는 제 1 관통 전극이 형성된 것을 특징으로 하는 적층 칩.
  2. 제 1항에 있어서, 상기 접속 패드는 상기 활성면의 중심 부분에 일렬로 형성된 것을 특징으로 하는 적층 칩.
  3. 제 2항에 있어서, 상기 반도체 칩은,
    제 1 칩과;
    상기 제 1 칩의 활성면에 적층된 제 2 칩;을 포함하며,
    상기 제 1 관통 전극은 상기 제 1 칩의 접속 패드에 연결된 것을 특징으로 하는 적층 칩.
  4. 제 3항에 있어서, 상기 접속 패드는 칩 패드인 것을 특징으로 하는 적층 칩.
  5. 제 3항에 있어서, 상기 반도체 칩은 활성면에 형성된 칩 패드를 포함하며,
    상기 접속 패드는 상기 칩 패드와 연결되어 재배선되어 형성된 재배선 패드를 포함하는 것을 특징으로 하는 적층 칩.
  6. 제 4항 또는 제 5항에 있어서, 상기 제 1 관통 전극은 상기 제 1 칩의 접속 패드를 관통하여 형성된 것을 특징으로 하는 적층 칩.
  7. 제 3항에 있어서, 상기 전기적 연결 수단은 금속 범프인 것을 특징으로 하는 적층 칩
  8. 제 7항에 있어서, 상기 제 1 칩과 제 2 칩의 사이에 개재된 접착층;을 더 포함하는 것을 특징으로 하는 적층 칩.
  9. 제 8항에 있어서, 상기 제 1 칩과 제 2 칩의 사이의 가장자리 둘레에 배치된 복수개의 스페이서;를 더 포함하는 것을 특징으로 하는 적층 칩.
  10. 제 9항에 있어서, 상기 스페이서들 중에서 적어도 하나 이상은 상기 제 1 칩과 제 2 칩의 접지 또는 전원 배선을 서로 연결하는 것을 특징으로 하는 적층 칩.
  11. 제 1항에 있어서, 상기 제 1 관통 전극의 접속단과 연결되며, 상기 접속단이 노출된 상기 배면에 재배선되어 형성된 복수개의 볼 패드;를 더 포함하는 것을 특징으로 하는 적층 칩.
  12. 제 5항에 있어서,
    상기 제 2 칩의 접속 패드에 연결되지 않은 상기 제 2 칩의 칩 패드와 연결되어 상기 제 2 칩의 활성면의 가장자리 부분으로 재배선되어 형성된 제 2 연결 패드와;
    상기 제 2 연결 패드에 대응되는 상기 제 1 칩의 활성면에 형성된 제 1 연결 패드와;
    상기 제 1 연결 패드와 상기 제 2 연결 패드를 전기적으로 연결하는 연결 범프; 및
    상기 제 1 연결 패드와 연결되어 상기 제 1 칩의 활성면의 가장자리 부분을 관통하여 배면으로 접속단이 노출된 제 2 관통 전극;을 더 포함하는 것을 특징으로 하는 적층 칩.
  13. 제 5항에 있어서,
    상기 제 1 칩의 칩 패드와 연결되지 않은 상기 제 1 칩의 접속 패드와 연결되어 상기 제 1 칩의 활성면의 가장자리 부분으로 재배선되어 형성된 제 1 연결 패드와;
    상기 제 1 연결 패드와 연결되어 상기 제 1 칩의 활성면의 가장자리 부분을 관통하여 배면으로 접속단이 노출된 제 2 관통 전극;을 더 포함하는 것을 특징으로 하는 적층 칩.
  14. 활성면과, 상기 활성면에 반대되는 배면을 가지며, 상기 활성면의 중심 부분에 제 1 접속 패드들이 일렬로 형성되며, 상기 제 1 접속 패드들에 연결되게 제 1 관통 전극이 형성된 제 1 칩과;
    활성면이 상기 제 1 칩의 활성면과 마주보게 배치되며, 상기 활성면의 중심 부분에 상기 제 1 접속 패드들에 대응되게 제 2 접속 패드들이 형성된 제 2 칩과;
    상기 제 1 접속 패드와 제 2 접속 패드를 전기적으로 연결하는 금속 범프; 및
    상기 제 1 칩과 제 2 칩 사이에 개재된 접착층;을 포함하는 것을 특징으로 하는 적층 칩.
  15. 제 1항에 따른 적층 칩과;
    상부면과 하부면을 가지며, 상기 적층 칩의 제 1 관통 전극의 접속단이 상기 상부면을 향하도록 실장되며, 상기 제 1 관통 전극의 접속단이 전기적으로 연결되는 배선기판과;
    상기 적층 칩이 실장된 상기 배선기판의 영역을 봉합하는 수지 봉합부; 및
    상기 배선기판의 하부면에 형성되며, 상기 제 1 관통 전극의 접속단과 전기 적으로 연결되는 외부접속단자;를 포함하는 것을 특징으로 반도체 패키지.
  16. 제 15항에 있어서, 상기 제 1 관통 전극의 접속단과 상기 배선기판 사이에 개재된 접속 범프;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 15항에 있어서, 상기 배선기판은 상기 제 1 관통 전극의 접속단이 노출되는 창이 형성되어 있으며,
    상기 창을 통하여 배선기판과 상기 제 1 관통 전극의 접속단을 연결하는 본딩 와이어;를 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 17항에 있어서, 상기 수지 봉합부는,
    상기 배선기판의 상부면에 실장된 상기 적층 칩을 봉합하는 제 1 수지 봉합부와;
    상기 배선기판의 하부면의 상기 창을 봉합하여 형성된 제 2 수지 봉합부;를 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 11항에 따른 적층 칩과;
    상기 볼 패드에 형성된 솔더 볼;을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. (a) 활성면의 중심 부분에 복수개의 제 1 접속 패드들이 형성되며, 상기 제 1 접속 패드들에 연결되게 일정 깊이로 제 1 관통 전극이 형성된 제 1 칩들을 포함하는 제 1 웨이퍼와,
    활성면의 중심 부분에 상기 제 1 접속 패드들에 대응되게 제 2 접속 패드들이 형성된 제 2 칩을 포함하는 제 2 웨이퍼를 준비하는 단계와;
    (b) 상기 제 1 및 제 2 웨이퍼의 활성면이 마주보게 적층하되, 상기 제 1 접속 패드와 상기 제 2 접속 패드가 전기적으로 연결되게 적층하는 단계와;
    (c) 상기 제 1 관통 전극의 접속단이 노출되게 상기 제 1 웨이퍼의 배면을 연마하는 단계와;
    (d) 상기 적층된 제 1 및 제 2 웨이퍼를 개별 적층 칩으로 분리하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 제조 방법.
  21. (a) 활성면의 중심 부분에 복수개의 제 1 접속 패드들이 형성된 제 1 칩을 포함하는 제 1 웨이퍼와,
    활성면의 중심 부분에 상기 제 1 접속 패드들에 대응되게 제 2 접속 패드들이 형성된 제 2 칩을 포함하는 제 2 웨이퍼를 준비하는 단계와;
    (b) 상기 제 1 및 제 2 웨이퍼의 활성면이 마주보게 적층하되, 상기 제 1 접속 패드와 상기 제 2 접속 패드가 전기적으로 연결되게 적층하는 단계와;
    (c) 상기 제 1 웨이퍼의 배면을 통하여 상기 제 1 접속 패드에 연결되게 제 1 관통 전극을 형성하는 단계와;
    (d) 상기 적층된 제 1 및 제 2 웨이퍼를 개별 적층 칩으로 분리하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 제조 방법.
  22. 제 20항 또는 제 21항에 있어서, 상기 (b) 단계와 상기 (d) 단계 사이에 상기 제 2 웨이퍼의 배면을 연마하는 단계;를 더 포함하는 것을 특징으로 하는 적층 칩 제조 방법.
  23. 제 21항에 있어서, 상기 (c) 단계는 상기 제 1 웨이퍼의 배면을 연마한 이후에 진행되는 것을 특징으로 하는 적층 칩 제조 방법.
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