KR20100056247A - 접착층을 구비하는 반도체 패키지 - Google Patents

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Abstract

접착층을 구비하는 반도체 패키지를 개시한다. 반도체 패키지는 일면상에 패드들이 배열되는 제1기판; 상기 제1기판의 상기 일면상에 적층되고, 그의 일면상에 칩 패드들이 배열되는 제1반도체 칩들; 및 상기 제1기판상에 배열되어 상기 제1반도체 칩들을 밀봉시켜 주는 밀봉재를 구비한다. 상기 제1반도체 칩들중 적어도 하나의 반도체 칩은 상기 일면상에 배열되는 재배선 패드들과 상기 재배선 패드들상에 배열되어 상기 밀봉재에 의해 일부분이 노출되는 접착층들을 더 구비한다.

Description

접착층을 구비하는 반도체 패키지{Semiconductor package having adhesive layer}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 접착층을 구비하는 반도체 패키지에 관한 것이다.
최근 디지털 산업의 급속한 발전으로 휴대용 PC 나 휴대용 전화와 같은 전자제품의 소형화 및 다기능화가 요구되고, 전자제품에 적용되는 반도체 제품도 점점 소형화, 경량화 및 고용량화가 요구되고 있다. 반도체 패키지의 용량을 증대시키고 기능을 확장시키기 위하여 웨이퍼 상태에서의 집적도가 점차 증가하고 있다. 이러한 반도체 패키지로는, 하나의 패키지내에 서로 다른 기능을 갖는 반도체 칩들이 탑재되는 멀티칩 패키지 또는 동일한 반도체 칩들이 적층되는 스택 패키지 등이 있다.
스택 패키지들은 다수개, 예를 들어 8개 또는 16개의 반도체 칩들이 기판상에 적층되어 고용량화 및 다기능화할 수 있다. 그러나, 조립 완료 후 테스트시 적 층된 반도체 칩들중 하나에 불량이 발생하는, 나머지 반도체 칩들의 불량 여부와 관계없이 반도체 패키지가 불량으로 판정되므로 수율이 저하되게 된다. 이러한 문제점을 해결하기 위한, POP(package on package)는 다수의 스택 패키지를 솔더 볼을 통해 전기적으로 연결시켜 주었다. 그러나, 기판의 볼 패드와 솔더 볼간의 접합부가 취약하여 접합 신뢰성이 저하되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 접착층을 구비하는 반도체 패키지를 제공하는 것이다.
본 발명의 일 견지에 따르면, 접착층을 구비하는 반도체 패키지를 제공한다. 상기 반도체 패키지는 일면상에 패드들이 배열되는 제1기판; 상기 제1기판의 상기 일면상에 적층되고, 그의 일면상에 칩 패드들이 배열되는 제1반도체 칩들; 및 상기 제1기판상에 배열되어 상기 제1반도체 칩들을 밀봉시켜 주는 밀봉재를 구비한다. 상기 제1반도체 칩들중 적어도 하나의 반도체 칩은 상기 일면상에 배열되는 재배선 패드들; 및 상기 재배선 패드들상에 배열되어, 상기 밀봉재에 의해 일부분이 노출되는 접착층들을 더 구비한다.
상기 재배선 패드들은 Au/Ni/Au 또는 Al 을 포함하고, 상기 밀봉재는 에폭시 몰딩 컴파운드를 포함할 수 있다. 상기 접착층들은 솔더를 포함할 수 있다. 상기 제1반도체 칩들의 상기 칩 패드들은 상기 제1기판의 상기 패드들과 와이어를 통해 연결될 수 있다.
상기 적어도 하나의 반도체 칩은 최상부에 배열되는 반도체 칩을 포함할 수 있다. 상기 최상부 반도체 칩은 상기 일면상에 배열되는 재배선용 칩 패드들; 및 상기 재배선용 칩 패드들과 상기 재배선 패드들을 전기적으로 연결시켜 주는 재배선 라인들을 더 포함할 수 있다. 상기 재배선 라인들의 일부분들이 상기 재배선 패드들로 작용할 수 있다. 상기 최상부 반도체 칩은 상기 재배선용 칩 패드들과 상기 재배선 라인들사이에 배열되어 상기 재배선 라인들의 상기 일부분들을 노출시켜 주는 절연막을 더 포함할 수 있다.
상기 반도체 패키지는 상기 접착층들의 상기 노출된 일부분과 연결 단자들을 통해 전기적으로 연결되도록 적층되는 패키지를 더 포함할 수 있다. 상기 접착층들과 상기 연결 단자들은 솔더들을 포함할 수 있다. 상기 패키지는 일면상에 배열되는 연결 패드들을 구비하는 제2기판; 및 상기 제2기판상에 배열되는 하나 또는 그 이상의 제2반도체 칩들을 포함하며, 상기 연결 패드들상에 상기 연결 단자들이 배열될 수 있다.
상기 제2반도체 칩들은 상기 제2기판의 타면상에 적층되어, 칩 패드들이 상기 제2기판의 상기 타면상에 배열된 패드들과 와이어를 통해 연결될 수 있다. 상기 제1 및 제2반도체 칩들은 메모리 칩들을 포함할 수 있다. 또는 상기 제1반도체 칩들은 메모리 칩들을 포함하고, 상기 제2반도체 칩은 상기 제2기판의 상기 일면상에 배열되는 로직 칩을 포함할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법은 재배선 라인상에 접착층을 배열하여 솔더볼과의 접착력을 향상시켜 접합 불량에 따른 수율 저하를 방지할 수 있다. 또한, 밀봉재로 사용되는 에폭시 몰딩 컴파운드의 제거시 발생하는 잔유물에 이한 접합 불량을 방지할 수 있을 뿐만 아니라 에폭시 몰딩 컴파운드의 제거시 재배선 라인의 손상을 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 1을 참조하면, 반도체 패키지(100a)는 기판(110)과 적층된 반도체 칩들(130, 140, 150, 160)을 구비한다. 상기 기판(100)의 일면상에는 본딩 패드들(111)이 배열되고, 타면상에는 연결 패드들(115)이 배열될 수 있다. 상기 반도체 칩들(130, 140, 150, 170)사이에는 접착제(120)가 더 배열될 수 있다. 상기 반도체 칩들(130 - 170)은 메모리 칩들을 포함할 수 있다.
상기 반도체 칩들(130, 140, 150, 160)은 그의 일면, 예를 들어 활성면상에 다수의 칩 패드들(132, 142, 152, 162)을 구비할 수 있다. 상기 칩 패드들(132, 142, 152, 162)은 상기 기판(110)의 상기 본딩 패드들(111)과 와이어들(171, 173, 175, 177)을 통해 전기적으로 연결될 수 있다.
상기 반도체 칩들(130 - 160)중 최상부에 배열된 반도체 칩(160)은 재배선 패드들(165)을 더 구비할 수 있다. 상기 재배선 패드들(165)은 외부 소자(미도시)와의 전기적 연결을 위한 패드들을 포함할 수 있다. 상기 재배선 패드들(265)상에는 접착층들(167)이 더 배열될 수 있다. 상기 접착층들(167)은 솔더들을 포함할 수 있다.
상기 반도체 패키지(100a)는 상기 반도체 칩들(130 - 160)과 상기 와이어들(171, 173, 175, 177) 그리고 상기 패드들(111, 162)과 상기 접착층들(167)을 덮도록 상기 기판(110)의 상기 일면상에 배열되는 밀봉재(180)를 더 구비할 수 있다. 상기 밀봉재(180)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 밀봉재(180)는 상기 접착층들(167)의 일부분을 노출시키는 개구부(185)를 구비할 수 있다. 상기 접착층들(167)의 상기 노출된 일부분들에는 솔더 볼들(미도시)이 배열되어 상기 외부 소자와의 전기적 연결을 제공할 수 있다.
도 2a 및 도 2b는 도 1의 상기 최상부 반도체 칩(160)의 단면도를 도시한 것으로서, 하나의 재배선 패드(165)에 대한 단면도를 도시한 것이다. 도 2a 및 도 2b를 참조하면, 상기 최상부 반도체 칩(160)은 웨이퍼(161)상에 칩 패드(162a)가 배열된다. 상기 칩 패드(162a)는 상기 칩 패드들(162)과 상기 웨이퍼(161)의 동일 면상에 배열될 수 있다. 상기 웨이퍼(161)상에는 상기 칩 패드(162a)의 일부분을 노출시켜 주는 패시베이션막(163)이 형성된다. 상기 패시베이션막(163)상에는 층간 절연막들(미도시)이 더 배열될 수도 있다.
상기 패시베이션막(163)상에는 상기 칩 패드(162a)의 상기 노출된 일부분과 전 기적으로 연결되는 재배선 라인(164)이 배열된다. 상기 재배선 라인(164)의 일부분(165)은 재배선 패드로 작용할 수 있다. 상기 재배선 패드(165)상에는 접착층(167)이 배열될 수 있다. 상기 재배선 패드(165)는 Cu/Ni/Au 또는 Al 을 포함할 수 있다. 상기 접착층(167)은 솔더를 포함할 수 있다. 상기 재배선 라인(164) 및 상기 패시베이션막(163)상에는 상기 접착층(165)의 일부분을 노출시키는 절연막(169)이 더 배열될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 3을 참조하면, 반도체 패키지(100b)는 다수의 패키지, 예를 들어 하부 패키지(100b1)와 상기 하부 패키지(100b1)상에 배열된 상부 패키지(100b2)를 구비할 수 있다. 상기 하부 패키지(100b1)는 도 1의 반도체 패키지(100a)와 동일한 구조를 가질 수 있다. 상기 상부 패키지(100b2)는 상기 하부 패키지(100b1)와 동일한 구조를 가질 수 있다.
상기 상부 패키지(100b2)는 기판(210)과 상기 기판(210)상에 적층된반도체 칩들(230, 240, 250, 260)을 구비한다. 상기 반도체 칩들(230, 240, 250, 260)사이에는 접착제(220)가 배열될 수 있다. 상기 반도체 칩들(230 - 260)의 일면들상에 배열된 칩 패드들(232, 242 252, 262)은 와이어들(271, 273, 275, 277)을 통해 상기 기판(210)의 일면상에 배열된 본딩 패드들(211)과 전기적으로 연결된다. 상기 반도체 칩들(230 - 260)은 메모리 칩들을 포함할 수 있다.
상기 기판(210)의 타면상에 배열된 연결 패드들(215)은 상기 하부 패키지(100b1)의 접착층들(167)과 연결단자들(290)을 통해 연결되어 상기 상부 패키 지(100b2)와 상기 하부 패키지(100b1)간의 전기적 연결을 제공할 수 있다. 상기 연결 단자들(290)은 솔더 볼들을 포함할 수 있다. 상기 상부 패키지(100b2)는 상기 반도체 칩들(230 - 260)과 와이어들(271 - 277)을 밀봉시켜 주는 밀봉재(280)를 더 포함할 수 있다.
상기 상부 패키지(100b2)도 상기 하부 패키지(100b1)와 마찬가지로, 최상부 반도체 칩(260)의 상기 일면상에 재배선 패드들 및 접착층들이 더 배열되고, 상기 밀봉재(280)를 통해 상기 접착층들을 노출시켜 줄 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지(100c)의 단면도를 도시한 것이다. 도 4를 참조하면, 상기 반도체 패키지(100c)는 하부 패키지(100c1)와 상기 하부 패키지(100c1)상에 배열된 상부 패키지(100c2)를 구비할 수 있다. 상기 하부 패키지(100c1)는 기판(300)과 반도체 칩(330)을 구비할 수 있다. 상기 반도체 칩(330)은 로직 칩을 구비할 수 있다. 상기 기판(300)은 인쇄회로 기판을 포함할 수 있다. 상기 반도체 칩(330)은 밀봉재(340)에 의해 밀봉되어질 수 있다.
도면상에는 도시되지 않았으나, 상기 반도체 칩(330)은 접착제를 통해 상기 기판(300)상에 부착되고 상기 반도체 칩(330)의 칩 패드들이 상기 기판(300)의 본딩 패드들과 와이어를 통해 연결될 수 있다. 또는 상기 반도체 칩(330)은 솔더 볼을 이용하여 상기 기판(300)의 볼 패드들과 플립 칩 본딩될 수 있다. 상기 기판(300)은 타면상에는 외부 연결을 위한 연결 단자들이 배열되는 연결 패드들을 더 포함할 수 있다.
상기 상부 패키지(100c2)는 도 1의 패키지(100a)와 동일한 구조를 가질 수 있다. 상기 상부 패키지(100c2)의 재배선 패드들(165)상에 배열된 접착층들(167)은 연결 단자들(320)을 통해 상기 기판(300)의 볼 패드들(310)과 연결되어, 상기 상부 패키지(100c2)와 상기 하부 패키지(100c1)를 전기적으로 연결시켜 줄 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 공정 순서도이다. 도 1 및 도 5를 참조하면, 먼저 칩 패드들(132 - 162)이 일면상에 배열된 반도체 칩들(130 - 160)을 제조한다(S510). 이때, 상기 반도체 칩들(130 - 160)중 적어도 하나의 반도체 칩(160)은 재배선 공정을 통해 상기 일면상에 배열되는 재배선 패드들(165)을 더 구비할 수 있다. 상기 재배선 패드들(165)상에는 접착층(167)이 더 배열될 수 있다.
도 6a 내지 도 6e는 상기 재배선 패드들(165)과 상기 접착층(167)을 형성하는 성하는 방법을 설명하기 위한 단면도들이다. 도 6a를 참조하면, 웨이퍼(161)상에 와이어 본딩을 위한 칩 패드(도 1의 162)와 재배선을 위한 칩 패드(162a)를 형성한다. 상기 칩 패드들(162, 162a)의 일부분들이 노출되도록 패시베이션막(163)을 상기 웨이퍼(161)상에 형성한다. 따라서, 반도체 칩 들(130 - 160)이 제조될 수 있다.
도 6b를 참조하면, 상기 반도체 칩들(130 - 160)중 적어도 하나, 예를 들면 상기 반도체 칩(160)상에는 재배선 공정을 통해 재배선 라인(164)을 더 형성한다. 즉, 상기 패시베이션막(163)상에 재배선 라인(164)을 형성한다. 상기 재배선 라인(164)은 Au/Ni/Au의 3층막 또는 Al 단일막을 포함할 수 있다. 상기 재배선 라인(164)은 상기 칩 패드(162a)의 상기 노출된 부분과 연결되고, 그의 일부분(165) 은 재배선 패드로 작용한다.
도 6c 및 도 6d를 참조하면, 상기 재배선 패드(165)상에 접착층(167)을 형성한다. 상기 접착층(167)은 솔더 볼(167a)을 상기 재배선 패드(165)상에 배열한 다음 상기 솔더 볼(167a)이 용융되도록 리플로우 공정을 수행하여 형성할 수 있다. 또한 상기 접착층(167)은 전기 도금 또는 무전해 도금법을 이용하여 솔더를 상기 재배선 패드(165)상에 도금하여 형성할 수 있다. 또한, 플럭스와 솔더 페이스트를 상기 재배선 패드(165)상에 스크린 프린팅한 다음 리플로우하여 상기 접착층(167)을 형성할 수도 있다.
도 6e를 참조하면, 상기 패시베이션막(169) 및 상기 재배선 라인(165)상에 상기 접착층(167)과 상기 칩 패드들(162)을 노출시켜 주는 절연막(169)을 더 형성할 수도 있다.
다시, 도 1 및 도 5를 참조하면, 상기 반도체 칩들(130 - 160)을 기판(110)상에 적층한다(S520). 이때, 상기 반도체 칩들(130 - 160)중 상기 재배선 패드들(165) 및 상기 접착층들(167)이 배열된 상기 반도체 칩(160)을 최상부에 배열할 수 있다. 이어서, 상기 반도체 칩들(130 - 160)의 상기 칩 패드들(162)과 상기 기판(110)의 본딩 패드들(111)을 와이어들(171, 173, 175, 177)을 통해 전기적으로 연결시켜 준다(S530).
상기 기판(110)상에 밀봉재(180)를 형성하여 상기 반도체 칩들(130 - 160), 상기 와이어들(171, 173, 175, 177), 상기 칩 패드들(162) 및 상기 접착층들(167)을 밀봉시켜 준다(S540). 상기 밀봉재(180)를 식각하여 상기 접착층들(167)의 일부 분을 노출시켜 준다(S550). 따라서, 도 1의 반도체 패키지(100a)가 제조된다.
도 3의 반도체 패키지(100b)의 경우, 상기와 같은 방법으로 하부 패키지(100b1)와 상부 패키지(100b2)를 제조한 다음 솔더 볼(290)을 통해 상기 상, 하부 패키지(100b2, 100b2)를 전기적으로 연결시켜 줄 수 있다. 또한, 도 4의 반도체 패키지(100c)의 경우, 상기와 같은 방법으로 상부 패키지(100c2)를 제조한 다음, 솔더 볼(320)을 통해 하부 패키지(100c1)과 전기적으로 연결시켜 줄 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2a 및 도 2b는 도 1의 반도체 패키지의 최상부 반도체 칩의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 도 1의 반도체 패키지의 제조방법을 설명하기 위한 공정 순서도이다.
도 6a 내지 도 6e는 도 1의 최상부 반도체 칩을 제조하는 방법을 설명하기 위한 단면도이다.

Claims (10)

  1. 일면상에 패드들이 배열되는 제1기판;
    상기 제1기판의 상기 일면상에 적층되고, 그의 일면상에 칩 패드들이 배열되는 제1반도체 칩들; 및
    상기 제1기판상에 배열되어 상기 제1반도체 칩들을 밀봉시켜 주는 밀봉재를 구비하되,
    상기 제1반도체 칩들중 적어도 하나의 반도체 칩은 상기 일면상에 배열되는 재배선 패드들; 및
    상기 재배선 패드들상에 배열되어, 상기 밀봉재에 의해 일부분이 노출되는 접착층들을 더 구비하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 재배선 패드들은 Au/Ni/Au 또는 Al 을 포함하는 것을 특징으로 반도체 패키지.
  3. 제 1 항에 있어서, 상기 적어도 하나의 반도체 칩은 최상부에 배열되는 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 최상부 반도체 칩은
    상기 일면상에 배열되는 재배선용 칩 패드들; 및
    상기 재배선용 칩 패드들과 상기 재배선 패드들을 전기적으로 연결시켜 주는 재배선 라인들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 재배선 라인들의 일부분들이 상기 재배선 패드들로 작용하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 최상부 반도체 칩은 상기 재배선용 칩 패드들과 상기 재배선 라인들사이에 배열되어 상기 재배선 라인들의 상기 일부분들을 노출시켜 주는 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 접착층들의 상기 노출된 일부분과 연결 단자들을 통해 전기적으로 연결되도록 적층되는 패키지를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 접착층들과 상기 연결 단자들은 솔더들을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서, 상기 패키지는
    일면상에 배열되는 연결 패드들을 구비하는 제2기판; 및
    상기 제2기판상에 배열되는 제2반도체 칩은을 포함하며,
    상기 연결 패드들상에 상기 연결 단자들이 배열되는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 제2반도체 칩은 상기 제2기판의 타면상에 적층되어, 상기 제2기판의 상기 타면상에 배열되는 본딩 패드들과 와이어들을 통해 연결되는 하나 또는 그 이상의 메모리 칩들을 포함하거나,
    또는 상기 제2반도체 칩은 상기 제2기판의 상기 일면상에 배열되는 로직 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
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