KR20100112446A - 적층형 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20100112446A
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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 적층형 반도체 패키지, 및 그 제조방법에 관한 것이다. 본 발명의 일실시예에 따른 적층형 반도체 패키지는 제1 반도체 패키지; 상기 제1 반도체 패키지 상에 적층된 제2 반도체 패키지; 및 상기 제1 반도체 패키지와 상기 제2 반도체 패키지를 전기적으로 연결하는 전기적 접속 수단를 포함한다. 상기 제1 반도체 패키지는, 제1 기판; 상기 제1 기판 상에 탑재된 적어도 하나 이상의 제1 반도체 칩; 상기 제1 반도체 칩 상에 형성된 제1 재배선 패턴; 및 상기 제1 반도체 칩을 덮도록 상기 제1 기판 상에 배치되고, 상기 제1 재배선 패턴을 노출하는 적어도 하나의 제1 비아를 갖는 제1 봉지재; 를 포함한다. 상기 제2 반도체 패키지는, 제2 기판; 상기 제2 기판 하에 탑재된 적어도 하나 이상의 제2 반도체 칩; 상기 제2 반도체 칩 하에 형성된 제2 재배선 패턴; 및 상기 제2 반도체 칩을 덮도록 상기 제2 기판 하에 배치되고, 상기 제2 재배선 패턴을 노출하는 적어도 하나의 제2 비아를 갖는 제2 봉지재; 를 포함한다. 상기 전기적 접속 수단은 상기 제1 비아 및 상기 제2 비아에 삽입되어 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴을 직접 연결하는 전기적 접속 수단을 포함한다.
Figure P1020090030958
재배선 패턴, 전기적 접속 수단, 열팽창계수, 플립, 적층형 반도체 패키지

Description

적층형 반도체 패키지 및 그 제조 방법{Stacked semiconductor package and manufacturing method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 적층형 반도체 패키지, 및 그 제조방법에 관한 것이다.
전자 휴대 기기의 소형화로 인해서 반도체 패키지의 사이즈 또한 소형화, 박형화, 경량화가 요구되고 있다. 이에 따라, 다수개의 반도체 패키지를 적층한 적층형 반도체 패키지가 이용되고 있다. 나아가, 휴대용 전자 기기들이 다기능을 요구하면서 다기능을 수행할 수 있는 적층형 반도체 패키지의 요구가 증대되고 있다.
이러한 적층형 반도체 패키지에 있어서는 적층된 반도체 패키지들 사이의 신뢰성 있는 전기적 접속을 수행하기 위하여 반도체 패키지들의 적층 구조 및 방법이 중요하다.
이에, 본 발명이 이루고자 하는 기술적 과제는 적층되는 반도체 패키지들 사이의 신뢰성 있는 전기적 접속을 구현할 수 있는 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 적층형 반도체 패키지를 이용한 반도체 패키지 모듈을 제공하는데 있다.
하지만, 전술한 기술적 과제들은 예시적으로 제공된 것이고, 본 발명의 실시예들이 이러한 예시적인 목적에 의해서 제한되는 것은 아니다.
본 발명의 일 태양에 의한 적층형 반도체 패키지가 제공된다. 적층형 반도체 패키지는 제1 반도체 패키지; 상기 제1 반도체 패키지 상에 적층된 제2 반도체 패키지; 및 상기 제1 반도체 패키지와 상기 제2 반도체 패키지를 전기적으로 연결하는 전기적 접속 수단를 포함한다.
상기 제1 반도체 패키지는, 제1 기판; 상기 제1 기판 상에 탑재된 적어도 하나 이상의 제1 반도체 칩; 상기 제1 반도체 칩 상에 형성된 제1 재배선 패턴; 및 상기 제1 반도체 칩을 덮도록 상기 제1 기판 상에 배치되고, 상기 제1 재배선 패턴을 노 출하는 적어도 하나의 제1 비아를 갖는 제1 봉지재; 를 포함한다. 상기 제2 반도체 패키지는, 제2 기판; 상기 제2 기판 하에 탑재된 적어도 하나 이상의 제2 반도체 칩; 상기 제2 반도체 칩 하에 형성된 제2 재배선 패턴; 및 상기 제2 반도체 칩을 덮도록 상기 제2 기판 하에 배치되고, 상기 제2 재배선 패턴을 노출하는 적어도 하나의 제2 비아를 갖는 제2 봉지재; 를 포함한다. 상기 전기적 접속 수단은 상기 제1 비아 및 상기 제2 비아에 삽입되어 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴을 직접 연결하는 전기적 접속 수단을 포함한다.
바람직하게는 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴은 서로 열팽창 계수가 동일한 물질로 구성될 수 있다. 나아가, 상기 제1 반도체 칩 및 상기 제2 반도체 칩도 서로 열팽창 계수가 동일한 물질로 구성될 수 있다.
바람직하게는 상기 제1 비아는 상기 제1 재배선 패턴을 노출하도록 상기 제1 봉지재의 상면에서 상기 제1 재배선 패턴까지 형성될 수 있으며, 상기 제2 비아는 상기 제2 재배선 패턴을 노출하도록 상기 제2 봉지재의 하면에서 상기 제2 재배선 패턴까지 형성될 수 있다.
상기 적층형 반도체 패키지의 일 예에 의하면, 상기 전기적 접속 수단은 솔더볼을 포함할 수 있다.
상기 적층형 반도체 패키지의 다른 예에 의하면, 상기 전기적 접속 수단은 상기 제1 재배선 패턴과 접촉하며 상기 제1 비아를 채우면서 신장되어 상기 제1 봉지재의 상면에 형성된 제1 접속 패드; 상기 제2 재배선 패턴과 접촉하며 상기 제2 비아를 채우면서 신장되어 상기 제2 봉지재의 하면에 형성된 제2 접속 패드; 및 상기 제1 접속 패드 및 상기 제2 접속 패드 사이에 개재되는 솔더 볼;을 포함할 수 있다.
상기 적층형 반도체 패키지의 또 다른 예에 의하면, 상기 적어도 하나 이상의 제1 반도체 칩은 순차적으로 적층된 복수개의 제1 반도체 칩들을 포함하며, 상기 제1 재배선 패턴은 최상위층에 적층된 제1 반도체 칩의 상면에 형성되며, 상기 적어도 하나 이상의 제2 반도체 칩은 순차적으로 적층된 복수개의 제2 반도체 칩들을 포함하며, 상기 제2 재배선 패턴은 최하위층에 적층된 제2 반도체 칩의 하면에 형성되며, 상기 제1 재배선 패턴과 상기 제2 재배선 패턴은 그 사이에 상기 전기적 접속 수단을 개재하면서 서로 대향하도록 배치될 수 있다.
상기 적층형 반도체 패키지의 더 다른 예에 의하면, 상기 제1 봉지재의 상면과 상기 제2 봉지재의 하면은 이격되어 서로 마주보도록 배치되거나 또는 접촉하여 서로 마주보도록 배치될 수 있다.
본 발명의 실시예에 따른 적층형 반도체 패키지에 따르면, 상부 반도체 패키지와 하부 반도체 패키지의 결합력을 향상시킬 수 있다. 따라서 적층형 반도체 패키지의 신뢰성을 향상시킬 수 있다. 또한, 상부 반도체 패키지와 하부 반도체 패키지 사이의 공간을 제거하여 적층형 반도체 패키지의 전체 두께를 감소시킬 수 있고, 따라서 소형 전자 제품에 유리하다. 이러한 적층형 반도체 패키지들이 실장된 반도체 패키지 모듈은 고용량의 소형 전자 제품에 이용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에" 또는 "연결하여" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에" 또는 "연결하여" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 또는 "직접 연결하여" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 반도체 패키지가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이다.
도 1을 참조하면, 적층형 반도체 패키지는 제1 반도체 패키지(100)와 제2 반도체 패키지(200)를 포함할 수 있다. 제2 반도체 패키지(200)은 제1 반도체 패키지(100) 상에 적층될 수 있다. 제1 반도체 패키지(100)와 제2 반도체 패키지(200)은 동일한 기능을 수행하거나 또는 서로 다른 기능을 수행할 수도 있다. 예를 들어, 이와 같은 적층형 반도체 패키지는 POP(package on package) 타입의 패키지로 불릴 수 있다. 하지만, 이 실시예의 범위는 이러한 용어에 제한되는 것은 아니다.
제1 반도체 패키지(100)은 제1 기판(110)을 포함할 수 있다. 제1 기판(110)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 구체적으로, 코어(113)의 상면 및 하면에 도전성의 기판 패드(114)가 형성되고, 도전성 패드(114) 사이에는 절연층(112)이 개재될 수 있다. 그러나, 이 실시예의 범위는 제1 기판(110)의 종류에 제한되는 것이 아님은 당업자의 수준에서 명백하다. 예를 들어, 제1 기판(110)은 인쇄회로기판(PCB) 이외에 액정 폴리머(liquid crystal polymer; LCP) 필름 또는 폴리이미드(polyimide; PI) 필름 등을 포함할 수 있다.
제1 반도체 칩(130)은 제1 기판(110)의 상에, 예를 들어 접착층(120)을 이용하여, 탑재될 수 있다. 예를 들어, 제1 반도체 칩(130)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 다른 예로, 제1 반도체 칩(130)은 둘 이상의 동종 및/또는 이종의 반도체 칩들을 포함할 수도 있다. 제1 반도체 칩(130)은 내부 회로와 연결 된 칩 패드(미도시)를 포함할 수 있고, 상기 칩 패드(미도시)와 기판 패드(114)는 와이어(160)에 의해서 전기적으로 연결될 수 있다.
제1 반도체 칩(130) 상에는 제1 재배선 패턴(150)이 형성될 수 있다. 한편, 제1 반도체 칩(130)이 순차적으로 적층된 복수개의 제1 반도체 칩(130)들인 경우에는 최상위층에 적층된 제1 반도체 칩(130)의 상면에 제1 재배선 패턴(150)이 형성된다. 도 1에서 도시된 제1 반도체 패키지(100)을 참조할 때, 최상위층에 적층된 제1 반도체 칩(130)은 제1 기판(110)에서 가장 멀리 이격된 제1 반도체 칩(130)에 해당한다.
제1 봉지재(170)는 제1 반도체 칩(130), 접착층(120), 제1 재배선 패턴(150) 및 와이어(160)를 보호하기 위해 제1 기판(110) 상에 제공될 수 있다. 예를 들어, 제1 봉지재(170)는 제1 반도체 칩(130), 접착층(120) 및 와이어(160)의 노출 부분들을 덮도록 배치될 수 있다. 제1 봉지재(170)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
제1 봉지재(170)는 제1 재배선 패턴(150)의 일부를 노출시키도록 제1 비아(예를 들어, 도 5의 T)를 포함할 수 있다. 상기 노출되는 제1 재배선 패턴(150)의 일부는 전기적 접속 수단(300)에 의하여 제2 반도체 패키지(200)와 전기적으로 연결되는 지점에 해당한다. 상기 제1 비아는 상기 제1 재배선 패턴(150)의 일부를 노출하도록 제1 봉지재(170)의 상면(170_FS)에서 제1 재배선 패턴(150)까지 형성될 수 있다.
상기 제1 비아는 전기적 접속 수단(300)이 솔더볼인 경우, 상기 솔더볼을 일부 수용할 수 있는 형상을 가지는 것이 바람직하다. 예를 들어, 상기 솔더볼의 일부는 상기 제1 비아를 완전히 채우도록 배치될 수 있다. 또는 상기 솔더볼의 일부는 상기 제1 비아의 측벽과 이격되어 배치될 수 있다. 한편, 전기적 접속 수단(300)이 솔더볼인 경우 상기 제1 비아의 상부가 하부보다 넓으며 원형 또는 타원형의 곡선 형상을 가질 수 있다.
제2 반도체 패키지(200)은 제2 기판(210)을 포함할 수 있다. 제2 기판(210)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 구체적으로, 코어(213)의 상면 및 하면에 도전성의 기판 패드(214)가 형성되고, 도전성 패드(214) 사이에는 절연층(212)이 개재될 수 있다. 그러나, 이 실시예의 범위는 제2 기판(210)의 종류에 제한되는 것이 아님은 당업자의 수준에서 명백하다. 예를 들어, 제2 기판(210)은 인쇄회로기판(PCB) 이외에 액정 폴리머(liquid crystal polymer; LCP) 필름 또는 폴리이미드(polyimide; PI) 필름 등을 포함할 수 있다.
제2 반도체 칩(230)은 제2 기판(110)의 하에, 예를 들어 접착층(220)을 이용하여, 탑재될 수 있다. 예를 들어, 제2 반도체 칩(230)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 다른 예로, 제2 반도체 칩(230)은 둘 이상의 동종 및/또는 이종의 반도체 칩들을 포함할 수도 있다. 제2 반도체 칩(230)은 내부 회로와 연결된 칩 패드(미도시)를 포함할 수 있고, 상기 칩 패드(미도시)와 기판 패드(214)는 와이어(260)에 의해서 전기적으로 연결될 수 있다.
제2 반도체 칩(230) 하에는 제2 재배선 패턴(250)이 형성될 수 있다. 한편, 제2 반도체 칩(230)이 순차적으로 적층된 복수개의 제2 반도체 칩(230)들인 경우에는 최하위층에 적층된 제2 반도체 칩(230)의 하면에 제2 재배선 패턴(250)이 형성된다. 도 1에서 도시된 제2 반도체 패키지(200)을 참조할 때, 최하위층에 적층된 제2 반도체 칩(230)은 제2 기판(210)에서 가장 멀리 이격된 제2 반도체 칩(230)에 해당한다.
제2 봉지재(270)는 제2 반도체 칩(230), 접착층(220), 제2 재배선 패턴(250) 및 와이어(260)를 보호하기 위해 제2 기판(210) 하에 제공될 수 있다. 예를 들어, 제2 봉지재(270)는 제2 반도체 칩(230), 접착층(220) 및 와이어(260)의 노출 부분들을 덮도록 배치될 수 있다. 제2 봉지재(270)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
제2 봉지재(270)는 제2 재배선 패턴(250)의 일부를 노출시키도록 제2 비아(예를 들어, 제1 반도체 패키지(100)을 도시한 도 5의 T 를 참조)를 포함할 수 있다. 상기 노출되는 제2 재배선 패턴(250)의 일부는 전기적 접속 수단(300)에 의하여 제1 반도체 패키지(100)와 전기적으로 연결되는 지점에 해당한다. 상기 제2 비아는 상기 제2 재배선 패턴(250)의 일부를 노출하도록 제2 봉지재(270)의 하면(270_FS)에서 제2 재배선 패턴(250)까지 형성될 수 있다.
상기 제2 비아는 전기적 접속 수단(300)이 솔더볼인 경우, 상기 솔더볼을 일부 수용할 수 있는 형상을 가지는 것이 바람직하다. 예를 들어, 상기 솔더볼의 또 다른 일부는 상기 제2 비아를 완전히 채우도록 배치될 수 있다. 또는 상기 솔더볼의 또 다른 일부는 상기 제2 비아의 측벽과 이격되어 배치될 수 있다. 한편, 전기적 접속 수단(300)이 솔더볼인 경우 상기 제2 비아의 하부가 상부보다 넓으며 원형 또는 타원형의 곡선 형상을 가질 수 있다.
전기적 접속 수단(300)은 상기 제1 비아 및 상기 제2 비아에 삽입되도록 배치될 수 있다. 예를 들어, 전기적 접속 수단(300)의 일부는 상기 제1 비아를 완전히 채우거나 또는 상기 제1 비아의 측면과 이격되도록 배치될 수 있다. 또한, 전기적 접속 수단(300)의 또 다른 일부는 상기 제2 비아를 완전히 채우거나 또는 상기 제2 비아의 측면과 이격되도록 배치될 수 있다. 도 1에서는 예시적으로 전기적 접속 수단(300)의 일부가 상기 제1 비아 및 상기 제2 비아를 완전히 채우도록 배치되는 구성을 도시하였다.
전기적 접속 수단(300)은 제1 재배선 패턴(150) 및 제2 재배선 패턴(250)과 직접 연결되어 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)을 전기적 및/또는 기계적으로 연결하게 된다.
본 발명의 일실시예에 따르면 전기적 접속 수단(300)은 솔더볼을 포함할 수 있다. 상기 솔더볼의 형상은 원형 및/또는 타원형의 일부일 수 있으나 본 발명의 실시예에서 상기 솔더볼의 형상은 제한을 받지 않는다. 솔더볼의 형상이 작을수록 높이가 낮은 적층형 반도체 패키지(Low Profile POP)를 구현할 수 있다.
한편, 제2 반도체 패키지(200)가 적층된 제1 반도체 패키지(100)은 또 다른 솔더볼(30)을 개재하여 메인 기판(10)가 전기적으로 연결될 수 있다.
본 발명에 따른 적층형 반도체 패키지에서 제1 반도체 패키지(100)와 제2 반도체 패키지(200)는 패키지의 크기(예를 들어, 단면적, 높이) 및/또는 종류가 서로 같을 수 있으나, 필요에 따라서는 서로 다를 수도 있다. 또한, 제1 반도체 패키지(100)을 구성하는 구성요소(예를 들어, 기판, 반도체 칩 등등)와 제2 반도체 패키지(200)을 구성하는 구성요소(예를 들어, 기판, 반도체 칩 등등)는 각각 크기 및/또는 종류가 서로 같을 수 있으나, 필요에 따라서는 서로 다를 수도 있다.
본 발명에 따른 적층형 반도체 패키지에서는 제2 반도체 패키지(200)가 뒤집혀(flip) 제1 반도체 패키지(100)의 상에 배치되므로, 제1 봉지재(170)의 상면(170_FS)과 제2 봉지재(270)의 하면(270_FS)이 서로 마주보도록 배치된다. 예를 들어, 본 발명의 일실시예에서는 도 1에서 도시된 것처럼 제1 봉지재(170)의 상면(170_FS)와 제2 봉지재(270)의 하면(270_FS)이 서로 이격되면서 서로 마주보도록 배치될 수 있다. 그러나, 본 발명은 이러한 실시예에 한정되지 않으며 전기적 접속 수단(300)의 크기, 형상 및/또는 구조에 따라 제1 봉지재(170)의 상면(170_FS)와 제2 봉지재(270)의 하면(270_FS)이 서로 접촉하면서 서로 마주보도록 배치될 수 있다.
전기적 접속 수단(300)에 의해 연결되는 제1 재배선 패턴(150)과 제2 재배선 패턴(250)은 각각 도전성의 물질로 구성되므로 제1 재배선 패턴(150)의 열팽창계수와 제2 재배선 패턴(250)의 열팽창계수가 서로 크게 상이하지 않게 되는 장점이 있다. 바람직하게는 제1 재배선 패턴(150)과 제2 재배선 패턴(250)은 서로 열팽창계수가 동일한 물질로 구성될 수 있다.
한편, 제1 재배선 패턴(150)의 열팽창계수 및 제2 재배선 패턴(250)의 열팽창계수의 동일 여부를 불문하고, 제1 반도체 칩(130)과 제2 반도체 칩(230)은 서로 열팽창계수가 동일한 물질로 구성될 수도 있다.
즉, 본 발명에 따르면, 전기적 접속 수단(300)에 의해 연결되는 상하의 구성요소들의 열팽창계수가 크게 차이가 나지 않게 되어 하부의 제1 반도체 패키지(100) 및 상부의 제2 반도체 패키지(200) 간의 기계적 신뢰성이 개선되는 효과를 기대할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이다. 도 2에 개시된 구성요소 중 동일한 부호는 동일한 요소를 지칭하므로, 이에 대한 설명은 중복되어 여기에서는 생략한다.
도 2를 참조하면, 제1 반도체 패키지(100) 상에 제2 반도체 패키지(200')가 적층된다. 다만, 제1 반도체 패키지(100) 상에 적층된 제2 반도체 패키지(200')의 상하 방향이 반대인 것이 도 1과 다른 중요한 특징이다. 또한, 제2 반도체 패키지(200')에서 제2 반도체 칩(230) 상에 재배선 패턴이 형성되지 않는 점이 도 1과 다르다. 그리고, 제2 반도체 패키지(200')에서 제2 봉지재(270)에 비아가 별도로 형성되지 않는 점도 도 2과 다르다.
따라서, 제1 반도체 패키지(100)과 제2 반도체 패키지(200')을 전기적으로 연결하는 전기적 접속 수단(40)은 구체적으로 제1 반도체 패키지(100)의 제1 재배선 패턴(150)과 제2 반도체 패키지(200')의 제2 기판(210)을 직접 연결한다.
제1 재배선 패턴(150)은 도전성의 물질로 구성된다. 제2 기판(210)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 구체적으로, 코어(213)의 상면 및 하면에 도전 성의 기판 패드(214)가 형성되고, 도전성 패드(214) 사이에는 절연층(212)이 개재될 수 있다.
따라서, 제1 재배선 패턴(150)과 제2 기판(210)의 열팽창계수가 서로 크게 상이하므로, 외부에서 열적 스트레스가 가해질 경우 하부의 제1 반도체 패키지(100)와 상부의 제2 반도체 패키지(200') 간의 기계적 신뢰성이 취약해지는 문제점이 발생할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이다.
도 3을 참조하면, 적층형 반도체 패키지는 제1 반도체 패키지(100)와 제2 반도체 패키지(200)를 포함할 수 있다. 제2 반도체 패키지(200)은 제1 반도체 패키지(100) 상에 적층될 수 있다. 제1 반도체 패키지(100)와 제2 반도체 패키지(200)은 동일한 기능을 수행하거나 또는 서로 다른 기능을 수행할 수도 있다. 예를 들어, 이와 같은 적층형 반도체 패키지는 POP(package on package) 타입의 패키지로 불릴 수 있다. 하지만, 이 실시예의 범위는 이러한 용어에 제한되는 것은 아니다.
제1 반도체 패키지(100)은 제1 기판(110)을 포함할 수 있다. 제1 기판(110)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 구체적으로, 코어(113)의 상면 및 하면에 도전성의 기판 패드(114)가 형성되고, 도전성 패드(114) 사이에는 절연층(112)이 개재될 수 있다. 그러나, 이 실시예의 범위는 제1 기판(110)의 종류에 제한되는 것이 아님은 당업자의 수준에서 명백하다. 예를 들어, 제1 기판(110)은 인쇄회로기 판(PCB) 이외에 액정 폴리머(liquid crystal polymer; LCP) 필름 또는 폴리이미드(polyimide; PI) 필름 등을 포함할 수 있다.
제1 반도체 칩(130)은 제1 기판(110)의 상에, 예를 들어 접착층(120)을 이용하여, 탑재될 수 있다. 예를 들어, 제1 반도체 칩(130)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 다른 예로, 제1 반도체 칩(130)은 둘 이상의 동종 및/또는 이종의 반도체 칩들을 포함할 수도 있다. 제1 반도체 칩(130)은 내부 회로와 연결된 칩 패드(미도시)를 포함할 수 있고, 상기 칩 패드(미도시)와 기판 패드(114)는 와이어(160)에 의해서 전기적으로 연결될 수 있다.
제1 반도체 칩(130) 상에는 제1 재배선 패턴(150)이 형성될 수 있다. 한편, 제1 반도체 칩(130)이 순차적으로 적층된 복수개의 제1 반도체 칩(130)들인 경우에는 최상위층에 적층된 제1 반도체 칩(130)의 상면에 제1 재배선 패턴(150)이 형성된다. 도 1에서 도시된 제1 반도체 패키지(100)을 참조할 때, 최상위층에 적층된 제1 반도체 칩(130)은 제1 기판(110)에서 가장 멀리 이격된 제1 반도체 칩(130)에 해당한다.
제1 봉지재(170)는 제1 반도체 칩(130), 접착층(120), 제1 재배선 패턴(150) 및 와이어(160)를 보호하기 위해 제1 기판(110) 상에 제공될 수 있다. 예를 들어, 제1 봉지재(170)는 제1 반도체 칩(130), 접착층(120) 및 와이어(160)의 노출 부분들을 덮도록 배치될 수 있다. 제1 봉지재(170)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
제1 봉지재(170)는 제1 재배선 패턴(150)의 일부를 노출시키도록 제1 비아(예를 들어, 도 9의 T)를 포함할 수 있다. 상기 노출되는 제1 재배선 패턴(150)의 일부는 전기적 접속 수단(300)에 의하여 제2 반도체 패키지(200)와 전기적으로 연결되는 지점에 해당한다. 상기 제1 비아는 상기 제1 재배선 패턴(150)의 일부를 노출하도록 제1 봉지재(170)의 상면(170_FS)에서 제1 재배선 패턴(150)까지 형성될 수 있다.
제1 재배선 패턴(150)과 접촉하며 제1 봉지재(170)의 상면(170_FS)에 제1 접속 패드(180)가 형성된다. 제1 접속 패드(180)은 제1 재배선 패턴(150)과 접촉하며 상기 제1 비아를 채우면서 제1 봉지재(170)의 상면(170_FS)으로 신장된다.
제2 반도체 패키지(200)은 제2 기판(210)을 포함할 수 있다. 제2 기판(210)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 구체적으로, 코어(213)의 상면 및 하면에 도전성의 기판 패드(214)가 형성되고, 도전성 패드(214) 사이에는 절연층(212)이 개재될 수 있다. 그러나, 이 실시예의 범위는 제2 기판(210)의 종류에 제한되는 것이 아님은 당업자의 수준에서 명백하다. 예를 들어, 제2 기판(210)은 인쇄회로기판(PCB) 이외에 액정 폴리머(liquid crystal polymer; LCP) 필름 또는 폴리이미드(polyimide; PI) 필름 등을 포함할 수 있다.
제2 반도체 칩(230)은 제2 기판(110)의 하에, 예를 들어 접착층(220)을 이용하여, 탑재될 수 있다. 예를 들어, 제2 반도체 칩(230)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 다른 예로, 제2 반도체 칩(230)은 둘 이상의 동종 및/또는 이종의 반도체 칩들을 포함할 수도 있다. 제2 반도체 칩(230)은 내부 회로와 연결된 칩 패드(미도시)를 포함할 수 있고, 상기 칩 패드(미도시)와 기판 패드(214)는 와이어(260)에 의해서 전기적으로 연결될 수 있다.
제2 반도체 칩(230) 하에는 제2 재배선 패턴(250)이 형성될 수 있다. 한편, 제2 반도체 칩(230)이 순차적으로 적층된 복수개의 제2 반도체 칩(230)들인 경우에는 최하위층에 적층된 제2 반도체 칩(230)의 하면에 제2 재배선 패턴(250)이 형성된다. 도 1에서 도시된 제2 반도체 패키지(200)을 참조할 때, 최하위층에 적층된 제2 반도체 칩(230)은 제2 기판(210)에서 가장 멀리 이격된 제2 반도체 칩(230)에 해당한다.
제2 봉지재(270)는 제2 반도체 칩(230), 접착층(220), 제2 재배선 패턴(250) 및 와이어(260)를 보호하기 위해 제2 기판(210) 하에 제공될 수 있다. 예를 들어, 제2 봉지재(270)는 제2 반도체 칩(230), 접착층(220) 및 와이어(260)의 노출 부분들을 덮도록 배치될 수 있다. 제2 봉지재(270)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
제2 봉지재(270)는 제2 재배선 패턴(250)의 일부를 노출시키도록 제2 비아(예를 들어, 제1 반도체 패키지(100)을 도시한 도 9의 T 를 참조)를 포함할 수 있다. 상기 노출되는 제2 재배선 패턴(250)의 일부는 전기적 접속 수단(300)에 의하여 제1 반도체 패키지(100)와 전기적으로 연결되는 지점에 해당한다. 상기 제2 비아는 상기 제2 재배선 패턴(250)의 일부를 노출하도록 제2 봉지재(270)의 하면(270_FS)에서 제2 재배선 패턴(250)까지 형성될 수 있다.
제2 재배선 패턴(150)과 접촉하며 제1 봉지재(270)의 상면(270_FS)에 제2 접속 패드(280)가 형성된다. 제2 접속 패드(280)은 제2 재배선 패턴(250)과 접촉하며 상기 제2 비아를 채우면서 제2 봉지재(270)의 상면(270_FS)으로 신장된다.
제1 접속 패드(180)과 제2 접속 패드(280)의 사이에는 솔더볼(400)이 개재될 수 있다. 이 경우, 제1 반도체 패키지(100)과 제2 반도체 패키지(200)을 전기적으로 연결하는 전기적 접속 수단은 제1 접속 패드(180), 제2 접속 패드(280) 및 솔더볼(400)으로 구성될 수 있다. 한편, 솔더볼(400)의 형상은 원형 및/또는 타원형의 일부일 수 있으나 본 발명의 실시예에서 솔더볼(400)의 형상은 제한을 받지 않는다. 솔더볼의 형상이 작을수록 높이가 낮은 적층형 반도체 패키지(Low Profile POP)를 구현할 수 있다.
한편, 본 발명의 또 다른 실시예에서는 솔더볼(400)은 스터드 범프로 대체될 수도 있다.
한편, 제1 접속 패드(180)과 제2 접속 패드(280)은 솔더볼(400)을 사이에 개재하지 않고 직접 접촉할 수 있다. 이 경우, 제1 반도체 패키지(100)과 제2 반도체 패키지(200)을 전기적으로 연결하는 전기적 접속 수단은 제1 접속 패드(180) 및 제2 접속 패드(280)로 구성될 수 있다.
본 발명에 따른 적층형 반도체 패키지에서 제1 반도체 패키지(100)와 제2 반도체 패키지(200)는 패키지의 크기(예를 들어, 단면적, 높이) 및/또는 종류가 서로 같을 수 있으나, 필요에 따라서는 서로 다를 수도 있다. 또한, 제1 반도체 패키지(100)을 구성하는 구성요소(예를 들어, 기판, 반도체 칩 등등)와 제2 반도체 패 키지(200)을 구성하는 구성요소(예를 들어, 기판, 반도체 칩 등등)는 각각 크기 및/또는 종류가 서로 같을 수 있으나, 필요에 따라서는 서로 다를 수도 있다.
본 발명에 따른 적층형 반도체 패키지에서는 제2 반도체 패키지(200)가 뒤집혀(flip) 제1 반도체 패키지(100)의 상에 배치되므로, 제1 봉지재(170)의 상면(170_FS)과 제2 봉지재(270)의 하면(270_FS)이 서로 마주보도록 배치된다. 예를 들어, 본 발명의 일실시예에서는 도 1에서 도시된 것처럼 제1 봉지재(170)의 상면(170_FS)와 제2 봉지재(270)의 하면(270_FS)이 서로 이격되면서 서로 마주보도록 배치될 수 있다.
전기적 접속 수단(300)에 의해 연결되는 제1 재배선 패턴(150)과 제2 재배선 패턴(250)은 각각 도전성의 물질로 구성되므로 제1 재배선 패턴(150)의 열팽창계수와 제2 재배선 패턴(250)의 열팽창계수가 서로 크게 상이하지 않게 되는 장점이 있다. 바람직하게는 제1 재배선 패턴(150)과 제2 재배선 패턴(250)은 서로 열팽창계수가 동일한 물질로 구성될 수 있다.
한편, 제1 재배선 패턴(150)의 열팽창계수 및 제2 재배선 패턴(250)의 열팽창계수의 동일 여부를 불문하고, 제1 반도체 칩(130)과 제2 반도체 칩(230)은 서로 열팽창계수가 동일한 물질로 구성될 수도 있다.
즉, 본 발명에 따르면, 전기적 접속 수단(300)에 의해 연결되는 상하의 구성요소들의 열팽창계수가 크게 차이가 나지 않게 되어 하부의 제1 반도체 패키지(100) 및 상부의 제2 반도체 패키지(200) 간의 기계적 신뢰성이 개선되는 효과를 기대할 수 있다.
도 4 내지 도 7은 도 1에 도시된 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조방법을 순차적으로 도시한 단면도들이다. 도 4 내지 도 7에 개시된 구성요소 중 도 1에 개시된 구성요소와 동일한 부호는 동일한 요소를 지칭하므로, 이에 대한 설명은 중복되어 여기에서는 생략한다.
도 4를 참조하면, 제1 반도체 패키지(100)를 형성하는 단계를 수행한다.
제1 봉지재(170)가 제1 반도체 칩(130), 접착층(120), 제1 재배선 패턴(150) 및 와이어(160)를 보호하기 위해 제1 기판(110) 상에 제공된다. 예를 들어, 제1 봉지재(170)는 제1 반도체 칩(130), 접착층(120) 및 와이어(160)의 노출 부분들을 덮도록 배치될 수 있다. 제1 봉지재(170)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
도 5를 참조하면, 제1 비아(T)를 형성하는 단계를 수행한다.
제1 봉지재(170)는 제1 재배선 패턴(150)의 일부를 노출시키도록 제1 비아(T)를 포함할 수 있다. 상기 노출되는 제1 재배선 패턴(150)의 일부는 후속 공정에서 형성되는 전기적 접속 수단(300)에 의하여 제2 반도체 패키지와 전기적으로 연결되는 지점에 해당한다. 상기 제1 비아는 상기 제1 재배선 패턴(150)의 일부를 노출하도록 제1 봉지재(170)의 상면(170_FS)에서 제1 재배선 패턴(150)까지 형성될 수 있다.
상기 제1 비아는 상기 전기적 접속 수단이 솔더볼인 경우, 상기 솔더볼을 일부 수용할 수 있는 형상을 가지는 것이 바람직하다. 예를 들어, 상기 솔더볼의 일부 는 상기 제1 비아를 완전히 채우도록 배치될 수 있다. 또는 상기 솔더볼의 일부는 상기 제1 비아의 측벽과 이격되어 배치될 수 있다. 한편, 상기 전기적 접속 수단이 솔더볼인 경우 상기 제1 비아의 상부가 하부보다 넓으며 원형 또는 타원형의 곡선 형상을 가질 수 있다.
도 6을 참조하면, 상기 제1 비아를 채우는 전기적 접속 수단(300)을 형성하는 단계를 수행한다. 전기적 접속 수단(300)은 예를 들어, 솔더볼을 포함할 수 있다. 상기 솔더볼(300)의 형상은 원형 및/또는 타원형의 일부일 수 있으나 본 발명의 실시예에서 상기 솔더볼(300)의 형상은 제한을 받지 않는다. 솔더볼(300)의 형상이 작을수록 높이가 낮은 적층형 반도체 패키지(Low Profile POP)를 구현할 수 있다. 본 발명의 다른 실시예에서는 솔더볼(300)은 스터드 범프로 대체될 수도 있다.
도 7을 참조하면, 제1 반도체 패키지(100) 상에 제2 반도체 패키지(200)을 적층하는 단계를 수행한다. 제2 반도체 패키지(200)을 준비하는 단계는 도 4 내지 도 5에서 설명한 제1 반도체 패키지(100)을 준비하는 단계와 동일하다.
제2 반도체 패키지(200)를 플립(flip)하여 제1 반도체 패키지(100) 상에 적층한다. 따라서, 제1 반도체 패키지(100)의 제1 재배선 패턴(150)과 제2 반도체 패키지(200)의 제2 재배선 패턴(250)은 전기적 접속 수단(300)에 의하여 전기적으로 연결된다.
본 발명의 다른 실시예에서는, 제1 반도체 패키지(100)과 제2 반도체 패키지(200)을 서로 마주보게 위치시킨 후, 제1 반도체 패키지(100)의 제1 비아와 제2 반도체 패키지(200)의 제2 비아를 채우도록 형성되는 전기적 접속 수단(300)을 형 성할 수도 있다.
도 8 내지 도 12는 도 3에 도시된 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 제조방법을 순차적으로 도시한 단면도들이다. 도 8 내지 도 12에 개시된 구성요소 중 도 3에서 개시된 구성요소와 동일한 부호는 동일한 요소를 지칭하므로, 이에 대한 설명은 중복되어 여기에서는 생략한다.
도 8를 참조하면, 제1 반도체 패키지(100)를 형성하는 단계를 수행한다.
제1 봉지재(170)가 제1 반도체 칩(130), 접착층(120), 제1 재배선 패턴(150) 및 와이어(160)를 보호하기 위해 제1 기판(110) 상에 제공된다. 예를 들어, 제1 봉지재(170)는 제1 반도체 칩(130), 접착층(120) 및 와이어(160)의 노출 부분들을 덮도록 배치될 수 있다. 제1 봉지재(170)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
도 9를 참조하면, 제1 비아(T)를 형성하는 단계를 수행한다.
제1 봉지재(170)는 제1 재배선 패턴(150)의 일부를 노출시키도록 제1 비아(T)를 포함할 수 있다. 상기 노출되는 제1 재배선 패턴(150)의 일부는 후속 공정에서 형성되는 전기적 접속 수단(300)에 의하여 제2 반도체 패키지와 전기적으로 연결되는 지점에 해당한다. 상기 제1 비아는 상기 제1 재배선 패턴(150)의 일부를 노출하도록 제1 봉지재(170)의 상면(170_FS)에서 제1 재배선 패턴(150)까지 형성될 수 있다.
상기 제1 비아는 수직으로 제1 재배선 패턴(150)까지 제1 봉지재(170)을 관통 하도록 형성하는 것이 바람직하다.
도 10을 참조하면, 상기 제1 비아를 채우는 제1 접속 패드(180)를 형성하는 단계를 수행한다. 제1 재배선 패턴(150)과 접촉하며 제1 봉지재(170)의 상면(170_FS)에 제1 접속 패드(180)가 형성된다. 제1 접속 패드(180)은 제1 재배선 패턴(150)과 접촉하며 상기 제1 비아를 채우면서 제1 봉지재(170)의 상면(170_FS)으로 신장된다.
도 11을 참조하면, 제1 접속 패드(180) 상에 솔더볼(400)을 형성하는 단계를 수행한다. 솔더볼(400)의 형상은 원형 및/또는 타원형의 일부일 수 있으나 본 발명의 실시예에서 솔더볼(400)의 형상은 제한을 받지 않는다. 솔더볼의 형상이 작을수록 높이가 낮은 적층형 반도체 패키지(Low Profile POP)를 구현할 수 있다.
한편, 본 발명의 또 다른 실시예에서는 솔더볼(400)은 스터드 범프로 대체될 수도 있다.
도 12를 참조하면, 제1 반도체 패키지(100) 상에 제2 반도체 패키지(200)을 적층하는 단계를 수행한다. 제2 반도체 패키지(200)을 준비하는 단계는 도 8 내지 도 10에서 설명한 제1 반도체 패키지(100)을 준비하는 단계와 동일하다.
제2 반도체 패키지(200)를 플립(flip)하여 제1 반도체 패키지(100) 상에 적층한다. 따라서, 제1 반도체 패키지(100)의 제1 재배선 패턴(150)과 제2 반도체 패키지(200)의 제2 재배선 패턴(250)은 전기적 접속 수단에 의하여 전기적으로 연결된다. 상기 전기적 접속 수단은 제1 접속 패드(180), 제2 접속 패드(280) 및 솔더볼(400)을 포함하여 구성될 수 있다.
본 발명의 다른 실시예에서는, 제1 접속 패드(180)가 형성된 제1 반도체 패키지(100)와 제2 접속 패드(280)가 형성된 제2 반도체 패키지(200)를 서로 마주보게 위치시킨 후, 제1 접속 패드(180)과 제2 접속 패드(280) 사이에 솔더볼(400)을 형성하여 적층형 반도체 패키지를 구현할 수도 있다.
이하에서는, 본 발명에 의한 적층형 반도체 패키지를 이용한 다양한 응용예를 설명한다. 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 13은 본 발명에 의한 적층형 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 적층형 반도체 패키지는 카드(700)에 응용될 수 있다. 카드(700)는 멀티 미디어 카드(Multimedia card, MMC), 보안 디지털 카드(Secure digital card, SD) 등을 포함한다. 카드(700)는 컨트롤러(710) 및 메모리(720)를 포함한다. 메모리(720)는 플래쉬 메모리, PRAM 또는 다른 형태의 비휘발성 메모리일 수 있다. 컨트롤러(710)에서 메모리(720)로 제어 신호를 보내고, 컨트롤러(710)와 메모리(720)간에는 데이터를 주고받는다.
그런데, 본 발명의 카드(700)를 구성하는 컨트롤러(710) 및 메모리(720)를 앞서 설명한 바와 같은 본 발명의 적층형 반도체 패키지로 채용한다. 이렇게 될 경우, 외부에서 인가되는 높은 열적 부하에도 안정적인 성능을 가지는 카드를 구현할 수 있다.
도 14는 본 발명에 의한 적층형 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 적층형 반도체 패키지(450)는 패키지 모듈(500)에 응용될 수 있다. 패키지 모듈(500)은 모듈 기판(410)에 적층형 반도체 패키지(450)가 복수개 부착되어 있다. 패키지 모듈(500)은 일측에 QFP 형태의 패키지(420)가 부착되어 있고, 타측에는 외부 접속 단자(430)가 위치한다. 본 발명에 의한 적층형 반도체 패키지(450)는 도 14에 한정되지 않고 다양한 패키지 모듈에 적용될 수 있다.
도 15는 본 발명에 의한 적층형 반도체를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(800)은 컴퓨터, 모바일 폰, MP3 플레이어, 네비게이터 등을 의미한다. 본 발명에 의한 전자 시스템(800)은 프로세서(810), 메모리(820), 입출력 장치(830)를 포함한다. 프로세서(810)와 메모리(820)나 입출력 장치(830)간에는 통신 채널(840)을 이용하여 제어신호나 데이터를 주고받는다.
그런데, 본 발명에 의한 전자 시스템(800)에서 적층형 반도체 패키지를 프로세서(810) 및 메모리(820)에 채용된다. 이렇게 될 경우, 본 발명에 의한 전자 시스템(800)은 열적 스트레스에도 불구하고 안정적인 성능을 가지는 적층형 반도체 패키지로 인해 신뢰성이 향상된다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되 었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이다.
도 4 내지 도 7은 도 1에 도시된 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조방법을 순차적으로 도시한 단면도들이다.
도 8 내지 도 12는 도 3에 도시된 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 제조방법을 순차적으로 도시한 단면도들이다.
도 13은 본 발명에 의한 적층형 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
도 14는 본 발명에 의한 적층형 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 15는 본 발명에 의한 적층형 반도체를 이용한 전자 시스템의 구성을 도시한 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제1 기판 210 : 제2 기판
130 : 제1 반도체 칩 230 : 제2 반도체 칩
100 : 제1 반도체 패키지 200 : 제2 반도체 패키지
150 : 제1 재배선 패턴 250 : 제2 재배선 패턴
300 : 전기적 접속 수단

Claims (10)

  1. 제1 반도체 패키지; 및
    상기 제1 반도체 패키지 상에 적층된 제2 반도체 패키지를 포함하고,
    상기 제1 반도체 패키지는,
    제1 기판;
    상기 제1 기판 상에 탑재된 적어도 하나 이상의 제1 반도체 칩;
    상기 제1 반도체 칩 상에 형성된 제1 재배선 패턴; 및
    상기 제1 반도체 칩을 덮도록 상기 제1 기판 상에 배치되고, 상기 제1 재배선 패턴을 노출하는 적어도 하나의 제1 비아를 갖는 제1 봉지재; 를 포함하고,
    상기 제2 반도체 패키지는,
    제2 기판;
    상기 제2 기판 하에 탑재된 적어도 하나 이상의 제2 반도체 칩;
    상기 제2 반도체 칩 하에 형성된 제2 재배선 패턴; 및
    상기 제2 반도체 칩을 덮도록 상기 제2 기판 하에 배치되고, 상기 제2 재배선 패턴을 노출하는 적어도 하나의 제2 비아를 갖는 제2 봉지재; 를 포함하고,
    상기 제1 비아 및 상기 제2 비아에 삽입되어 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴을 연결하는 전기적 접속 수단을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 전기적 접속 수단은 솔더볼을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서, 상기 전기적 접속 수단은
    상기 제1 재배선 패턴과 접촉하며 상기 제1 비아를 채우면서 신장되어 상기 제1 봉지재의 상면에 형성된 제1 접속 패드;
    상기 제2 재배선 패턴과 접촉하며 상기 제2 비아를 채우면서 신장되어 상기 제2 봉지재의 하면에 형성된 제2 접속 패드; 및
    상기 제1 접속 패드 및 상기 제2 접속 패드 사이에 개재되는 솔더 볼;을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서, 상기 적어도 하나 이상의 제1 반도체 칩은 순차적으로 적층된 복수개의 제1 반도체 칩들을 포함하며, 상기 제1 재배선 패턴은 최상위층에 적층된 제1 반도체 칩의 상면에 형성되며,
    상기 적어도 하나 이상의 제2 반도체 칩은 순차적으로 적층된 복수개의 제2 반도체 칩들을 포함하며, 상기 제2 재배선 패턴은 최하위층에 적층된 제2 반도체 칩의 하면에 형성되며,
    상기 제1 재배선 패턴과 상기 제2 재배선 패턴은 그 사이에 상기 전기적 접속 수단을 개재하면서 서로 대향하도록 배치되는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 봉지재의 상면과 상기 제2 봉지재의 하면은 이격되어 서로 마주보도록 배치되는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제1항에 있어서, 상기 제1 봉지재의 상면과 상기 제2 봉지재의 하면은 접촉하여 서로 마주보도록 배치되는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제1항에 있어서, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴은 서로 열팽창 계수가 동일한 물질로 구성되는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제1항에 있어서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 서로 열팽창 계수가 동일한 물질로 구성되는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제1항에 있어서, 상기 제1 비아는 상기 제1 재배선 패턴을 노출하도록 상기 제1 봉지재의 상면에서 상기 제1 재배선 패턴까지 형성된 비아를 포함하고,
    상기 제2 비아는 상기 제2 재배선 패턴을 노출하도록 상기 제2 봉지재의 하면에서 상기 제2 재배선 패턴까지 형성된 비아를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제1항에 있어서, 상기 제1 반도체 패키지 또는 상기 제2 반도체 패키지는 멀티칩 패키지인 것을 특징으로 하는 적층형 반도체 패키지.
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