KR101563630B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR101563630B1
KR101563630B1 KR1020090088040A KR20090088040A KR101563630B1 KR 101563630 B1 KR101563630 B1 KR 101563630B1 KR 1020090088040 A KR1020090088040 A KR 1020090088040A KR 20090088040 A KR20090088040 A KR 20090088040A KR 101563630 B1 KR101563630 B1 KR 101563630B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
chip module
connecting member
substrate
Prior art date
Application number
KR1020090088040A
Other languages
English (en)
Other versions
KR20110030087A (ko
Inventor
김재면
김승지
김기범
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020090088040A priority Critical patent/KR101563630B1/ko
Priority to US12/835,921 priority patent/US8390114B2/en
Publication of KR20110030087A publication Critical patent/KR20110030087A/ko
Priority to US13/756,831 priority patent/US8492889B2/en
Application granted granted Critical
Publication of KR101563630B1 publication Critical patent/KR101563630B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명에 따른 반도체 패키지는 기판; 상기 기판 상에 부착된 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상에 부착된 전도성 연결부재; 및 상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈을 포함하는 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 고밀도 및 고용량을 구현할 수 있는 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하여 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고 난이도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 패키지를 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
이러한 스택 기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품 패키지를 스택하는 방법은 전기/전자 제품의 소형화의 추세와 더불어 그에 따른 반도체 패키지의 높이에 대한 한계가 있다.
따라서, 하나의 패키지에 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발히 진행되고 있는 상황이다.
그러나, 종래에는 기판과 스택된 각 반도체 칩들 간을 전기적으로 상호 연결하기 위해 금속와이어가 사용됨에 따라 다음과 같은 여러 문제점을 야기하고 있다.
첫째로, 기판과 기판 상에 스택된 각 반도체 칩들 간을 금속와이어를 이용하여 와이어 본딩 공정을 진행할 경우, 금속와이어의 길이가 길어지는 요인이 되고, 이는 몰딩 공정의 수행시 금속와이어의 스위핑(Sweeping) 현상에 의해 금속와이어 간의 쇼트 불량을 유발한다.
둘째로, 스택되는 반도체 칩들의 높이 증가로 금속와이어의 길이가 길어지는 구조에서는 원천적으로 전기적 신호 전달에 어려움이 있고, 나아가 와이어 본딩으로 인한 스트레스로 반도체 칩에 크랙이 발생하는 불량을 유발할 수 있다.
셋째로, 기판과 스택된 반도체 칩들 간을 양측 방향에서 금속와이어를 이용하여 와이어 본딩을 하기 위해서는 스택된 반도체 칩들의 양측에 몰드 마진을 각각 확보해야 하는 데 따른 반도체 패키지의 사이즈 증가가 불가피한 상황이다.
본 발명은 고밀도 및 고용량을 구현하면서 상하 반도체 칩 모듈 간을 전기적으로 연결하는 전도성 연결부재의 삽입으로 한쪽 방향으로의 와이어 본딩이 가능한 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는 기판; 상기 기판 상에 부착된 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상에 부착된 전도성 연결부재; 및 상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈을 포함하는 것을 특징으로 한다.
상기 전도성 연결부재는 전도성 플레이트와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 것을 특징으로 한다.
상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 한다.
상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 한다.
상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 반도체 칩 모듈과 전도성 연결부재를 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지는 기판; 및 상기 기판 상에 스택된 적어도 둘 이상의 패키지 유닛;을 포함하고,
상기 패키지 유닛은, 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상에 부착된 전도성 연결부재; 및 상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈을 포함하는 것을 특징으로 한다.
상기 전도성 연결부재는 전도성 플레이트와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재와, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 것을 특징으로 한다.
상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 한다.
상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 한다.
상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 한다.
상기 스택된 패키지 유닛을 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명은 상하 반도체 칩 모듈 사이에 전도성 연결부재를 삽입하는 것을 통해 고밀도 및 고용량을 구현하면서, 한쪽 방향에 대해서만 와이어 본딩이 가능한 장점으로 몰드 마진이 줄어들어 반도체 패키지의 사이즈를 축소 설계할 수 있다.
또한, 상기 전도성 연결부재의 적용으로, 금속와이어의 길이가 짧아져 와이어 본딩으로 인한 스트레스를 최소화할 수 있는바, 반도체 칩의 크랙 등의 불량을 방지할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 기판(110), 상기 기판(110) 상에 부착된 제1 반도체 칩 모듈(150), 상기 제1 반도체 칩 모듈(150) 상에 부착된 전도성 연결부재(160), 및 상기 전도성 연결부재(160) 상에 제1 반도체 칩 모듈(150)과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈(151)을 포함한다.
기판(110)은 상면에 구비된 본드핑거(112)와, 상면과 대향하는 하면에 구비된 볼랜드(142)를 포함한다.
상기 제1 반도체 칩 모듈(150)은 적어도 둘 이상이 페이스-업(Face-Up) 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드(150b)들이 구비된 적어도 둘 이상의 제1 반도체 칩(150a)들과, 상기 제1 반도체 칩(150a)들 중 최하부 제1 반도체 칩(150a)의 제1 본딩패드(150b)와 기판(110)의 본드핑거(112) 및 상기 제1 반도체 칩(150a)들의 제1 본딩패드(150b)들 상호 간을 전기적으로 연결하는 제1 연결부재(150c)를 포함한다.
제1 반도체 칩 모듈(150)은 기판(110)과 최하부 제1 반도체 칩(150a) 사이, 및 제1 반도체 칩(150a)들 상호 간의 맞닿는 사이에 부착된 제1 접착부재(114a)를 더 포함할 수 있다.
또한, 제2 반도체 칩 모듈(151)은 적어도 둘 이상이 페이스 업 타입 및 계단 식으로 스택된 각 계단면에 제2 본딩패드(151b)들이 구비된 적어도 둘 이상의 제2 반도체 칩(151a)들과, 상기 제2 반도체 칩(151a)들 중 최하부 제2 반도체 칩(151a)의 제2 본딩패드(151b)와 전도성 연결부재(160) 및 상기 제2 반도체 칩(151a)들의 제2 본딩패드(151b)들 상호 간을 전기적으로 연결하는 제2 연결부재(151c)를 포함한다.
제2 반도체 칩 모듈(151)은 전도성 연결부재(160)와 최하부 제2 반도체 칩(151b) 사이, 및 제2 반도체 칩(151b)들 상호 간의 맞닿는 사이에 부착된 제2 접착부재(114b)를 더 포함할 수 있다.
상기에서, 제1 연결부재(150c) 및 제2 연결부재(151c)는 일 예로 금속 와이어를 포함할 수 있다.
상기 전도성 연결부재(160)는 전도성 플레이트(162)와, 전도성 플레이트(162)와 제1 반도체 칩 모듈(150) 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재(164)와, 전도성 플레이트(162)와 제1 반도체 칩 모듈(150) 사이에 개재된 간격 유지 부재(166)를 포함한다.
전도성 플레이트(162)는 일 예로 전기적 연결패턴을 구비한 테이프를 포함할 수 있다.
전도성 플레이트(162)는 제1 및 제2 반도체 칩(150a, 151a)과 동일한 길이를 가질 수 있다. 이와 다르게, 제1 전도성 플레이트(162)는 제1 및 제2 반도체 칩(150a, 151a)과 상이한 길이를 가질 수 있다.
접속부재(164)는 전도성 플레이트(162)와 최상부 제1 반도체 칩(150a)의 제1 본딩패드(150b) 사이 공간에 접속되어, 이들 상호 간을 전기적으로 연결한다. 접속부재(164)는 일 예로 범프를 포함할 수 있다.
간격 유지 부재(164)는 전도성 플레이트(162)와 제1 반도체 칩 모듈(150) 사이에 배치된 접속부재(164)가 삽입될 수 있는 공간을 확보함과 더불어, 제1 반도체 칩 모듈(150)과 전도성 플레이트(162)를 물리적으로 부착하기 위한 것으로, 일 예로 접착 필름이 이용될 수 있다.
한편, 제1 및 제2 반도체 칩 모듈(150, 151)과 전도성 연결부재(160)를 포함한 기판(110)의 상면을 밀봉하도록 형성된 봉지부(170)를 더 포함한다. 봉지부(170)는 일 예로 EMC(Epoxy Molding Compound)를 포함할 수 있다.
또한, 기판(110) 하면의 볼랜드(142)에 부착된 외부접속단자(144)를 더 포함한다. 외부접속단자(144)는 일 예로 솔더볼을 포함할 수 있다.
전술한 구성은 상하로 배치된 반도체 칩 모듈들 사이에 전도성 연결부재를 삽입하는 것을 통해 한쪽 방향에 대해서만 와이어 본딩이 가능한 장점으로 몰드 마진을 획기적으로 줄일 수 있어 반도체 패키지의 전체 크기를 축소 설계할 수 있다.
또한, 전도성 연결부재의 적용으로 금속 와이어의 길이가 줄어들어 스위핑(Sweeping) 현상에 의한 쇼트 불량을 방지할 수 있다.
나아가, 전도성 연결부재의 삽입으로 금속 와이어의 길이가 짧아져 와이어 본딩으로 인한 스트레스를 최소화할 수 있는바, 반도체 칩의 크랙 등의 불량을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도로, 도 1과 동일한 명칭에 대해서는 동일한 도면 번호를 부여하도록 한다.
도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(100)는 도 1에서 설명한 실시예와 실질적으로 동일한 구성을 가질 수 있다. 다만, 전술한 도 1에서는 전도성 플레이트를 전기적 연결패턴을 구비한 테이프를 이용한 것을 일 예로 도시하고 설명하였으나, 도 2에서와 같이, 전도성 플레이트(162)는 전기적 연결패턴을 구비한 기판을 이용할 수 있다.
이때, 전도성 플레이트(162)는 상면 및 상기 상면에 대향하는 하면을 갖는 몸체(160), 상기 몸체(160)의 상면(160a)과 하면(160b)에 각각 배치된 제1 및 제2 전기적 연결패턴(140a, 140b)을 포함할 수 있다. 이에 더하여, 전도성 플레이트(162)는 몸체(160)의 상면(162a) 및 하면(162b)을 관통하며 제1 및 제2 전기적 연결패턴(140a, 140b)을 전기적으로 상호 연결하는 비아패턴(140c)을 더 포함할 수 있다. 그 밖의 구성요소는 전술한 도 1에서 설명한 실시예와 동일한 바, 중복 설명은 생략하도록 한다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도로, 도 1과 동일한 명칭에 대해서는 도면 번호에 100을 더하여 나타내도록 한다.
도시한 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(200)는 기판(210)과, 기판(210) 상에 스택된 적어도 둘 이상의 패키지 유닛(300)을 포함한다. 이때, 패키지 유닛(300)은 제1 반도체 칩 모듈(250), 전도성 연결부재(260) 및 제2 반도체 칩 모듈(251)을 포함한다. 제1 반도체 칩 모듈(250), 전도성 연결부재(260) 및 제2 반도체 칩 모듈(251)은 도 1 및 도 2에서 설명한 그것들과 실질적 으로 동일할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 패키지(200)는 적어도 둘 이상의 패키지 유닛(300)을 포함한 기판(210)의 상면을 밀봉하도록 형성된 봉지부(370)와, 기판(210) 하면에 부착된 외부접속단자(244)를 더 포함할 수 있다. 그 밖의 구성 요소는 실시예의 구성과 동일한 바, 중복 설명은 생략하도록 한다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 추가 스택을 통해 실시예에 따른 반도체 패키지에 비해 고용량의 반도체 패키지를 구현할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.

Claims (12)

  1. 기판;
    상기 기판 상에 부착된 제1 반도체 칩 모듈;
    상기 제1 반도체 칩 모듈 상에 부착되며, 전도성 플레이트, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재, 및 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 전도성 연결부재; 및
    상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도 체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 및 제2 반도체 칩 모듈과 전도성 연결부재를 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 기판; 및
    상기 기판 상에 스택된 적어도 둘 이상의 패키지 유닛;을 포함하고,
    상기 패키지 유닛은,
    제1 반도체 칩 모듈;
    상기 제1 반도체 칩 모듈 상에 부착되며, 전도성 플레이트, 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 접속되어 이들 상호 간을 전기적으로 연결하는 접속부재, 및 상기 전도성 플레이트와 제1 반도체 칩 모듈 사이에 개재된 간격 유지 부재를 포함하는 전도성 연결부재; 및
    상기 전도성 연결부재 상에 상기 제1 반도체 칩 모듈과 지그재그 배열을 이루도록 부착된 제2 반도체 칩 모듈;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 제 7 항에 있어서, 상기 전도성 플레이트는 전기적 연결패턴을 구비한 기판 또는 테이프인 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서, 상기 제1 반도체 칩 모듈은 적어도 둘 이상이 페이스-업 타입 및 계단식으로 스택되며, 각 계단면에 제1 본딩패드들이 배열된 제1 반도체 칩들과, 상기 제1 반도체 칩들 중 최하부 제1 반도체 칩과 기판 및 상기 제1 반도체 칩들 상호 간을 전기적으로 연결하는 제1 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 7 항에 있어서, 상기 제2 반도체 칩 모듈은 적어도 둘 이상이 페이스 업 타입 및 계단식으로 스택되며, 각 계단면에 제2 본딩패드들이 배열된 제2 반도체 칩들과, 상기 제2 반도체 칩들 중 최하부 제2 반도체 칩과 상기 전도성 연결부재 및 상기 제2 반도체 칩들 상호 간을 전기적으로 연결하는 제2 연결부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서, 상기 스택된 패키지 유닛을 포함한 기판 상면을 밀봉하도록 형성된 봉지부와, 상기 기판 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020090088040A 2009-09-17 2009-09-17 반도체 패키지 KR101563630B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090088040A KR101563630B1 (ko) 2009-09-17 2009-09-17 반도체 패키지
US12/835,921 US8390114B2 (en) 2009-09-17 2010-07-14 Semiconductor package
US13/756,831 US8492889B2 (en) 2009-09-17 2013-02-01 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090088040A KR101563630B1 (ko) 2009-09-17 2009-09-17 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20110030087A KR20110030087A (ko) 2011-03-23
KR101563630B1 true KR101563630B1 (ko) 2015-10-28

Family

ID=43729686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090088040A KR101563630B1 (ko) 2009-09-17 2009-09-17 반도체 패키지

Country Status (2)

Country Link
US (2) US8390114B2 (ko)
KR (1) KR101563630B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4776675B2 (ja) * 2008-10-31 2011-09-21 株式会社東芝 半導体メモリカード
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
WO2014131152A1 (en) 2013-02-26 2014-09-04 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including alternating stepped semiconductor die stacks
US20160307873A1 (en) * 2015-04-16 2016-10-20 Mediatek Inc. Bonding pad arrangment design for semiconductor package
US20170033087A1 (en) * 2015-07-31 2017-02-02 Samsung Electronics Co., Ltd. Stack semiconductor package structure and method of manufacturing the same
WO2017095401A1 (en) * 2015-12-02 2017-06-08 Intel Corporation Die stack with cascade and vertical connections
WO2017166325A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Semiconductor package with supported stacked die
KR102556518B1 (ko) * 2018-10-18 2023-07-18 에스케이하이닉스 주식회사 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
JP7242366B2 (ja) * 2019-03-22 2023-03-20 キオクシア株式会社 半導体装置
KR20220015066A (ko) * 2020-07-30 2022-02-08 삼성전자주식회사 멀티-칩 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080303131A1 (en) * 2007-06-11 2008-12-11 Vertical Circuits, Inc. Electrically interconnected stacked die assemblies
KR100886717B1 (ko) * 2007-10-16 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
US20090065948A1 (en) 2007-09-06 2009-03-12 Micron Technology, Inc. Package structure for multiple die stack

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100636776B1 (ko) * 1998-10-14 2006-10-20 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US7385286B2 (en) * 2001-06-05 2008-06-10 Matsushita Electric Industrial Co., Ltd. Semiconductor module
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
JP2003110091A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
US20050067694A1 (en) * 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
JP2005150647A (ja) * 2003-11-20 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
US8324725B2 (en) * 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
DE102004049356B4 (de) * 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
JP2007134486A (ja) * 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
KR100681263B1 (ko) * 2006-01-17 2007-02-09 삼성전자주식회사 반도체 패키지
US8357566B2 (en) * 2006-08-25 2013-01-22 Micron Technology, Inc. Pre-encapsulated lead frames for microelectronic device packages, and associated methods
TWI358815B (en) * 2006-09-12 2012-02-21 Chipmos Technologies Inc Stacked chip package structure with lead-frame hav
JP4921937B2 (ja) * 2006-11-24 2012-04-25 株式会社東芝 半導体集積回路
US8242607B2 (en) * 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
US7875985B2 (en) * 2006-12-22 2011-01-25 Qimonda Ag Memory device
TWI327365B (en) * 2007-01-19 2010-07-11 Chipmos Technologies Inc Zigzag-stacked chip package structure
KR100874925B1 (ko) * 2007-06-04 2008-12-19 삼성전자주식회사 반도체 패키지, 그 제조 방법, 이를 포함하는 카드 및 이를포함하는 시스템
KR100881198B1 (ko) * 2007-06-20 2009-02-05 삼성전자주식회사 반도체 패키지 및 이를 실장한 반도체 패키지 모듈
KR100876889B1 (ko) * 2007-06-26 2009-01-07 주식회사 하이닉스반도체 반도체 패키지 및 이를 이용한 멀티칩 반도체 패키지
US7880309B2 (en) * 2007-07-30 2011-02-01 Qimonda Ag Arrangement of stacked integrated circuit dice having a direct electrical connection
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
JP4498403B2 (ja) * 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置
US7952183B2 (en) * 2007-10-29 2011-05-31 Kabushiki Kaisha Toshiba High capacity memory with stacked layers
WO2009114670A2 (en) * 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US7989941B2 (en) * 2008-03-19 2011-08-02 Stats Chippac Ltd. Integrated circuit package system with support structure for die overhang
US7687921B2 (en) * 2008-05-05 2010-03-30 Super Talent Electronics, Inc. High density memory device manufacturing using isolated step pads
US8030136B2 (en) * 2008-05-15 2011-10-04 Stats Chippac, Ltd. Semiconductor device and method of conforming conductive vias between insulating layers in saw streets
KR100997793B1 (ko) * 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
JP2010245383A (ja) * 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2010245412A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体集積回路装置の製造方法
KR20100112446A (ko) * 2009-04-09 2010-10-19 삼성전자주식회사 적층형 반도체 패키지 및 그 제조 방법
KR20100117977A (ko) * 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
JP2010278318A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
KR20100134354A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
CN102473697B (zh) * 2009-06-26 2016-08-10 伊文萨思公司 曲折配置的堆叠裸片的电互连
US8183678B2 (en) * 2009-08-04 2012-05-22 Amkor Technology Korea, Inc. Semiconductor device having an interposer
KR101026488B1 (ko) * 2009-08-10 2011-04-01 주식회사 하이닉스반도체 반도체 패키지
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080303131A1 (en) * 2007-06-11 2008-12-11 Vertical Circuits, Inc. Electrically interconnected stacked die assemblies
US20090065948A1 (en) 2007-09-06 2009-03-12 Micron Technology, Inc. Package structure for multiple die stack
KR100886717B1 (ko) * 2007-10-16 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법

Also Published As

Publication number Publication date
US8390114B2 (en) 2013-03-05
US20110062581A1 (en) 2011-03-17
US8492889B2 (en) 2013-07-23
US20130147060A1 (en) 2013-06-13
KR20110030087A (ko) 2011-03-23

Similar Documents

Publication Publication Date Title
KR101563630B1 (ko) 반도체 패키지
KR20100071522A (ko) 패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조
KR101219484B1 (ko) 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈
US8237291B2 (en) Stack package
KR20090088271A (ko) 스택 패키지
KR101219086B1 (ko) 패키지 모듈
KR20110055985A (ko) 스택 패키지
KR20100020766A (ko) 스택 패키지
KR100743649B1 (ko) 멀티 칩 패키지
KR20110012675A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
KR20080067891A (ko) 멀티 칩 패키지
KR20110105161A (ko) 반도체 패키지
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20110107117A (ko) 반도체 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR20090108393A (ko) 메모리 모듈
KR20080074662A (ko) 스택 패키지
KR100826982B1 (ko) 메모리 모듈
KR20110123506A (ko) 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지
KR20090011969A (ko) 스택 패키지
KR20070088058A (ko) 멀티 칩 패키지
KR20100051332A (ko) 반도체 패키지 및 그의 제조방법
KR20110001183A (ko) 스택 패키지
KR20090098075A (ko) 스택 패키지
KR20090074494A (ko) 스택 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee