DE102004049356B4 - Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben - Google Patents

Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben Download PDF

Info

Publication number
DE102004049356B4
DE102004049356B4 DE102004049356A DE102004049356A DE102004049356B4 DE 102004049356 B4 DE102004049356 B4 DE 102004049356B4 DE 102004049356 A DE102004049356 A DE 102004049356A DE 102004049356 A DE102004049356 A DE 102004049356A DE 102004049356 B4 DE102004049356 B4 DE 102004049356B4
Authority
DE
Germany
Prior art keywords
semiconductor
semiconductor chips
semiconductor chip
wiring substrate
contact surfaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004049356A
Other languages
English (en)
Other versions
DE102004049356A1 (de
Inventor
Jochen Dr. Thomas
Sylke Ludewig
Jürgen Dr. Grafe
Peter Dr. Weitz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004049356A priority Critical patent/DE102004049356B4/de
Priority to US11/245,920 priority patent/US7352057B2/en
Publication of DE102004049356A1 publication Critical patent/DE102004049356A1/de
Application granted granted Critical
Publication of DE102004049356B4 publication Critical patent/DE102004049356B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Abstract

Halbleitermodul mit einem internen Halbleiterchipstapel (2) auf einem Verdrahtungssubstrat (3), der übereinander gestapelte Halbleiterchips (4–7) mit einem oberen Halbleiterchip (5, 6, 7) und wenigstens einem unteren Halbleiterchip (4) aufweist, wobei die Halbleiterchips auf ihrer aktiven Oberseite (12–15) eine zusätzliche Verdrahtungsstruktur (31, 44) mit einer Metallbeschichtung, die mehrere Metallschichten aufweist, und mit Leiterbahnen (29) zwischen Kontaktflächen (26) in einem Mittenbereich (21) und Bondanschlussflächen (16) auf Randbereichen (42, 43) aufweisen, wobei die Verdrahtungsstruktur ursprünglich gleichartige Halbleiterchips (4–7) derart konfiguriert, dass die ursprünglich zentral im Mittenbereich (21) angeordneten Kontaktflächen (26) in Randbereiche (42, 43) zu Bondanschlussflächen (16) umverdrahtet sind, und wobei die Bondanschlussflächen (16) über Bondverbindungen (17–20) mit dem Verdrahtungssubstrat (3) elektrisch in Verbindung stehen, und wobei die Halbleiterchips (4–7) derartig versetzt aufeinander gestapelt sind, dass die Bondanschlussflächen (16) frei von einem darauf gestapelten Halbleiterchip (5–7) bleiben.

Description

  • Die Erfindung betrifft ein Halbleitermodul mit einem internen Halbleiterstapel und Verfahren zur Herstellung desselben. In der Mobilfunktechnik ist das Stapeln von internen Halbleiterchips in einem Bauteilgehäuse, z. B. für gestapelte FBGA-Halbleiterchipsätze (fine pitch ball grid array) in so genannten MCP-Gehäusen (multiple chip packages) bereits weit verbreitet.
  • Beispielsweise ist aus der JP 2004214285 AA ein Halbleitermodul mit einem Chipstapel mit Chips mit zentralen Kontaktflächen bekannt, wobei die Kontaktierung der Kontaktflächen über Drähte erfolgt.
  • Des weiteren ist aus der JP 2002033442 AA ein Halbleitermodul mit einem Chipstapel bekannt, wobei Bondanschlussflächen durch die versetzte Anordnung der Chips übereinander zugänglich sind.
  • Interne Chipstapel von 3 oder 4 derartigen Halbleiterchips sind ebenfalls angedacht. Jedoch bei der DRAM-Speicherproduktion (direct access memory) sind im Gehäuse gestapelte Chips unüblich. Eine Ursache ist vor allem die besondere Anordnung der Kontaktflächen auf der aktiven Oberseite derartiger Halbleiterchips in einem zentralen Mittenbereich, wobei der zentrale Mittenbereich mehrere Reihen von Kontaktflächen aufweisen kann. Dieser zentrale Mittenbereich erschwert das Stapeln derartiger Halbleiterchips in einem internen Chipstapel, vgl. DE 102 59 221 A1 .
  • Zur ansatzweisen Lösung dieses Problems sind zusätzliche Umverdrahtungsstrukturen bekannt, die auf den Oberseiten derartiger Speicherchips zusätzliche Leiterbahnen auf Umverdrahtungsfolien und/oder Umverdrahtungsplatten bereitstellen, welche von dem Mittenbereich zu Bondflächen im Randbereich der Halbleiterchips führen, sodass von dort aus Bondverbindungen mit entsprechenden Substraten vorgesehen werden können. Bei identischer Größe der aufeinander zu stapelnden Halbleiterchips ergibt sich jedoch der Nachteil, dass für den internen Chipspeicher zusätzliche Abstandsplatten vorzusehen sind, um die in den Randbereichen angeordneten Bondflächen mit Bondverbindungen versehen zu können. Dadurch wird der Raumbedarf und insbesondere die Höhe des Halbleiterbauteils insbesondere beim Stapeln von mehr als zwei Halbleiterchips in einem internen Halbleiterchipstapel unverhältnismäßig hoch. Es besteht folglich der Bedarf, sämtliche Bondverbindungen zu den zu stapelnden Halbleiterchips zu ermöglichen, ohne den Raumbedarf und damit die Bauteilhöhe für das Halbleiterbauteil beträchtlich zu erhöhen.
    •
  • Aufgabe der Erfindung ist es, ein Halbleitermodul mit inter nem Halbleiterchipstapel für hohe Speicherdichten zu schaffen, indem Halbleiterspeicherchips mit einer Speicherkapazität von mehreren Gigabit miteinander zu einem kompakten Halbleiterbauteil trotz Kontaktflächen im Mittenbereich zu einem kompakten Halbleiterbauteil kombiniert werden können.
  • Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein Halbleitermodul mit einem internen Halbleiterchipstapel auf einem Verdrahtungssubstrat geschaffen, der übereinander gestapelte Halbleiterchips mit einem oberen Halbleiterchip und wenigstens einem unteren Halbleiterchip aufweist. Die Halbleiterchips weisen auf ihrer aktiven Oberseite eine zusätzliche Verdrahtungsstruktur mit mehrschichtiger Metallbeschichtung auf. Die Metallbeschichtung ist strukturiert und weist Leiterbahnen zwischen Kontaktflächen in einem zentralen Mittenbereich und Bondanschlussflächen auf Randbereichen des Halbleiterchips auf. Durch die zusätzliche Verdrahtungsstruktur werden ursprünglich gleichartige Halbleiterchips eines Halbleiterwafers derart konfiguriert, dass die ursprünglich zentral im Mittenbereich ange ordneten Kontaktflächen in Randbereichen zu Bondanschlussflächen umverdrahtet werden. Die Bondanschlussflächen stehen über Bondverbindungen mit dem Verdrahtungssubstrat elektrisch in Verbindung. Dazu sind die Halbleiterchips derart zueinander versetzt gestapelt, dass die Bondanschlussflächen frei von einem darüber gestapelten Halbleiterchip des internen Halbleiterchipstapels bleiben.
  • Dieses Halbleitermodul, vorzugsweise mit gestapelten DRAMs, hat den Vorteil, dass in dem internen Halbleiterchipstapel Halbleiterchips mit identischer flächiger Erstreckung gestapelt werden können, ohne dass zwischen den Halbleiterchips Abstandsplatten erforderlich sind, um die Bondanschlussflächen freizuhalten. Durch das versetzte Anordnen der Halbleiterchips im Halbleiterchipstapel wird das Gesamtbauteil in seiner flächigen Erstreckung geringfügig erweitert, jedoch in seiner Bauteilhöhe wird es in vorteilhafter Weise minimiert, zumal ein Halbleiterchip direkt mit seiner Rückseite auf einem darunter angeordneten Halbleiterchip fixiert werden kann.
  • In einer bevorzugten Ausführungsform der Erfindung weisen die Leiterbahnen auf den Halbleiterchips mehrere Metallschichten auf. Eine mittlere Schicht, welche die größte Stromlast aufnimmt, weist Kupfer oder eine Kupferlegierung auf. Als untere Schicht ist auf der Passivierungsschicht beispielsweise aus einem Polyimid eine Wolfram/Titan aufweisende Schicht angeordnet. Diese Wolfram/Titan aufweisende Schicht bildet auf den metallisierten Kontaktflächen des Halbleiterchips eine Diffusionssperre und schützt das Metall der Kontaktflächen beispielsweise Aluminium gegen das Eindringen von Kupfer. Eine Edelmetallschicht bildet die oberste Metallschicht. Zwischen der Kupfer- und Edelmetallschicht ist eine Schicht aus Nickel als Diffusionssperre angeordnet. Zur Verbesserung der Haftung und der Korrosionsfestigkeit kann weiterhin eine Palladiumzwischenschicht vorgesehen werden. Der Aufbau der Halbleiterchips kann den Speicherchips in DRAM-Technik und/oder GDRAM-Technik (graphic dynamic random access memory) wie oben beschrieben entsprechen. Somit ist auch für diese problematischen Halbleiterchips eine kompakte Lösung zur Darstellung von Halbleitermodulen mit internem Chipstapel möglich.
  • Durch unterschiedliche Leitungsführung auf den Oberseiten der Halbleiterchips können unterschiedliche Bonddrahtlängen ausgeglichen werden. Somit ermöglicht die zusätzliche Verdrahtungsstruktur mit unterschiedlicher Leitungsführung beiderseits des Mittenbereichs, dass Eingangs- und Ausgangsimpedanzen angeglichen werden können und Laufzeitunterschiede vermieden werden.
  • Zum Schutz des internen Halbleiterchipstapels mit seinen Bondverbindungen ist dieser in einer Kunststoffgehäusemasse eingebettet.
  • Die Halbleiterchips des internen Halbleiterchipstapels sind vorzugsweise einseitig versetzt aufeinander gestapelt und weisen in einem einzelnen Randbereich der Oberseite des jeweiligen Halbleiterchips Bondanschlussflächen auf. Bei einer derartigen einseitigen Versetzung ergibt sich ein treppenförmiges Stapeln, was dazu führt, dass sämtliche Bondverbindungen zu einer Seite des Halbleitersubstrats hin anzubringen sind. Das hat den Vorteil, dass sämtliche Bondverbindungsflächen der einseitig versetzt gestapelten Halbleiterchips nach dem aufeinander Fixieren der Halbleiterchips für ein Bonden von Bonddrähten zur Verfügung stehen. Weiterhin hat es den Vorteil, dass durch die stufenförmige Anordnung die Bondflä chen solide beim Bondvorgang durch die darunter angeordneten Halbleiterchips jeweils gestützt werden.
  • In einer weiteren Ausführungsform der Erfindung sind die Halbleiterchips wechselseitig versetzt aufeinander gestapelt und ein einzelner Randbereich der Oberseite des jeweiligen Halbleiterchips weist Bondanschlussflächen auf. Bei dieser Ausführungsform der Erfindung stehen für die Ausbildung der Bondverbindungen jeweils die Dicke eines der wechselseitig versetzt angeordneten Halbleiterchips zur Verfügung, ohne dass zusätzliche Abstandsplatten zwischen den Halbleiterchips anzuordnen sind. Jedoch muss bei der Herstellung eines derartigen internen Halbleiterchipstapels beachtet werden, dass der dritte zu stapelnde Halbleiterchip und alle weiteren zu stapelnden Halbleiterchips des internen Halbleiterchipstapels erst angebracht werden können, wenn die ersten beiden Halbleiterchips mit Bondverbindungen versehen worden sind. Unter Beachtung dieser Voraussetzung können im Prinzip beliebig viele Halbleiterchips aufeinander gestapelt werden ohne dass sich ein treppenartiger Versatz der Halbleiterchips ergibt, und ohne dass Abstandsplatten vorzusehen sind.
  • In einer weiteren Ausführungsform der Erfindung ist es möglich, die Halbleiterchips diagonal versetzt aufeinander zu stapeln. Dazu können die Bondanschlussflächen auf zwei winklich zueinander angeordneten Randbereichen der Oberseite des jeweiligen Halbleiterchips angeordnet sein. Auch in diesem Fall ist das Stapelergebnis ein stufenweise aufeinander Folgen von Halbleiterchips, wobei wiederum der Vorteil darin besteht, dass die beiden winklich zueinander angeordneten Randbereiche von jedem der Halbleiterchips auch nach Aufbringen von vier oder mehr Halbleiterchips aufeinander zum Bonden zu Verfügung stehen.
  • Werden DRAM-Halbleiterchips oder GDRAM-Halbleiterchips aufeinander gestapelt, die einen zentralen Mittenbereich mit Kontaktflächen auf den Oberseiten der Halbleiterchips in mehrreihiger Anordnung aufweisen, so werden für eine wechselseitig versetzte Stapelung der Halbleiterchips die Bondanschlussflächen über eine Verdrahtung mit Leiterbahnen an einen der Randbereiche der Halbleiterchips geführt, sodass von diesen Bondanschlussflächen im Randbereich jede der Kontaktflächen eines zentralen Bondkanals mit Bondanschlussflächen im Randbereich der Halbleiterchips verbunden ist.
  • Um die unterschiedlichen Längen der Bondverbindungen von den Halbleiterchips in dem Halbleiterchipstapel zu dem Verdrahtungssubstrat auszugleichen, weist in einer bevorzugten Ausführungsform der Erfindung das Verdrahtungssubstrat eine mehrlagige Verdrahtungsstruktur auf, die über unterschiedlich lange Leiterbahnen innerhalb des Verdrahtungssubstrats zu gemeinsamen Außenkontakten auf der Unterseite des Verdrahtungssubstrats führt. Damit werden die unterschiedlichen Längen der Bondverbindungen zu den wechselseitig versetzt angeordneten gestapelten Halbleiterchips derart ausgeglichen, dass Vorteilhafterweise Laufzeitunterschiede aufgrund unterschiedlicher Längen der Signalpfade innerhalb des Halbleitermoduls mit einem internen Chipstapel derart ausgeglichen werden, dass Signalverzerrungen vermieden werden.
  • In einer weiteren bevorzugten Ausführungsform der Erfindung weist der interne Halbleiterchipstapel Speicherbauteile vorzugsweise DRAMs mit Speicherkapazitäten im mehrfachen Gigabit-Bereich und in einem Datentransferbereich von mehreren hundert Megahertz auf. Zusätzlich kann der interne Chipstapel mindestens einen Logikchip, vorzugsweise einen Mikroprozessor, zur Ansteuerung der Speicherchips aufweisen.
  • Ein Verfahren zur Herstellung eines oder mehrerer Halbleitermodule mit einem internen Halbleiterchipstapel, der übereinander gestapelte Halbleiterchips mit einem oberen Halbleiterchip und mindestens einem unteren Halbleiterchip aufweist, ist durch die nachfolgenden Verfahrensschritte gekennzeichnet. Zunächst wird ein Halbleiterwafer mit Halbleiterchips hergestellt, die auf ihren aktiven Oberseiten in einem zentralen Mittenbereich Kontaktflächen in mindestens einer Reihe aufweisen. Auf diesen Halbleiterwafer wird eine zusätzliche Verdrahtungsstruktur mit einer mehrschichtigen Metallbeschichtung aufgebracht. Diese mehrschichtige Metallbeschichtung wird mit Leiterbahnen zwischen den Kontaktflächen im zentralen Mittenbereich und Bondanschlussflächen auf Randbereichen der Halbleiterchips des Halbleiterwafers versehen.
  • Damit werden die ursprünglich gleichartigen Halbleiterchips auf dem Halbleiterwafer durch die zusätzliche Verdrahtungsstruktur derart konfiguriert, dass ihre ursprünglich zentral im Mittenbereich angeordneten Kontaktflächen zum Rand hin umverdrahtet werden. Ein Vorteil dieses Verfahrens ist es, dass vorzugsweise Standard-Halbleiterspeicherchips trotz zentral angeordneten Kontaktflächen nun gestapelt werden können. Außerdem führt die zusätzliche Verdrahtungsstruktur zu entgegengesetzt angeordneten und unterschiedlich gestalteten Randbereichen, womit in vorteilhafter Weise Laufzeitunterschiede ausgeglichen werden können..
  • Parallel zur Herstellung des Halbleiterchips wird ein Verdrahtungsstreifen mit mehreren Halbleitermodulpositionen hergestellt, der auf seiner Unterseite Außenkontaktflächen für Außenkontakte der Halbleitermodule aufweist. Die jeweilige Außenkontaktfläche dieses Verdrahtungssubstratstreifens steht mit einer Verdrahtungsstruktur in jeder der Halbleiterbauteilpositionen innerhalb des Verdrahtungssubstratstreifens elektrisch in Verbindung.
  • In den Halbleitermodulpositionen werden dann untere Halbleiterchips mit auf mindestens einem Randbereich angeordneten Bondanschlussflächen angeordnet. Anschließend werden Bondverbindungen zwischen Bondanschlussflächen des jeweiligen unteren Halbleiterchips und der jeweiligen Verdrahtungsstruktur des Verdrahtungssubstratstreifens in den Halbleitermodulpositionen hergestellt.
  • Danach erfolgt ein wechselseitig versetztes Stapeln von ein oder mehreren oberen Halbleiterchips, die mit ihren Rückseiten teilweise auf aktiven Oberseiten der jeweils darunter angeordneten Halbleiterchips fixiert werden. Dabei werden die Bondanschlussflächen der bereits erfolgten Bondverbindungen der darunter angeordneten Halbleiterchips freigelassen. Nach jedem Aufbringen von zusätzlichen Halbleiterchips werden Bondverbindungen zwischen den Bondanschlussflächen auf der Randseite des gestapelten Halbleiterchips zu der Verdrahtungsstruktur hergestellt.
  • Nach Beendigung der Herstellung des internen Halbleiterchipstapels und seiner Bondverbindungen zu der Verdrahtungsstruktur auf dem Verdrahtungssubstratstreifen werden die Halbleiterchipstapel und die Bondverbindungen in einer Kunststoffgehäusemasse auf dem Verdrahtungssubstratsteifen zu einer Halbleitermodulplatte eingebettet. Anschließend werden Außenkontakte auf Außenkontaktflächen in den Halbleitermodulpositionen auf die Unterseite des Verdrahtungsstreifens aufgebracht.
  • Schließlich kann die Halbleitermodulplatte in einzelne Halbleitermodule aufgetrennt werden.
  • In einer bevorzugten Durchführung des Verfahrens ist vorgesehen, dass gestapelte Halbleiterchips vorher mit einer Verdrahtungsstruktur versehen werden, die Leiterbahnen aufweist, welche Kontaktflächen auf der Oberseite der Halbleiterchips mit Bondanschlussflächen auf mindestens einem Randbereich der aktiven Oberseite des Halbleiterchips elektrisch verbinden. Somit werden Kontaktflächen der Halbleiterchips aus dem zentralen Mittenbereich zu dem Randbereich des Halbleiterchips geführt. Jedoch anders als bei herkömmlicher Technologie werden die Bondanschlussflächen entweder auf eine linke Seite oder auf eine rechte Seite der Halbleiterchips geführt, um eine wechselseitig versetzte Stapelung zu ermöglichen.
  • Dazu können die Differenzen in den Leitungslängen, die sich durch die Bonddrahtverbindungen von den Chiprandbereichen auf unterschiedlichen Substratseiten ergeben minimiert werden, indem die Außenanschlussflächen auf der Unterseite des Substrats näherungsweise in der Substratmitte angebracht werden. Dadurch werden die Laufzeitunterschiede der Signale optimal vermindert. Darüber hinaus kann eine mäandrierende Leiterbahnführung auf dem Substrat oder die Verwendung weiterer Substratebenen den Laufzeitausgleich weiter verbessern.
  • Durch die wechselseitig versetzte Anordnung von Halbleiterchips zu einem internen Halbleiterchipstapel bei gleichzeitiger Sicherstellung, dass nur eine Randseite jedes Halbleiterchips mit Bondanschlussflächen versehen ist, kann eine beliebig hohe Anzahl von Halbleiterchips in dem Halbleiterchipstapel mit diesem Verfahren untergebracht werden. Optimal sind in diesem Zusammenhang zwischen zwei und vier Halbleiterchips innerhalb eines Halbleiterchipstapels, wovon vorzugsweise mehrere Speicherhalbleiterchips mit einer Speicherkapazität SC von 0,5 Gbit ≤ SC ≤ 4 Gbit in dem Halbleiterchipstapel enthalten sind.
  • Falls die parasitären Kapazitäten unter Kontrolle gehalten werden können, ist auch eine auf jedem Chip identische Verdrahtungsstruktur möglich, welche die zentralen Kontaktflächen simultan nach rechts und nach links führt, sodass wahlweise im Falle des Stapelns dieser Halbleiterchips eine der beiden Bondkontaktflächenreihen mit Bondverbindungen versehen werden können. Solange beim wechselseitig versetzten Stapeln der Halbleiterchips der Überhang der Halbleiterchips beim Freihalten der Bondkontaktflächen im Rahmen üblicher Werte liegt, ist ein Überhangbonden der Halbleiterchips durchaus möglich, sodass auf eine stufenförmige Anordnung durch einseitige Versetzung der Halbleiterchips übereinander verzichtet werden kann.
  • Nach dem Aufbringen und Drahtbonden des letzten obersten Halbleiterchips wird der Stapel zum mechanischen Schutz in einer Kunststoffgehäusemasse vergossen. Dann kann wie in der üblichen BGA-Herstellung das Anbringen der Außenkontakte in Form von Lotkugeln und schließlich das Singulieren des Verdrahtungssubstratstreifens zu einzelnen Halbleitermodulen erfolgen. Prinzipiell kann jede beliebige Zahl von Halbleiterchips gestapelt werden, jedoch werden vier Halbleiterchips bevorzugt gestapelt. Diese Chips sind vor dem Stapeln einzeln einem zyklothermischen "burn-in"-Test ausgesetzt worden, um eine hohe Ausbeute bei dem Stapeln der Halbleiterchips zu erreichen.
  • Charakteristisch für das wechselseitige Versetzen der Halbleiterchips auf dem Verdrahtungssubstrat ist die Leiterbahnführung auf dem Substrat selbst und das Heranführen der Signale von zwei verschiedenen Seiten zu den Außenkontaktflächen. Vorteilhafterweise weichen die Signallängen und damit die Leiterpfadlängen von den Außenkontakten in Form einer Lotkugel zu den Bondanschlussflächen der Halbleiterchips nur geringfügig voneinander ab, sodass Laufzeitunterschiede vermieden werden. Dementsprechend werden die Außenkontakte auf der Unterseite des Verdrahtungssubstrats unterschiedlich verteilt und vorzugsweise ein mehrlagiges Verdrahtungssubstrat eingesetzt, um größere Möglichkeiten zu besitzen, die Leitungspfade den Bondverbindungen zu den Halbleiterchips in ihrer Länge anzupassen.
    •
  • Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
  • 1 zeigt einen schematischen Querschnitt durch ein Halbleitermodul einer ersten Ausführungsform der Erfindung;
  • 2 zeigt einen schematischen Querschnitt durch das Halbleitermodul gemäß 1 mit Verdrahtungsstrukturen von wechselseitig versetzt angeordneten Halbleiterchips;
  • 3 zeigt eine schematische Draufsicht auf ein Halbleitermodul gemäß 1 mit einem Leitungsschema innerhalb des Halbleitermoduls.
  • 1 zeigt einen Querschnitt durch ein Halbleitermodul 1 einer Ausführungsform der Erfindung. Dieses Halbleitermodul 1 weist einen internen Halbleiterchipstapel 2 auf, der auf einem Verdrahtungssubstrat 3 angeordnet und in einer Kunststoffgehäusemasse 30 eingebettet ist. In dem Halbleiterchipstapel 2 sind die einzelnen Halbleiterchips 4, 5, 6 und 7 in dieser Ausführungsform der Erfindung wechselseitig versetzt angeordnet. Dazu weisen die Halbleiterchips 4, 5, 6 und 7 auf jeweils einem ihrer Randbereiche 8, 9, 10 und 11 Bondanschlussflächen 16 auf, sodass von diesen Bondanschlussflächen 16 Bondverbindugen 17, 18, 19 und 20 die einzelnen Halbleiterchips 4, 5, 6 und 7 mit dem Verdrahtungssubstrat 3 elektrisch verbunden sind.
  • Die Halbleiterchips 4, 5, 6 und 7 sind wechselseitig versetzt aufeinander gestapelt, sodass die Bondanschlussflächen 16 frei bleiben und nicht von einem darauf gestapelten Halbleiterchip 5, 6 oder 7 bedeckt werden. Der für die Bondverbindungen 17, 18, 19 und 20 erforderliche Abstand zwischen den einzelnen Halbleiterchips 4, 5, 6 und 7 wird nicht dadurch erreicht, dass zusätzliche Abstandsplatten eingeführt werden, sondern vielmehr durch das wechselseitige Versetzen der Halbleiterchips 4, 5, 6 und 7. Somit bleibt immer eine Reihe von Bondanschlussflächen 16 auf den nicht bedeckten Randbereichen 8, 9, 10 und 11 frei, um dort die Bondverbindungen 17, 18, 19 und 20 auf die entsprechenden Bondanschlussflächen 16 zu bonden.
  • Die einander gegenüber liegenden Bondverbindungen 17, 18, 19 und 20 innerhalb des Halbleitermoduls 1 werden über Leiterbahnen 32 der Verdrahtungsstrukturen 31 und 50 auf der Oberseite 35 bzw. auf der Unterseite 34 des Verdrahtungssubstrats 3 zusammengeführt und elektrisch miteinander verbunden. Dazu wird die Position der angeschlossenen Außenkontakte 33 mit entsprechenden Außenkontaktflächen 36 derart ausgewählt, dass die unterschiedliche Position der Bondanschlüsse 41 auf den Randbereichen 42 und 43 auf der Oberseite 35 des Substrats 3 weitestgehend ausgeglichen werden. Das führt in der Regel zu mittiger Anordnung der Außenkontakte 33.
  • In dieser Ausführungsform der Erfindung sind die gestapelten Halbleiterchips 4, 5, 6 und 7 von identischer Größe und von identischem inneren Aufbau und stellen so genannte DRAM (direct access memory) -Bauteile dar. In diesem Falle weisen die DRAM-Halbleiterchips 4, 5, 6 und 7 zentrale Mittenbereiche 22, 23, 24 und 25 in einem Mittenbereich 21 des jeweiligen Halbleiterchips 4, 5, 6 und 7 auf. Diese zentralen Mittenbereiche 22, 23, 24 und 25 weisen in den Reihen 27 und 28 angeordnete Kontaktflächen 26 auf. Diese zweireihig angeordneten Kontaktflächen 26 werden für jedes der Halbleiterchips 4, 5, 6 und 7 über Leiterbahnen 29 einseitig von dem Mittenbereich 21 zu den Randbereichen 8, 9, 10 und 11 über eine entsprechende Verdrahtungsstruktur 44 auf den Oberseiten 12, 13, 14 und 15 der Halbleiterchips 4, 5, 6 und 7 geführt, wobei die Verdrahtungsstrukturen beiderseits des Mittenbereichs 21 unterschiedlich strukturiert sein können.
  • Um die Halbleiterchips 4, 5, 6 und 7 auf einander zu stapeln, werden sie mit Hilfe von Klebstoffschichten 45, 46, 47 und 48 mit ihren Rückseiten 37, 38, 39 und 40 aufeinander geklebt, wobei der untere Halbleiterchip 4 mit seiner Rückseite 37 direkt auf dem Verdrahtungssubstrat 3 fixiert ist, während die oberen Halbleiterchips 5, 6 und 7 jeweils wechselseitig versetzt zu dem unteren Halbleiterchip 4 gestapelt sind. Die Klebstoffschichten 45, 46, 47 und 48 sind aus einem isolierenden Klebstoff, um Kurzschlüsse in den Verdrahtungsstrukturen 44 auf den Oberseiten 12, 13 14 und 15 der Halbleiter chips 4, 5, 6 und 7 und auf der Verdrahtungsstruktur 31 des Verdrahtungssubstrats 3 zu vermeiden.
  • Das Verdrahtungssubstrat 3 weist Randseiten 42 und 43 auf, die mit ihrer flächigen Erstreckung über den Bereich der flächigen Erstreckung des internen Halbleiterchipstapels 2 hinaus ragen, sodass in den Randbereichen 42 und 43 des Verdrahtungssubstrats 3 Kontaktanschlussflächen 41 angeordnet werden können, auf denen die Bondverbindungen 17, 18, 19 und 20 enden.
  • Von den Kontaktanschlussflächen 41 werden die Signale der gestapelten Halbleiterchips 4, 5, 6 und 7 über entsprechende Leiterbahnen 32 der Verdrahtungsstruktur 31 auf der Oberseite 35 des Verdrahtungssubstrats 3 und über Durchkontakte 49 und eine Verdrahtungsstruktur 50 auf der Unterseite 34 des Verdrahtungssubstrats 3 zu den entsprechenden Außenkontakten 33 geleitet. Durch diese Leiterbahnführung auf der Oberseite 35 und der Unterseite 34 des Verdrahtungssubstrats 3 können Längenunterschiede zu den Kontaktflächen 26 in den zentralen Mittenbereichen 22, 23, 24 und 25 der Halbleiterchips 4, 5, 6 und 7 soweit ausgeglichen werden, dass Laufzeitunterschiede, welche die Signale verzerren könnten, minimiert werden.
  • Die Speicherkapazität der einzelnen Halbleiterchips 4, 5, 6 und 7 liegt in der Größenordnung von einigen Gigabit, vorzugsweise zwischen 0,5 und 4 Gbit, sodass durch das Stapeln der in 1 gezeigten vier Halbleiterchips die Speicherkapazität des Halbleitermoduls 1 gegenüber einzelnen DRAM oder GDRAM-Halbleiterbauteilen vervierfacht wird.
  • 2 zeigt einen schematischen Querschnitt durch das Halbleitermodul 1 gemäß 1 mit Verdrahtungsstrukturen 44 von versetzt angeordneten Halbleiterchips 4, 5, 6 und 7. Komponenten mit gleichen Funktionen wie in 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. In 2A wird eine Draufsicht auf die Halbleiterchips 5 und 7 gezeigt und ihre Verdrahtungsstruktur 44 dargestellt. Durch die Pfeile A und B wird angedeutet, an welchen Positionen in dem gestapelten internen Halbleiterchipstapel 2 diese Verdrahtungsstruktur 44 wie sie 2A zeigt angeordnet sind. Die Verdrahtungsstruktur 44 weist in einem Mittenbereich 21 innerhalb zentraler Mittenbereiche 23 bzw. 25 zwei Reihen 27 und 28 von Kontaktflächen 26 der Halbleiterchips 5 bzw. 7 auf, wobei Leiterbahnen 29 einseitig auf die Randbereiche 9 bzw. 11 der Halbleiterchips 5 und 7 von den Kontaktflächen 26 geführt werden. In den Randbereichen 9 bzw. 11 sind Bondanschlussflächen 16 angeordnet, von denen sich Bondverbindungen 18 und 20 zu entsprechenden Kontaktanschlussflächen 41 des Verdrahtungssubstrats 3 wie in 1 gezeigt erstrecken.
  • Mit 2B werden die Oberseiten 12 und 14 der Halbleiterchips 4 und 6 gezeigt, deren Anordnung in dem internen Halbleiterchipstapel 2 durch die Pfeile C und D angedeutet wird. Der Mittenbereich 21 der Oberseiten 12 bzw. 14 der Halbleiterchips 4 bzw. 6 ist ähnlich strukturiert wie bei den Halbleiterchipsoberseiten 13 und 15, die in 2A gezeigt werden, jedoch führen nun die Leiterbahnen 29 zu den entgegen gesetzten Randbereichen 8 bzw. 10 und enden dort auf den Bondanschlussflächen 16, von denen sich wiederum Bondverbindungen 17 und 19 wie in 1 gezeigt zu dem Verdrahtungssubstrat 3 erstrecken.
  • 3 zeigt eine schematische Draufsicht auf ein Halbleitermodul 1 gemäß 1 mit einem Leitungsschema innerhalb des Halbleitermoduls 1. Dazu wurde die Kunststoffgehäusemasse 30 wie sie in 1 gezeigt wird weggelassen. Auf dem Verdrahtungssubstrat 3, das in seiner flächigen Erstreckung größer ist als die versetzt angeordneten Halbleiterchips 4, 5, 6 und 7 sind in den Randbereichen 42 und 43 Kontaktanschlussflächen 41 angeordnet. Die Bondverbindungen 17 und 19 auf dem Randbereich 42 des Verdrahtungssubstrats 3 und die Bondverbindungen 18 und 20 auf dem im Randbereich 43 des Verdrahtungssubstrats 3 sind durch Pfeile angedeutet und erstrecken sich von den gestapelten Halbleiterchips 4 bzw. 6 und 5 bzw. 7 und ihren Bondanschlussflächen 16 in den Randbereichen 8 bzw. 10 und 9 bzw. 11 zu den Kontaktanschlussflächen 41 auf der Oberseite 35 des Verdrahtungssubstrats 3.
  • Von dem obersten Halbleiterchip 7 sind die Leiterbahnen 29 als Verbindungsleitungen zwischen den Kontaktflächen 26 und den Bondanschlussflächen 16 mit durchgezogenen Linien angedeutet. Die nicht sichtbaren Leiterbahnen 32 auf der Oberseite 35 bzw. der Unterseite 34 des Verdrahtungssubstrats 3 sind mit gestrichelten Linien gezeigt. Pfeile auf den gestrichelten Linien deuten die Signalrichtung zu entsprechenden Durchkontakten 49 an, die in dieser Draufsicht nicht zu sehen sind und lediglich mit Kreisen angedeutet werden.
  • Durch die versetzte Anordnung von Durchkontakten 49 auf der hier nicht sichtbaren Unterseite des Verdrahtungssubstrats 3 können Laufzeitunterschiede dadurch ausgeglichen werden, dass die Außenkontakte 33 im Wesentlichen im Mittenbereich 21 des Verdrahtungssubstrats 3 angeordnet sind. Der hier gezeigte gradllinige Verlauf der Leiterbahnen 30 innerhalb des Verdrahtungssubstrats 3 kann durch Einführung von Kurven oder Mäander oder durch Einsatz eines mehrlagigen Verdrahtungssubstrats 3 beliebig verändert werden, sodass ein exakter Aus gleich der unterschiedlichen Längen zwischen den Außenkontakten 33 und den Kontakten 41 in dem Randbereich 42 oder 43 bis zum Erreichen der Außenkontakte 33 möglich wird.
  • Dieser Ausgleich kann noch dadurch verbessert werden, dass die seitlichen Bondverbindungen 17 und 19 bzw. 18 und 20 in den Randbereichen 42 bzw. 43 nicht wie in 1 gezeigt auf gemeinsamen Kontaktanschlussflächen 41 enden, sondern mit getrennt angeordneten Kontaktanschlussflächen 41 auf der Oberseite 35 des Verdrahtungssubstrats 3 verbunden sind, sodass jede Bondverbindung 17, 18, 19 und 20 individuell in ihrer Länge durch die entsprechende Leiterbahnlänge der Leiterbahnen 32 in dem Verdrahtungssubstrat 3 kompensiert werden kann.

Claims (12)

  1. Halbleitermodul mit einem internen Halbleiterchipstapel (2) auf einem Verdrahtungssubstrat (3), der übereinander gestapelte Halbleiterchips (4–7) mit einem oberen Halbleiterchip (5, 6, 7) und wenigstens einem unteren Halbleiterchip (4) aufweist, wobei die Halbleiterchips auf ihrer aktiven Oberseite (12–15) eine zusätzliche Verdrahtungsstruktur (31, 44) mit einer Metallbeschichtung, die mehrere Metallschichten aufweist, und mit Leiterbahnen (29) zwischen Kontaktflächen (26) in einem Mittenbereich (21) und Bondanschlussflächen (16) auf Randbereichen (42, 43) aufweisen, wobei die Verdrahtungsstruktur ursprünglich gleichartige Halbleiterchips (4–7) derart konfiguriert, dass die ursprünglich zentral im Mittenbereich (21) angeordneten Kontaktflächen (26) in Randbereiche (42, 43) zu Bondanschlussflächen (16) umverdrahtet sind, und wobei die Bondanschlussflächen (16) über Bondverbindungen (17–20) mit dem Verdrahtungssubstrat (3) elektrisch in Verbindung stehen, und wobei die Halbleiterchips (4–7) derartig versetzt aufeinander gestapelt sind, dass die Bondanschlussflächen (16) frei von einem darauf gestapelten Halbleiterchip (5–7) bleiben.
  2. Halbleitermodul nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktflächen (26) in mindestens einer Reihe (27, 28) angeordnet sind, wobei von diesen Kontaktflächen (26) sich die Leiterbahnen (29) zu einem der Randbereiche (8–11) des Halbleiterchips (4–7) erstrecken und dort in die Bondanschlussflächen (16) übergehen.
  3. Halbleitermodul nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass der Halbleiterchipstapel (2) mit den Bondverbindungen (17–20) zu den Halbleiterchips (4–7) in einer Kunststoffgehäusemasse (30) eingebettet ist.
  4. Halbleitermodul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterchips (4–7) einseitig versetzt aufeinander gestapelt sind und ein einzelner Randbereich (8–11) der Oberseite (12–15) des jeweiligen Halbleiterchips (4–7) Bondanschlussflächen (16) aufweist.
  5. Halbleitermodul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterchips (4–7) wechselseitig versetzt aufeinander gestapelt sind, und ein einzelner Randbereich (8–11) der Oberseite (12–15) des jeweiligen Halbleiterchips (8–11) Bondanschlussflächen (16) aufweist.
  6. Halbleitermodul nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Halbleiterchips (4–7) diagonal versetzt aufeinander gestapelt sind, und zwei winklig zueinander angeordnete Randbereiche (8–11) der Oberseite (12–15) des jeweiligen Halbleiterchips (4–7) Bondanschlussflächen (16), aufweisen.
  7. Halbleitermodul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verdrahtungssubstrat (3) auf seiner Oberseite (35) eine Verdrahtungsstruktur (31) aufweist, die über unterschiedlich lange Leiterbahnen (32) innerhalb des Ver drahtungssubstrats (3) zu Außenkontakten (33) auf der Unterseite (34) des Verdrahtungssubstrats (3) die unterschiedlichen Längen der Bondverbindungen (17–20) zu den wechselseitig versetzt angeordneten gestapelten Halbleiterchips (4–7) ausgleicht.
  8. Halbleitermodul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der interne Halbleiterchipstapel (2) Speicherbauteile, vorzugsweise DRAMs aufweist mit Speicherkapazitäten im mehrfachen Gigabitbereich und Datenratentransferbereich von mehreren hundert Megahertz.
  9. Halbleitermodul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der interne Halbleiterchipstapel (2) mindestens ein Logikchip vorzugsweise einen Mikroprozessor aufweist.
  10. Verfahren zur Herstellung von Halbleitermodulen (1) mit einem internen Halbleiterchipstapel (2), der übereinander gestapelte Halbleiterchips (4–7) mit einem oberen Halbleiterchip (5, 6, 7) und wenigstens einem unteren Halbleiterchip (4) aufweist, wobei das Verfahren nachfolgende Verfahrenschritte aufweist: – Herstellen eines Halbleiterwafers mit Halbleiterchips (4–7), die auf ihren aktiven Oberseiten (12–15) in einem zentralen Mittenbereich (21) Kontaktflächen (26) in mindestens einer Reihe aufweisen, – Aufbringen einer zusätzlichen Verdrahtungsstruktur (31, 44) mit mehrschichtiger Metallbeschichtung auf den Halbleiterwafer, wobei die Metallbeschichtung Leiterbahnen (29) zwischen den Kontaktflächen (26) und Bondanschlussflächen (16) auf Randbereichen (42, 43) der Halbleiterchips des Halbleiterwafers aufweist; – dabei werden die ursprünglich gleichartigen Halbleiterchips (4–7) auf dem Halbleiterwafer durch die zusätzliche Verdrahtungsstruktur derart konfiguriert, dass ihre ursprünglich zentral angeordneten Kontaktflächen (26) umverdrahtet werden; – die zusätzliche Verdrahtungsstruktur führt zu entgegengesetzt angeordneten Randbereichen (1–8) mit umverdrahteten Bondanschlussflächen (16); – Auftrennen des Halbleiterwafers in einzelne Halbleiterchips; – Herstellen eines Verdrahtungssubstrats (3) mit mehreren Halbleitermodulpositionen, das auf seiner Unterseite (34) Außenkontaktflächen (36) für Außenkontakte (33) der Halbleitermodule (1) aufweist, wobei die Außenkontaktflächen (36) mit einer Verdrahtungsstruktur (31) innerhalb des Verdrahtungssubstrats (3) elektrisch in Verbindung stehen; – Aufbringen eines der Halbleiterchips als unterer Halbleiterchip (4) mit auf mindestens einem Randbereich (8) angeordneten Bondanschlussflächen (16) auf die Halbleiterbauteilpositionen; – Herstellen von Bondverbindungen (17–20) zwischen Bondanschlussflächen (16) und der Verdrahtungsstruktur (31); – versetztes Stapeln mindestens eines oberen Halbleiterchips (5) teilweise mit dessen Rückseite (37) auf der aktiven Oberseite (12) des unteren Halbleiterchips (4) unter Freilassen der Bondanschlussflächen (16) mit Bondverbindungen (17) des unteren Halbleiterchips (4); – Herstellen von Bondverbindungen (18) zwischen Bondanschlussflächen (16) des oberen Halbleiterchips (5) und der Verdrahtungsstruktur (3); – Einbetten der Halbleiterchipstapel (2) und der Bondverbindungen (17–20) in einer Kunststoffgehäusemasse (30) auf dem Verdrahtungssubstrat (3) zu einer Halbleitermodulplatte mit mehreren Halbleitermodulen (2); – Aufbringen von Außenkontakten (33) auf Außenkontaktflächen (36) in den Halbleitermodulpositionen auf die Unterseite (34) des Verdrahtungssubstrats (3); – Auftrennen der Halbleitermodulplatte in einzelne Halbleitermodule (1).
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass eine mehrlagige Verbindung über Leiterbahnen (32) innerhalb des Verdrahtungssubstrats (3) zwischen Kontaktanschlussflächen (41) in Randbereichen (42, 43) der Oberseite (35) des Verdrahtungssubstrats (3) und Außenkontakten (33) auf der Unterseite (34) des Verdrahtungssubstrats (3) Längenunterschiede der Bondverbindungen (17–20) zu den gestapelten Halbleiterchips (4–7) ausgleicht.
  12. Verfahren nach Anspruch 10 oder Anspruch 11, dadurch gekennzeichnet, dass die gestapelten Halbleiterchips (4–7) mit einer Verdrahtungsstruktur (44) versehen werden, die Leiterbahnen (29) aufweist, welche Kontaktflächen (26) eines zentralen Bondkanals (22–15) auf der Oberseite (12–15) der Halbleiterchips (4–7) mit Bondanschlussflächen (16) auf mindestens einem Randbereich (8–11) der aktiven Oberseite (12–15) der Halbleiterchips (4–7) verbindet.
DE102004049356A 2004-10-08 2004-10-08 Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben Expired - Fee Related DE102004049356B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004049356A DE102004049356B4 (de) 2004-10-08 2004-10-08 Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US11/245,920 US7352057B2 (en) 2004-10-08 2005-10-07 Semiconductor module having an internal semiconductor chip stack, and method for producing said semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004049356A DE102004049356B4 (de) 2004-10-08 2004-10-08 Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben

Publications (2)

Publication Number Publication Date
DE102004049356A1 DE102004049356A1 (de) 2006-04-20
DE102004049356B4 true DE102004049356B4 (de) 2006-06-29

Family

ID=36120414

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004049356A Expired - Fee Related DE102004049356B4 (de) 2004-10-08 2004-10-08 Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben

Country Status (2)

Country Link
US (1) US7352057B2 (de)
DE (1) DE102004049356B4 (de)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100498488B1 (ko) * 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
JP2006041438A (ja) * 2004-07-30 2006-02-09 Shinko Electric Ind Co Ltd 半導体チップ内蔵基板及びその製造方法
US7485953B2 (en) * 2006-04-05 2009-02-03 United Microelectronics Corp. Chip package structure
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
WO2007147137A2 (en) * 2006-06-15 2007-12-21 Sitime Corporation Stacked die package for mems resonator system
US8242607B2 (en) * 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
TWI327365B (en) * 2007-01-19 2010-07-11 Chipmos Technologies Inc Zigzag-stacked chip package structure
JP4843515B2 (ja) * 2007-02-01 2011-12-21 パナソニック株式会社 半導体チップの積層構造
CN101236959B (zh) * 2007-02-02 2010-05-19 南茂科技股份有限公司 多芯片交错堆栈的封装结构
JP2009026884A (ja) * 2007-07-18 2009-02-05 Elpida Memory Inc 回路モジュール及び電気部品
US7880309B2 (en) * 2007-07-30 2011-02-01 Qimonda Ag Arrangement of stacked integrated circuit dice having a direct electrical connection
US20110316117A1 (en) * 2007-08-14 2011-12-29 Agency For Science, Technology And Research Die package and a method for manufacturing the die package
US7838978B2 (en) * 2007-09-19 2010-11-23 Infineon Technologies Ag Semiconductor device
JP4317245B2 (ja) * 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
KR100886717B1 (ko) * 2007-10-16 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
KR101273411B1 (ko) 2007-11-15 2013-06-14 삼성전자주식회사 반도체 모듈
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
JP2009205613A (ja) 2008-02-29 2009-09-10 Toshiba Corp 半導体記憶装置
US20090278262A1 (en) * 2008-05-09 2009-11-12 Boon Keat Tan Multi-chip package including component supporting die overhang and system including same
WO2009147547A1 (en) * 2008-06-02 2009-12-10 Nxp B.V. Electronic device and method of manufacturing an electronic device
US7969018B2 (en) * 2008-07-15 2011-06-28 Infineon Technologies Ag Stacked semiconductor chips with separate encapsulations
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
EP2548226A4 (de) * 2010-03-18 2013-11-20 Mosaid Technologies Inc Multichip-paket mit versetzter matrizenstapelung und herstellungsverfahren dafür
KR20110124065A (ko) * 2010-05-10 2011-11-16 하나 마이크론(주) 적층형 반도체 패키지
JP5469546B2 (ja) 2010-06-22 2014-04-16 株式会社ジェイデバイス 半導体装置の製造方法
KR101640832B1 (ko) * 2010-07-16 2016-07-19 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조 방법
JP5606243B2 (ja) 2010-09-24 2014-10-15 株式会社ジェイデバイス 半導体装置の製造方法
JP2012212417A (ja) * 2011-03-24 2012-11-01 Toshiba Corp 半導体メモリカード
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US20130037952A1 (en) * 2011-08-09 2013-02-14 SK Hynix Inc. Semiconductor package and method for manufacturing the same
WO2013052373A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8629545B2 (en) 2011-10-03 2014-01-14 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US20130119542A1 (en) * 2011-11-14 2013-05-16 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
WO2013153742A1 (ja) * 2012-04-11 2013-10-17 パナソニック株式会社 半導体装置
US8878360B2 (en) 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9070423B2 (en) * 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US9917072B2 (en) 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
WO2017095401A1 (en) * 2015-12-02 2017-06-08 Intel Corporation Die stack with cascade and vertical connections
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
TWI567897B (zh) * 2016-06-02 2017-01-21 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造與製造方法
CN109950223B (zh) * 2017-12-20 2021-01-26 晟碟半导体（上海）有限公司 包含双垫引线键合体互连的半导体装置
JP6761180B2 (ja) * 2016-12-28 2020-09-23 株式会社バッファロー 半導体装置
KR20200028562A (ko) * 2018-09-06 2020-03-17 에스케이하이닉스 주식회사 반도체패키지
EP3748670B1 (de) * 2019-06-04 2024-04-17 Infineon Technologies AG Transportsystem
KR20220022692A (ko) * 2020-08-19 2022-02-28 에스케이하이닉스 주식회사 수직 인터커넥터를 포함하는 반도체 패키지
KR20230009732A (ko) * 2021-07-09 2023-01-17 삼성전자주식회사 균형 배선 구조를 갖는 반도체 패키지
CN117690884A (zh) * 2022-08-26 2024-03-12 长鑫存储技术有限公司 半导体结构和半导体结构的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033442A (ja) * 2000-07-18 2002-01-31 Seiko Epson Corp 半導体装置、回路基板及び電子機器
DE10259221A1 (de) * 2002-12-17 2004-07-15 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP2004214285A (ja) * 2002-12-27 2004-07-29 Ibiden Co Ltd 部品内蔵モジュール

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033442A (ja) * 2000-07-18 2002-01-31 Seiko Epson Corp 半導体装置、回路基板及び電子機器
DE10259221A1 (de) * 2002-12-17 2004-07-15 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP2004214285A (ja) * 2002-12-27 2004-07-29 Ibiden Co Ltd 部品内蔵モジュール

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 2002033442 AA
JP 2004214285 AA

Also Published As

Publication number Publication date
DE102004049356A1 (de) 2006-04-20
US7352057B2 (en) 2008-04-01
US20060091518A1 (en) 2006-05-04

Similar Documents

Publication Publication Date Title
DE102004049356B4 (de) Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE10259221B4 (de) Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
DE10231385B4 (de) Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
DE10360708B4 (de) Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
DE60030931T2 (de) Halbleiteranordnung und Herstellungsverfahren dafür
DE102005032489B3 (de) Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren
DE102006001767B4 (de) Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
DE102005043557B4 (de) Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite
DE102008048420A1 (de) Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
DE10251530B4 (de) Stapelanordnung eines Speichermoduls
DE102004010649A1 (de) Gestapeltes Halbleiterpaket
WO2005081316A2 (de) Halbleiterbauteil mit einem umverdrahtungssubstrat und verfahren zur herstellung desselben
DE102018115038B4 (de) Halbleitergehäuse und Verfahren zum Herstellen desselben
WO2005091366A2 (de) Halbleitermodul mit einem kopplungssubstrat und verfahren zur herstellung desselben
DE102004001829A1 (de) Halbleitervorrichtung
DE10339770A1 (de) FBGA-Anordnung
DE102006011473B4 (de) Mehrchipgehäuse und Verfahren zum Bilden von Mehrchipgehäusen für eine ausgeglichene Leistung
DE19517367A1 (de) Verfahren zum Anschließen der Ausgangsbereiche eines Chips mit integrierter Schaltung und so erhaltener Mehr-Chip-Modul
DE10142119A1 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
WO2005086235A2 (de) Basishalbleiterbauteil für einen halbleiterbauteilstapel und verfahren zur herstellung desselben
WO2005076319A2 (de) Halbleiterbauteil mit einem halbleiterchipstapel auf einer umverdrahtungsplatte und herstellung desselben
DE102018123839A1 (de) Halbleiterpackage und Herstellungsverfahren dafür
DE10142117A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE102004059389B4 (de) Halbleiterbauelement mit Ausgleichsmetallisierung
DE19821916A1 (de) Gehäusekonstruktion einer Halbleitereinrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee