KR100886717B1 - 적층 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 제1 접속 패드 및 제2 접속 패드를 포함하는 기판, 상기 기판상에 배치되며, 제1 에지 본딩 패드들이 노출된 제1 반도체 칩들을 계단 형태로 적층 된 제1 적층 패키지 그룹, 상기 제1 에지 본딩 패드들 및 상기 제1 접속 패드를 전기적으로 연결하는 제1 도전성 와이어, 상기 제1 적층 패키지 그룹의 상부에 배치된 제1 상부 반도체 칩 상에 배치된 접착 부재, 상기 접착 부재 상에 배치되며, 계단 형태로 적층 되어 제2 에지 본딩 패드들이 노출되며 상기 제1 상부 반도체 칩과 정렬된 제2 하부 반도체 칩을 포함하는 제2 반도체 칩들을 포함하는 제2 적층 패키지 그룹 및 상기 제2 에지 본딩 패드들 및 상기 제2 접속 패드를 전기적으로 연결하는 제2 도전성 와이어를 포함한다.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 소자를 포함하는 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
최근에는 반도체 칩의 집적도를 향상시켜 데이터 용량 및 처리 속도를 향상 시키는 반도체 제품의 기술 개발은 물론 복수개의 반도체 칩들을 적층 하여 데이터 용량 및 처리 속도를 향상시키는 반도체 제품이 개발되고 있다.
복수개의 반도체 칩들을 적층 한 적층 반도체 패키지의 경우, 적층 된 반도체 칩들의 본딩 패드 및 기판의 접속 패드를 도전성 와이어로 연결하는 고도의 기술이 요구된다.
최근, 보다 많은 반도체 칩들을 적층 하여 데이터 용량 및 처리 속도를 향상시기 위해서 반도체 칩의 두께는 점차 얇아지고 있으며, 이 결과 최근 반도체 칩은 수십 ㎛ 내지 수백 ㎛에 불과한 두께를 갖는다.
그러나, 수십 ㎛ 내지 수백 ㎛의 두께를 갖는 반도체 칩을 적층하고, 적층 된 반도체 칩의 본딩 패드 및 기판의 접속 패드를 와이어 본딩 설비의 캐필러리를 이용하여 본딩할 때, 캐필러리에 의하여 반도체 칩에 인가된 과도한 충격에 의하여 반도체 칩이 파손되는 문제점을 갖는다.
본 발명의 하나의 목적은 반도체 칩의 본딩 패드 및 기판의 접속 패드를 도전성 와이어로 와이어 본딩할 때 반도체 칩의 파손을 방지하여 복수개의 반도체 칩들을 적층 할 수 있는 적층 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 적층 반도체 패키지는 제1 접속 패드 및 제2 접속 패드를 포함하는 기판, 상기 기판상에 배치되며, 제1 에지 본딩 패드들이 노출된 제1 반도체 칩들을 계단 형태로 적층 된 제1 적층 패키지 그룹, 상기 제1 에지 본딩 패드들 및 상기 제1 접속 패드를 전기적으로 연결하는 제1 도전성 와이어, 상기 제1 적층 패키지 그룹의 상부에 배치된 제1 상부 반도체 칩 상에 배치된 접착 부재, 상기 접착 부재 상에 배치되며, 계단 형태로 적층 되어 제2 에지 본딩 패드들이 노출되며 상기 제1 상부 반도체 칩과 정렬된 제2 하부 반도체 칩을 포함하는 제2 반도체 칩들을 포함하는 제2 적층 패키지 그룹 및 상기 제2 에지 본딩 패드들 및 상기 제2 접속 패드를 전기적으로 연결하는 제2 도전성 와이어를 포함한다.
적층 반도체 패키지의 상기 제1 반도체 칩들은 제1 방향을 따라 계단 형태로 부착되며, 상기 제2 반도체 칩들은 상기 제1 방향과 반대 방향인 제2 방향을 따라 계단 형태로 부착된다.
적층 반도체 패키지의 상기 제1 반도체 칩들 사이에는 제1 두께를 갖는 제1 접착 부재가 개재되며, 상기 접착 부재는 상기 제1 두께보다 두꺼운 제2 두께를 갖는다.
적층 반도체 패키지의 상기 제2 반도체 칩들 사이에는 제1 두께를 갖는 제2 접착 부재가 개재되며, 상기 접착 부재는 상기 제1 두께보다 두꺼운 제2 두께를 갖는다.
적층 반도체 패키지의 상기 제1 적층 반도체 패키지 그룹 및 상기 제2 적층 반도체 패키지 그룹은 적어도 2 개가 교대로 배치된다.
적층 반도체 패키지의 상기 접착 부재는 상기 제1 상부 반도체 칩 및 상기 제1 상부 반도체 칩의 에지 본딩 패드를 전기적으로 연결하는 상기 제1 도전성 와이어의 루프부를 덮는다.
본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 접속 패드 및 제2 접속 패드를 포함하는 기판상에 제1 에지 본딩 패드들이 노출된 제1 반도체 칩들을 계단 형태로 적층 하여 제1 적층 패키지 그룹을 형성하는 단계, 상기 제1 에지 본딩 패드들 및 상기 제1 접속 패드를 제1 도전성 와이어로 연결하는 단계, 상기 제1 적층 패키지 그룹의 제1 상부 반도체 칩 상에 접착 부재를 형성하는 단계, 상기 접착 부재 상에 계단 형태로 적층 되어 제2 에지 본딩 패드들이 노출되고 상기 제1 상부 반도체 칩과 정렬된 제2 하부 반도체 칩을 갖는 제2 반도체 칩들을 포함하는 제2 적층 패키지 그룹을 형성하는 단계 및 상기 제2 에지 본딩 패드들 및 상기 제2 접속 패드를 전기적으로 연결하는 제2 도전성 와이어를 포함한다.
적층 반도체 패키지의 제조 방법에서, 상기 제1 반도체 칩들은 제1 방향을 따라 계단 형태로 부착되며, 상기 제2 반도체 칩들은 상기 제1 방향과 반대 방향인 제2 방향을 따라 계단 형태로 부착된다.
상기 제1 적층 패키지 그룹을 형성하는 단계에서, 상기 제1 반도체 칩들의 사이에는 제1 접착 부재가 개재된다.
적층 반도체 패키지의 제조 방법에서, 상기 제1 접착 부재는 제1 두께를 갖고, 상기 접착 부재는 제1 두께보다 두꺼운 제2 두께를 갖는다.
적층 반도체 패키지의 제조 방법에서, 상기 제1 적층 패키지 그룹을 형성하는 단계에서, 상기 제2 반도체 칩들의 사이에는 제2 접착 부재가 개재된다.
적층 반도체 패키지의 제조 방법에서, 상기 제2 접착 부재는 제1 두께를 갖고, 상기 접착 부재는 상기 제1 두께보다 두꺼운 제2 두께를 갖는다.
상기 접착 부재를 형성하는 단계에서, 상기 접착 부재는 상기 제1 상부 반도체 칩의 상기 에지 본딩 패드와 연결된 상기 제1 도전성 와이어의 루프부를 덮는다.
본 발명에 의하면, 복수개의 반도체 칩들을 제1 방향을 향해 계단 형태로 배치하여 제1 적층 패키지 그룹을 형성하고, 제1 적층 패키지 그룹 상에 접착 부재를 이용하여 복수개의 반도체 칩들을 제1 방향과 반대 방향인 제2 방향을 향해 계단 형태로 배치하여 제2 적층 패키지 그룹을 형성할 때, 제1 적층 패키지 그룹의 상부 반도체 칩 및 제2 적층 패키지 그룹의 하부 반도체 칩을 정렬하여 와이어 본딩 공정 중 반도체 칩의 파손을 방지하여 다수의 반도체 칩을 적층 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지의 단면도이다. 도 2는 도 1에 도시된 적층 반도체 패키지의 제1 반도체 칩을 도시한 평면도이다.
도 1 및 도 2를 참조하면, 적층 반도체 패키지(100)는 기판(10), 제1 적층 패키지 그룹(20), 제1 도전성 와이어(30), 접착 부재(40), 제2 적층 패키지 그룹(50) 및 제2 도전성 와이어(60)를 포함한다.
기판(10)은, 평면상에서 보았을 때, 직육면체 플레이트 형상을 가질 수 있다. 기판(10)은, 예를 들어, 인쇄회로 기판일 수 있다.
기판(10)은 제1 접속 패드(12), 제2 접속 패드(14) 및 볼 랜드(16)를 포함한다.
제1 접속 패드(12) 및 제2 접속 패드(14)는 기판(10)의 상면 상에 배치되고, 볼 랜드(16)는 기판(10)의 상면과 대향 하는 하면 상에 배치된다.
제1 접속 패드(12)는 기판(10)의 상면의 일측 에지에 배치되고, 제2 접속 패드(14)는 기판(10)의 상면의 일측 에지와 대향 하는 상면의 타측 에지에 배치된다. 볼 랜드(16)는 제1 접속 패드(12) 및/또는 제2 접속 패드(14)와 전기적으로 연결된 다.
제1 적층 패키지 그룹(20)은 기판(10)의 상면 상에 부착된다. 제1 적층 패키지 그룹(20)은 복수개의 제1 반도체 칩(21,22,23,24)들 및 인접한 제1 반도체 칩(21,22,23,24)들을 접착하기 위한 제1 접착 부재(25)들을 포함한다.
도 2를 참조하면, 제1 반도체 칩(21,22,23,24)들은 칩 영역(chip region, CR) 및 본딩 영역(bonding region, BR)을 포함한다. 본딩 영역(BR)은 칩 영역(CR)과 인접하게 배치된다.
복수개의 에지 본딩 패드(26)들은 본딩 영역(BR) 내에 배치된다. 예를 들어, 에지 본딩 패드(26)들은 도 2에 도시된 Y-축과 평행한 방향으로 배치된다.
기판(10) 상에 부착된 제1 적층 패키지 그룹(20)의 제1 반도체 칩(21,22,23,24)들의 각 에지 본딩 패드(26)들은 제1 접속 패드(12)와 인접하게 배치된다.
인접한 한 쌍의 제1 반도체 칩(21,22,23,24)들 사이에는 제1 두께를 갖는 제1 접착 부재(25)가 배치된다. 제1 접착 부재(25)는, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
제1 적층 패키지 그룹(20)의 제1 반도체 칩(21,22,23,24)들은 제1 방향(first direction, FD)을 따라 계단 형태로 상호 적층 되고, 이 결과 적층 된 제1 반도체 칩(21,22,23,24)들의 본딩 영역(BR)의 에지 본딩 패드(26)들은 노출된다.
제1 도전성 와이어(30)들은 상호 인접하게 배치된 제1 반도체 칩(21,22,23,24)들의 각 에지 본딩 패드(26) 및 기판(10)의 각 제1 접속 패드(12) 들을 전기적으로 연결한다.
도 3은 도 1의 'A' 부분 확대도이다.
도 1 및 도 3을 참조하면, 접착 부재(40)는 제1 적층 패키지 그룹(20)의 제1 반도체 칩(24) 상에 직접 배치된다. 본 실시예에서, 접착 부재(40)는 제1 반도체 칩(24)과 동일한 형상 및 동일한 면적을 갖고, 접착 부재(40)는 제1 반도체 칩(24)의 에지 본딩 패드(26)와 전기적으로 연결된 제1 도전성 와이어(30)의 루프부(32)를 덮는다. 즉, 접착 부재(40)는 제1 도전성 와이어(30)의 루프부(32)를 후술 될 제2 적층 패키지 그룹(50)으로부터 절연한다.
도 1을 다시 참조하면, 제2 적층 패키지 그룹(50)은 접착 부재(40) 상에 부착된다. 제2 적층 패키지 그룹(50)은 복수개의 제2 반도체 칩(51,52,53,54)들 및 제2 접착 부재(55)들을 포함한다.
도 4는 도 1의 제2 적층 패키지 그룹의 제2 반도체 칩들을 도시한 평면도이다.
도 4를 참조하면, 제2 반도체 칩(51,52,53,54)들은 칩 영역(CR) 및 본딩 영역(BR)을 포함한다. 본딩 영역(BR)은 칩 영역(CR)과 인접하게 배치되며, 본딩 영역(BR)에는 복수개의 에지 본딩 패드(56)들이 배치된다. 예를 들어, 에지 본딩 패드(56)들은 도 4에 도시된 Y-축과 평행한 방향으로 배치된다.
제2 적층 패키지 그룹(50)의 각 제2 반도체 칩(51,52,53,54)들의 각 에지 본딩 패드(56)들은 기판(10)의 제2 접속 패드(14)와 인접하게 배치된다. 본 실시예에서, 제2 반도체 칩(51,52,53,54)들의 형상 및 사이즈는 제1 반도체 칩(21,22,23,24)들과 실질적으로 동일하다.
제2 적층 패키지 그룹(50)의 제1 반도체 칩(51,52,53,54)들은, 예를 들어, 제1 방향(FD)과 반대 방향인 제2 방향(second direction, SD)을 따라 계단 형태로 상호 적층 되어, 제2 반도체 칩(51,52,53,54)들의 본딩 영역(BR)의 에지 본딩 패드(56)들은 노출된다.
인접한 제2 반도체 칩(51,52,53,54)들 사이에는 제1 두께를 갖는 제2 접착 부재(55)가 개재된다. 제2 접착 부재(55)는, 예를 들어, 제1 두께를 갖는 양면 접착 테이프 또는 접착제일 수 있다.
본 실시예에서, 제2 반도체 칩(51,52,53,54)들 중 접착 부재(40)와 직접 접착된 제2 반도체 칩(51)은 제1 적층 패키지 그룹(20)의 제1 반도체 칩(24)과 정렬된다. 즉, 접착 부재(40)의 양쪽에 각각 배치된 제1 적층 패키지 그룹(20)의 제1 반도체 칩(24)의 에지 및 제2 적층 패키지 그룹(50)의 제2 반도체 칩(51)의 에지는 정렬된다.
제1 적층 패키지 그룹(20)의 제1 반도체 칩(24) 및 제2 적층 패키지 그룹(50)의 제2 반도체 칩(51)들이 상호 정렬될 경우, 접착 부재(40) 및 제1 반도체 칩(24)들이 제2 반도체 칩(51)을 지지한다. 따라서, 와이어 본딩 설비(미도시)의 캐필러리(미도시)에 의하여 제2 반도체 칩(51)의 에지 본딩 패드(56) 및 제2 도전성 와이어(60)가 와이어 본딩 될 때, 캐필러리에 의한 제2 반도체 칩(51)의 파손을 방지할 수 있다.
이와 다르게, 제2 적층 패키지 그룹(50)의 제2 반도체 칩(51)이 제1 적층 패 키지 그룹(20)의 제1 반도체 칩(24)으로부터 돌출된 상태에서 제2 반도체 칩(51)의 에지 본딩 패드(56)에 제2 도전성 와이어(60)가 본딩 될 경우, 캐필러리에 의하여 제2 반도체 칩(51)의 파손이 발생 될 수 있다.
제2 도전성 와이어(60)는 기판(10)의 제2 접속 패드(14) 및 제2 접속 패드(14)와 인접하게 배치된 제2 반도체 칩(51,52,53,54)들의 각 에지 본딩 패드(56)를 전기적으로 연결한다.
본 실시예에서, 적어도 2 개의 제1 적층 패키지 그룹(20)들 및 제2 적층 패키지 그룹(50)들은 교대로 배치되고, 이로 인해 적층 반도체 패키지(100)는 약 20개의 제1 및 제2 반도체 칩들이 적층 될 수 있다.
몰딩 부재(70)는 기판(10) 상에 적층 된 제1 및 제2 적층 패키지 그룹(20,50)들, 제1 및 제2 도전성 와이어(30,60)들을 몰딩한다. 몰딩 부재(70)로서 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 5 및 도 6은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 5를 참조하면, 적층 반도체 패키지를 제조하기 위하여 기판(10) 상에는 제1 적층 패키지 그룹(20)이 배치된다.
기판(10)은, 평면상에서 보았을 때, 직육면체 플레이트 형상을 갖는다. 기판(10)은, 예를 들어, 제1 접속 패드(12), 제2 접속 패드(14) 및 볼 랜드(16)를 갖는 인쇄회로 기판일 수 있다.
제1 접속 패드(12)는 기판(10)의 상면의 일측 에지에 배치되고, 제2 접속 패 드(14)는 기판(10)의 상면의 일측 에지와 대향 하는 타측 에지에 배치된다. 볼 랜드(16)는 기판(10)의 상면과 대향 하는 하면 상에 배치된다. 볼 랜드(16)는 제1 접속 패드(12) 및/또는 제2 접속 패드(14)와 전기적으로 연결된다.
제1 적층 패키지 그룹(20)을 기판(10) 상에 형성하기 위하여 복수개의 제1 반도체 칩(21,22,23,24)들이 마련된다.
제1 반도체 칩(21,22,23,24)들은 각각 칩 영역 및 본딩 영역을 갖고, 각 제1 반도체 칩(21,22,23,24)들의 본딩 영역에는 복수개의 에지 본딩 패드(26)들이 배치된다.
제1 반도체 칩(21)의 상면의 칩 영역에는 제1 접착 부재(25)에 의하여 다른 제1 반도체 칩(22)의 후면이 부착되고 이로 인해 제1 반도체 칩(21)의 에지 본딩 패드(26)는 노출된다.
이어서, 다른 제1 반도체 칩(22)의 상면의 칩 영역에는 제1 접착 부재(25)에 의하여 또 다른 제1 반도체 칩(23)의 후면이 부착되고, 이로 인해 다른 반도체 칩(22)의 에지 본딩 패드(26)는 노출된다.
이어서, 또 다른 반도체 칩(23)의 상면의 칩 영역에는 제1 접착 부재(25)에 의하여 마지막 제1 반도체 칩(24)의 후면이 부착되고, 이로 인해 마지막 제1 반도체 칩(24)의 에지 본딩 패드(25)는 노출된다.
본 실시예에서, 제1 접착 부재(25)는 제1 두께를 갖고, 제1 접착 부재(25)는, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
상술한 바와 같이 제1 반도체 칩(21,22,23,24)들을 적층 할 경우, 제1 반도 체 칩(21,22,23,24)들은 제1 방향(FD)을 향해 계단 형태로 적층 된다.
제1 적층 패키지 그룹(20)이 기판(10) 상에 형성된 후, 기판(10)의 제1 접속 패드(12) 및 제1 반도체 칩(21,22,23,24)의 각 에지 본딩 패드(25)들은 제1 도전성 와이어(30)에 의하여 전기적으로 연결된다.
도 6을 참조하면, 제1 반도체 칩(21,22,23,24)들의 에지 본딩 패드(25) 및 기판(10)의 제1 접속 패드(12)가 제1 도전성 와이어(30)들에 의하여 전기적으로 접속된 후, 제1 적층 패키지 그룹(20)의 상부에 배치된 제1 반도체 칩(24) 상에는 접착 부재(40)가 배치된다.
접착 부재(40)는, 예를 들어, 제1 반도체 칩(24)의 상면에 도포 된 유동성 접착제일 수 있다. 이와 다르게, 접착 부재(40)는 제1 반도체 칩(24)의 상면에 도포 된 접착 테이프일 수 있다. 접착 부재(40)의 부착 면적은 제1 반도체 칩(24)의 면적과 실질적으로 동일할 수 있다.
본 실시예에서, 접착 부재(40)는 제1 반도체 칩(24)의 에지 본딩 패드(26)와 전기적으로 연결된 제1 도전성 와이어(30)의 루프부(32)를 덮는 제2 두께를 갖는다. 본 실시예에서, 접착 부재(40)의 제2 두께는, 예를 들어, 제1 접착 부재(25)의 제1 두께보다 두꺼운 두께를 갖는다.
제1 반도체 칩(24)의 에지 본딩 패드(26)와 전기적으로 연결된 제1 도전성 와이어(30)는 접착 부재(40)에 의하여 후술 될 제2 적층 패키지 그룹(20)의 제2 반도체 칩(51)과 전기적으로 절연된다.
제1 적층 패키지 그룹(20)의 제1 반도체 칩(24) 상에 접착 부재(40)가 배치 된 후, 접착 부재(40) 상에는 제2 적층 패키지 그룹(50)이 배치된다.
제2 적층 패키지 그룹(50)은 복수개의 제2 반도체 칩(51,52,53,54)들을 포함한다.
제2 반도체 칩(51,52,53,54)들은 각각 칩 영역 및 본딩 영역을 갖고, 각 제2 반도체 칩(51,52,53,54)들의 본딩 영역에는 복수개의 에지 본딩 패드(56)들이 배치된다.
복수개의 제2 반도체 칩(51,52,53,54)들 중 접착 부재(40)와 전기적으로 접속되는 제2 반도체 칩(51)은 접착 부재(40) 상에 직접 부착된다.
이때, 제2 적층 패키지 그룹(50)의 제2 반도체 칩(51)은 제1 적층 패키지 그룹(20)의 제1 반도체 칩(24)과 정확하게 정렬된다.
본 실시예에서, 제2 반도체 칩(51)이 제1 반도체 칩(24)과 정확하게 정렬됨에 따라 와이어 본딩 공정 중 제2 반도체 칩(51)의 파손을 방지할 수 있다.
제2 반도체 칩(51)의 상면의 칩 영역에는 제2 접착 부재(55)에 의하여 다른 제2 반도체 칩(52)의 후면이 부착되고 이로 인해 제2 반도체 칩(51)의 에지 본딩 패드(56)는 노출된다.
이어서, 다른 제2 반도체 칩(52)의 상면의 칩 영역에는 제2 접착 부재(55)에 의하여 또 다른 제2 반도체 칩(53)의 후면이 부착되고, 이로 인해 다른 반도체 칩(52)의 에지 본딩 패드(56)는 노출된다.
이어서, 또 다른 제2 반도체 칩(53)의 상면 칩 영역에는 제2 접착 부재(55)에 의하여 마지막 제2 반도체 칩(54)의 후면이 부착되고, 이로 인해 마지막 제2 반 도체 칩(54)의 에지 본딩 패드(56)는 노출된다.
본 실시예에서, 제2 접착 부재(55)는 제1 두께를 갖고, 제2 접착 부재(55)는, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
상술한 바와 같이 제2 반도체 칩(51,52,53,54)들을 적층 할 경우, 제2 반도체 칩(51,52,53,54)들은 제1 방향(FD)과 반대 방향인 제2 방향(SD)을 향해 계단 형태로 적층 된다.
제2 적층 패키지 그룹(50)이 접착 부재(40) 상에 형성된 후, 기판(10)의 제2 접속 패드(14) 및 제2 반도체 칩(51,52,53,54)의 에지 본딩 패드(55)는 제2 도전성 와이어(60)에 의하여 전기적으로 연결된다.
이때, 제2 적층 패키지 그룹(50)의 제2 반도체 칩(51)은 접착 부재(40) 및 제1 적층 패키지 그룹(20)의 제1 반도체 칩(24)에 의하여 지지 되어, 제2 반도체 칩(51)에 제2 도전성 와이어(60)가 본딩 될 때 제2 반도체 칩(51)의 파손을 방지할 수 있다.
이와 같은 방법으로 제1 및 제2 적층 패키지 그룹(20,50) 및 제1 및 제2 도전성 와이어(30,60)들은 여러번 교대로 배치될 수 있다. 예를 들어, 본 발명에 의한 적층 반도체 패키지(100)는 약 20 개의 반도체 칩들이 쉽게 적층 될 수 있다.
도 1을 다시 참조하면, 기판(10) 상에 제1 및 제2 적층 패키지 그룹(20,50)들이 배치된 후, 몰딩 부재(70)에 의하여 제1 및 제2 적층 패키지 그룹(20,50) 및 제1 및 제2 도전성 와이어(30,60)들은 몰딩 되어 적층 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 복수개의 반도체 칩들을 제1 방향을 향해 계단 형태로 배치하여 제1 적층 패키지 그룹을 형성하고, 제1 적층 패키지 그룹 상에 접착 부재를 이용하여 복수개의 반도체 칩들을 제1 방향과 반대 방향인 제2 방향을 향해 계단 형태로 배치하여 제2 적층 패키지 그룹을 형성할 때, 제1 적층 패키지 그룹의 상부 반도체 칩 및 제2 적층 패키지 그룹의 하부 반도체 칩을 정렬하여 와이어 본딩 공정 중 반도체 칩의 파손을 방지하여 다수의 반도체 칩을 적층할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지의 단면도이다.
도 2는 도 1에 도시된 적층 반도체 패키지의 제1 반도체 칩을 도시한 평면도이다.
도 3은 도 1의 'A' 부분 확대도이다.
도 4는 도 1의 제2 적층 패키지 그룹의 제2 반도체 칩들을 도시한 평면도이다.
도 5 및 도 6은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (13)

  1. 제1 접속 패드 및 제2 접속 패드를 포함하는 기판;
    상기 기판상에 배치되며, 제1 에지 본딩 패드들이 노출된 제1 반도체 칩들이 계단 형태로 적층 된 제1 적층 패키지 그룹;
    상기 제1 에지 본딩 패드들 및 상기 제1 접속 패드를 전기적으로 연결하는 제1 도전성 와이어;
    상기 제1 적층 패키지 그룹의 상부에 배치된 제1 상부 반도체 칩 상에 배치된 접착 부재;
    상기 접착 부재 상에 배치되며, 계단 형태로 적층 되어 제2 에지 본딩 패드들이 노출되며 상기 제1 상부 반도체 칩과 정렬된 제2 하부 반도체 칩을 포함하는 제2 반도체 칩들을 포함하는 제2 적층 패키지 그룹; 및
    상기 제2 에지 본딩 패드들 및 상기 제2 접속 패드를 전기적으로 연결하는 제2 도전성 와이어를 포함하며,
    상기 접착 부재는 상기 제1 상부 반도체 칩 및 상기 제1 상부 반도체 칩의 에지 본딩 패드를 전기적으로 연결하는 상기 제1 도전성 와이어의 루프부를 덮는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩들은 제1 방향을 따라 계단 형태로 부착되며, 상기 제2 반도체 칩들은 상기 제1 방향과 반대 방향인 제2 방향을 따라 계단 형태로 부착된 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체 칩들 사이에는 제1 두께를 갖는 제1 접착 부재가 개재되며, 상기 접착 부재는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 반도체 칩들 사이에는 제1 두께를 갖는 제2 접착 부재가 개재되며, 상기 접착 부재는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 적층 반도체 패키지 그룹 및 상기 제2 적층 반도체 패키지 그룹은 적어도 2 개가 교대로 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  6. 삭제
  7. 제1 접속 패드 및 제2 접속 패드를 포함하는 기판상에 제1 에지 본딩 패드들이 노출된 제1 반도체 칩들을 계단 형태로 적층 하여 제1 적층 패키지 그룹을 형성하는 단계;
    상기 제1 에지 본딩 패드들 및 상기 제1 접속 패드를 제1 도전성 와이어로 연결하는 단계;
    상기 제1 적층 패키지 그룹의 제1 상부 반도체 칩 상에 접착 부재를 형성하는 단계;
    상기 접착 부재 상에 계단 형태로 적층 되어 제2 에지 본딩 패드들이 노출되고 상기 제1 상부 반도체 칩과 정렬된 제2 하부 반도체 칩을 갖는 제2 반도체 칩들을 포함하는 제2 적층 패키지 그룹을 형성하는 단계; 및
    상기 제2 에지 본딩 패드들 및 상기 제2 접속 패드를 전기적으로 연결하는 제2 도전성 와이어를 포함하며,
    상기 접착 부재를 형성하는 단계에서, 상기 접착 부재는 상기 제1 상부 반도체 칩의 상기 에지 본딩 패드와 연결된 상기 제1 도전성 와이어의 루프부를 덮는 것을 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 반도체 칩들은 제1 방향을 따라 계단 형태로 부착되며, 상기 제2 반도체 칩들은 상기 제1 방향과 반대 방향인 제2 방향을 따라 계단 형태로 부착되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 적층 패키지 그룹을 형성하는 단계에서, 상기 제1 반도체 칩들의 사이에는 제1 접착 부재가 개재되는 것을 특징으로 하는 적층 반도체 패키지의 제 조 방법.
  10. 제9항에 있어서,
    상기 제1 접착 부재는 제1 두께를 갖고, 상기 접착 부재는 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 적층 패키지 그룹을 형성하는 단계에서, 상기 제2 반도체 칩들의 사이에는 제2 접착 부재가 개재되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 접착 부재는 제1 두께를 갖고, 상기 접착 부재는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  13. 삭제
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