JPH1027880A - 半導体装置 - Google Patents
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- JPH1027880A JPH1027880A JP8179607A JP17960796A JPH1027880A JP H1027880 A JPH1027880 A JP H1027880A JP 8179607 A JP8179607 A JP 8179607A JP 17960796 A JP17960796 A JP 17960796A JP H1027880 A JPH1027880 A JP H1027880A
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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- H01L2224/4809—Loop shape
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 チップに特別な加工を施したり、チップのサ
イズや電極パッドの配置等に格別な制限を設けなくと
も、同一サイズのチップを三次元的に積層できる半導体
装置を提供することにある。 【解決手段】 本発明は、複数個のチップが基板上に積
層された半導体装置において、該チップの周縁部に電極
パッドが形成され、かつ電極パッドと該基板とがボンデ
ィングワイヤで接続されており、チップ相互間には厚さ
２５μｍ以上、３００μｍ以下の接着層を介在させてい
る。
イズや電極パッドの配置等に格別な制限を設けなくと
も、同一サイズのチップを三次元的に積層できる半導体
装置を提供することにある。 【解決手段】 本発明は、複数個のチップが基板上に積
層された半導体装置において、該チップの周縁部に電極
パッドが形成され、かつ電極パッドと該基板とがボンデ
ィングワイヤで接続されており、チップ相互間には厚さ
２５μｍ以上、３００μｍ以下の接着層を介在させてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、詳しくは複数の半導体素子を同一のパッケージ内に
有する半導体装置に関する。
し、詳しくは複数の半導体素子を同一のパッケージ内に
有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の高速化、小型化を図るため
に、単一基板内に複数個の半導体素子（以後、単にチッ
プと呼ぶ）を二次元的に実装することが行われている。
このような半導体装置をマルチチップモジュール（以
後、ＭＣＭと略す）と呼んでいるが、さらに小型化を進
めたＭＣＭとして、チップを三次元的に積層したものが
ある。
に、単一基板内に複数個の半導体素子（以後、単にチッ
プと呼ぶ）を二次元的に実装することが行われている。
このような半導体装置をマルチチップモジュール（以
後、ＭＣＭと略す）と呼んでいるが、さらに小型化を進
めたＭＣＭとして、チップを三次元的に積層したものが
ある。
【０００３】このような装置としては、大きなチップ上
に小さなチップを積層した装置（特開昭５７−３４４６
６号、特開平７−３８０５３号参照）、チップの位置を
ずらして積層した装置（特開昭５７−３４４６６号参
照）、周縁部に段差が形成されたチップを積層した装置
（特開平６−２４４３６０号参照）、２つのチップを背
中合わせに接合し、一方のチップは直接基板に接合し、
他方のチップはボンディングワイヤで基板に接合した装
置（特開平７−２７３２７５号参照）などが提案されて
いる。
に小さなチップを積層した装置（特開昭５７−３４４６
６号、特開平７−３８０５３号参照）、チップの位置を
ずらして積層した装置（特開昭５７−３４４６６号参
照）、周縁部に段差が形成されたチップを積層した装置
（特開平６−２４４３６０号参照）、２つのチップを背
中合わせに接合し、一方のチップは直接基板に接合し、
他方のチップはボンディングワイヤで基板に接合した装
置（特開平７−２７３２７５号参照）などが提案されて
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の装置はそれぞれ以下に示す欠点を有している。
成の装置はそれぞれ以下に示す欠点を有している。
【０００５】大きなチップ上に小さなチップを積層する
構成では、当然のことながら同一サイズのチップが積層
出来ず、チップの位置をずらして積層する場合には、チ
ップの全周に電極パッドが設けられないという構造的な
欠点を有する。通常、流通しているチップは、全周にパ
ッドが設けられていることが多い。チップ位置に制限を
設けた場合、これらのチップを利用できなくという問題
が生じる。
構成では、当然のことながら同一サイズのチップが積層
出来ず、チップの位置をずらして積層する場合には、チ
ップの全周に電極パッドが設けられないという構造的な
欠点を有する。通常、流通しているチップは、全周にパ
ッドが設けられていることが多い。チップ位置に制限を
設けた場合、これらのチップを利用できなくという問題
が生じる。
【０００６】また、周縁部に段差が形成されたチップを
積層する構成では、段差によって電極パッド部分に空間
が生じるため、同じ大きさのチップを積層してもボンデ
ィングワイヤに損傷を与えることはないが、段差を形成
するための加工が必要であり、そのためチップの収率が
低下するという欠点がある。さらに、チップ周縁部は、
板厚が薄いために機械的強度が低下しており、ワイヤボ
ンディングの際に機械的な損傷が生じる場合があった。
積層する構成では、段差によって電極パッド部分に空間
が生じるため、同じ大きさのチップを積層してもボンデ
ィングワイヤに損傷を与えることはないが、段差を形成
するための加工が必要であり、そのためチップの収率が
低下するという欠点がある。さらに、チップ周縁部は、
板厚が薄いために機械的強度が低下しており、ワイヤボ
ンディングの際に機械的な損傷が生じる場合があった。
【０００７】また、背中合わせに接合したチップを用い
る構成では、チップを２枚までしか積層出来ない、チッ
プを直接基板に接合するために電極パッド上にバンプを
形成する必要がある、チップを基板に接続する方式が２
枚のチップで異なり、フリップチップ用ダイボンダーと
ワイヤボンダーの２種類のボンダーが必要であるといっ
た不都合があった。
る構成では、チップを２枚までしか積層出来ない、チッ
プを直接基板に接合するために電極パッド上にバンプを
形成する必要がある、チップを基板に接続する方式が２
枚のチップで異なり、フリップチップ用ダイボンダーと
ワイヤボンダーの２種類のボンダーが必要であるといっ
た不都合があった。
【０００８】上記問題点を鑑みて本発明の課題は、チッ
プに特別な加工を施したり、チップのサイズや電極パッ
ドの配置等に格別な制限を設けなくとも、同一サイズの
チップを三次元的に積層できる半導体装置を提供するこ
とにある。
プに特別な加工を施したり、チップのサイズや電極パッ
ドの配置等に格別な制限を設けなくとも、同一サイズの
チップを三次元的に積層できる半導体装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、複数個のチップが基板上に積層された半導
体装置において、該チップの周縁部に電極パッドが形成
され、かつ電極パッドと該基板とがボンディングワイヤ
で接続されており、チップ相互間には厚さ２５μｍ以
上、３００μｍ以下の接着層を介在させている。また、
上記接着層には、エポキシ樹脂等の絶縁性接着剤、ある
いは両面に接着剤が塗布された樹脂製テープが用いられ
る。
に本発明は、複数個のチップが基板上に積層された半導
体装置において、該チップの周縁部に電極パッドが形成
され、かつ電極パッドと該基板とがボンディングワイヤ
で接続されており、チップ相互間には厚さ２５μｍ以
上、３００μｍ以下の接着層を介在させている。また、
上記接着層には、エポキシ樹脂等の絶縁性接着剤、ある
いは両面に接着剤が塗布された樹脂製テープが用いられ
る。
【００１０】ここで接着層の厚さを２５μｍ以上とした
のは、この値以下では同一サイズのチップを積層した場
合にボンディングワイヤに損傷が生じてしまうからであ
る。また、接着層厚さを３００μｍ以下としたのは、そ
れ以上では接着剤等の使用量が増し、経済的に見合わ
ず、半導体装置小型化の要求にも逆行するからである。
のは、この値以下では同一サイズのチップを積層した場
合にボンディングワイヤに損傷が生じてしまうからであ
る。また、接着層厚さを３００μｍ以下としたのは、そ
れ以上では接着剤等の使用量が増し、経済的に見合わ
ず、半導体装置小型化の要求にも逆行するからである。
【００１１】
【発明の実施の形態】接着層が絶縁性接着剤からなる本
発明の半導体装置の製造工程を図２を用い、以下に説明
する。
発明の半導体装置の製造工程を図２を用い、以下に説明
する。
【００１２】まず、一層目のチップを基板に接着した
後、ワイヤボンディングを行う。ここで一層目のチップ
を基板に接着する接着剤は、十分な接着強度が得られれ
ば特に限定しないがエポキシ樹脂が好ましい。
後、ワイヤボンディングを行う。ここで一層目のチップ
を基板に接着する接着剤は、十分な接着強度が得られれ
ば特に限定しないがエポキシ樹脂が好ましい。
【００１３】次に、一層目のチップ中心部に絶縁性接着
剤を、硬化後の接着剤厚さが２５μｍ以上、３００μｍ
以下となる分量だけ塗布し、二層目のチップを該接着剤
上に載せ、接着剤を硬化させ、チップ相互間に接着層を
形成する。接着層は、接着強度とチップ相互間の距離が
確保されていれば、必ずしもチップの全面に接着剤が付
着していなくてもよいが、硬化前の接着剤には流動性が
あるため、チップの中心部にのみ接着剤を塗布したとし
てもボンディングワイヤに接触し、短絡の恐れがある。
したがって、接着剤は絶縁性がなければならない。な
お、接着層は、所望量の接着剤を塗布した二層目のチッ
プを一層目のチップ上に載せて形成してもよい。
剤を、硬化後の接着剤厚さが２５μｍ以上、３００μｍ
以下となる分量だけ塗布し、二層目のチップを該接着剤
上に載せ、接着剤を硬化させ、チップ相互間に接着層を
形成する。接着層は、接着強度とチップ相互間の距離が
確保されていれば、必ずしもチップの全面に接着剤が付
着していなくてもよいが、硬化前の接着剤には流動性が
あるため、チップの中心部にのみ接着剤を塗布したとし
てもボンディングワイヤに接触し、短絡の恐れがある。
したがって、接着剤は絶縁性がなければならない。な
お、接着層は、所望量の接着剤を塗布した二層目のチッ
プを一層目のチップ上に載せて形成してもよい。
【００１４】その後、二層目のワイヤボンディングを行
うことで、チップを二層積層した本発明の半導体装置が
作製される。チップを三層以上積層する場合は、上記の
二層目のチップの積層工程を繰り返せばよい。
うことで、チップを二層積層した本発明の半導体装置が
作製される。チップを三層以上積層する場合は、上記の
二層目のチップの積層工程を繰り返せばよい。
【００１５】上記工程でチップを接着剤上に載せた際、
接着剤はチップを載せたことによる圧力で伸張するが、
チップ周縁部にまで接着剤が伸張したとしても硬化前の
接着剤は流動性を有しているため、ボンディングワイヤ
に損傷は生じない。要はチップ相互間の距離を接着剤に
より２５μｍ以上、３００μｍ以下に設定すれば、ボン
ディングワイヤに損傷を与えることなく、かつ、段差を
設ける等の特別な加工を施していない同一サイズのチッ
プでも積層していくことが出来るのである。
接着剤はチップを載せたことによる圧力で伸張するが、
チップ周縁部にまで接着剤が伸張したとしても硬化前の
接着剤は流動性を有しているため、ボンディングワイヤ
に損傷は生じない。要はチップ相互間の距離を接着剤に
より２５μｍ以上、３００μｍ以下に設定すれば、ボン
ディングワイヤに損傷を与えることなく、かつ、段差を
設ける等の特別な加工を施していない同一サイズのチッ
プでも積層していくことが出来るのである。
【００１６】
（実施例１）本発明の実施例を図１を用いて説明する。
【００１７】まず一層目のチップ１を基板２上にエポキ
シ樹脂（Ａｂｌｅｓｔｉｃ社製 商品名 Ａｂｌｅｂｏ
ｎｄ ８３６０）を用い接着した。接着剤のキュア温度
（１５０）℃、キュア時間（２）時間とし、チップには
６．６ｍｍ×１３．３ｍｍのＬＳＩチップを用いた。次
いで直径２５μｍのアルミニウムワイヤ３をウエッジボ
ンディング法によりボンディングし、一層目のチップを
実装した。
シ樹脂（Ａｂｌｅｓｔｉｃ社製 商品名 Ａｂｌｅｂｏ
ｎｄ ８３６０）を用い接着した。接着剤のキュア温度
（１５０）℃、キュア時間（２）時間とし、チップには
６．６ｍｍ×１３．３ｍｍのＬＳＩチップを用いた。次
いで直径２５μｍのアルミニウムワイヤ３をウエッジボ
ンディング法によりボンディングし、一層目のチップを
実装した。
【００１８】次に、一層目のチップの中心部の４ｍｍ×
１０．７ｍｍの領域にエポキシ樹脂（Ａｂｌｅｓｔｉｃ
社製 商品名 Ａｂｌｅｂｏｎｄ ９６８−１）を塗布
した後、二層目のチップ４として一層目のチップと同じ
サイズのＬＳＩチップを接着剤上に載せ、キュア温度１
５０℃、キュア時間２時間で接着した。接着剤を硬化さ
せた後のチップ相互間の接着層５の厚さは２００μｍと
した。その後、一層目と同様、二層目のチップにアルミ
ニウムワイヤ３をボンディングし、チップを二層積層し
た半導体装置を作製した。
１０．７ｍｍの領域にエポキシ樹脂（Ａｂｌｅｓｔｉｃ
社製 商品名 Ａｂｌｅｂｏｎｄ ９６８−１）を塗布
した後、二層目のチップ４として一層目のチップと同じ
サイズのＬＳＩチップを接着剤上に載せ、キュア温度１
５０℃、キュア時間２時間で接着した。接着剤を硬化さ
せた後のチップ相互間の接着層５の厚さは２００μｍと
した。その後、一層目と同様、二層目のチップにアルミ
ニウムワイヤ３をボンディングし、チップを二層積層し
た半導体装置を作製した。
【００１９】上記のように作製した半導体装置の導通テ
ストを行ったが、異常は生じなかった。
ストを行ったが、異常は生じなかった。
【００２０】（実施例２）二層目のチップを積層する際
の接着剤の量を減らし、接着層の厚さを１００μｍとし
た以外は実施例１と同様にし、チップを二層積層した半
導体装置を作製した。導通テストの結果は実施例１と同
様良好であった。
の接着剤の量を減らし、接着層の厚さを１００μｍとし
た以外は実施例１と同様にし、チップを二層積層した半
導体装置を作製した。導通テストの結果は実施例１と同
様良好であった。
【００２１】
【発明の効果】以上のように、本発明を用いることによ
り、チップに特別な加工を施したり、チップのサイズや
電極パッドの配置等に格別な制限を設けなくとも、同一
サイズのチップを三次元的に積層できる。本発明は、用
いるチップに特に制限がないため、安価に、高性能かつ
小型な半導体装置が提供できるのである。
り、チップに特別な加工を施したり、チップのサイズや
電極パッドの配置等に格別な制限を設けなくとも、同一
サイズのチップを三次元的に積層できる。本発明は、用
いるチップに特に制限がないため、安価に、高性能かつ
小型な半導体装置が提供できるのである。
【図１】図１は本発明の半導体装置の断面図である。
【図２】図２は本発明の半導体装置の製造工程を示す図
である。
である。
１ 一層目のチップ ２ 基板 ３ アルミニウムワイヤ ４ 二層目のチップ ５ 接着層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター シー キム アメリカ合衆国，カリフォルニア 95132, サン ノゼ，ノース キャピタル アベニ ュー 1971，エヌチップ インコーポレイ テッド内
Claims (2)
- 【請求項１】 複数個の半導体素子が基板上に積層され
た半導体装置であって、該半導体素子の周縁部に電極パ
ッドが形成され、かつ電極パッドと該基板とがボンディ
ングワイヤで接続されており、半導体素子相互間には厚
さ２５μｍ以上、３００μｍ以下の接着層が介在してい
ることを特徴とする半導体装置。 - 【請求項２】 前記接着層がエポキシ樹脂等の絶縁性接
着剤であることを特徴とする請求項１に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179607A JPH1027880A (ja) | 1996-07-09 | 1996-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179607A JPH1027880A (ja) | 1996-07-09 | 1996-07-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027880A true JPH1027880A (ja) | 1998-01-27 |
Family
ID=16068711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8179607A Pending JPH1027880A (ja) | 1996-07-09 | 1996-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027880A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020015214A (ko) * | 2000-08-21 | 2002-02-27 | 마이클 디. 오브라이언 | 반도체패키지 |
| KR20020029251A (ko) * | 2000-10-12 | 2002-04-18 | 마이클 디. 오브라이언 | 반도체패키지 및 그 제조 방법 |
| KR100384333B1 (ko) * | 1999-06-07 | 2003-05-16 | 앰코 테크놀로지 코리아 주식회사 | 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법 |
| US6657290B2 (en) | 2001-01-24 | 2003-12-02 | Sharp Kabushiki Kaisha | Semiconductor device having insulation layer and adhesion layer between chip lamination |
| KR100520602B1 (ko) * | 2001-05-19 | 2005-10-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체칩의 스택킹 구조 |
| KR100610916B1 (ko) * | 2000-06-12 | 2006-08-09 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| WO2006109506A1 (ja) * | 2005-03-30 | 2006-10-19 | Nippon Steel Chemical Co., Ltd. | 半導体装置の製造方法及び半導体装置 |
| JP2007088501A (ja) * | 2001-06-29 | 2007-04-05 | Hitachi Chem Co Ltd | 接着部材 |
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| JP2009099922A (ja) * | 2007-10-16 | 2009-05-07 | Hynix Semiconductor Inc | 積層半導体パッケージ及びこれの製造方法 |
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-
1996
- 1996-07-09 JP JP8179607A patent/JPH1027880A/ja active Pending
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