KR101539402B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 제공한다. 이 패키지는 제 1 도전 리드 및 제 1 도전 리드에 비해 길이가 연장된 제 2 도전 리드를 포함하는 배선 기판 및 신호를 제공받는 제 1 셀 영역, 신호와 동일한 신호를 제공받는 제 2 셀 영역, 제 1 셀 영역과 전기적으로 연결하는 제 1 도전 패드, 제 2 셀 영역과 전기적으로 연결하는 제 2 도전 패드를 포함하되, 배선 기판 상에 실장되고 제 2 도전 리드 상에 제 1 및 제 2 도전 패드들을 배치하는 반도체 칩을 포함한다.
반도체 패키지, 도전 리드, 셀 영역

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로, 더 구체적으로 필름형 배선 기판을 포함하는 반도체 패키지에 관한 것이다.
최근 전자 기기, 예를 들면 휴대 전화(mobile phone), 휴대 정보 단말기(Personal Digital Assistant: PDA), 액정 표시용 패널(Liquid Crystal Display panel: LCD panel) 및 노트북형 컴퓨터(notebook computer) 등의 소형화, 박형화 및 경량화가 진행되고 있다. 이에 따라, 이러한 전자 기기들에 탑재되는 반도체 장치를 비롯하여, 각종 부품도 마찬가지로 소형화, 경량화, 고기능화, 고성능화 및 고밀도화가 진행되고 있다.
이러한 반도체 장치의 박형화, 소형화, 고집적화, 고속화 및 고밀도화 추세에 따라서 반도체 소자 실장 기술 분야에서는 테이프 배선 기판의 사용이 늘어나고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화되고 신호 전달 속도가 개 선된 반도체 패키지를 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 패키지를 제공한다. 이 패키지는 제 1 도전 리드 및 상기 제 1 도전 리드에 비해 길이가 연장된 제 2 도전 리드를 포함하는 배선 기판; 및 신호를 제공받는 제 1 셀 영역, 상기 신호와 동일한 신호를 제공받는 제 2 셀 영역, 상기 제 1 셀 영역과 전기적으로 연결하는 제 1 도전 패드, 상기 제 2 셀 영역과 전기적으로 연결하는 제 2 도전 패드를 포함하되, 상기 배선 기판 상에 실장되고 상기 제 2 도전 리드 상에 상기 제 1 및 제 2 도전 패드들을 배치하는 반도체 칩을 포함한다.
본 발명의 실시예에 따르면, 상기 제 1 및 제 2 셀 영역들은 인접하고, 평면상 서로 좌우 또는 상하 대칭하여 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 제 2 도전 리드는 직선의 막대 형상을 포함하며, 상기 제 1 도전 패드, 상기 제 1 셀 영역, 상기 제 2 셀 영역 및 상기 제 2 도전 패드가 상기 막대 형상 상에 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 칩은 그 상면에 상기 제 1 및 제 2 셀 영역들과상기 제 1 및 제 2 도전 패드들을 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 칩은 상기 제 1 셀 영역과 상기 제 1 도전 패드 사이 및 상기 제 2 셀 영역과 상기 제 2 도전 패드 사이에 배치되며 서로를 전기적으로 연결하는 내부 배선 패턴을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 반도체칩은 상기 제 2 도전 리드와 상기 제 1 도전 패드 사이 및 상기 제 2 도전 리드와 상기 제 2 도전 패드 사이에 각각 개재되는 접속 단자를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 배선 기판은 베이스 기판 및 상기 베이스 기판 상의 보호 절연막을 더 포함할 수 있다. 상기 제 1 및 제 2 도전 리드들은 상기 베이스 기판 상에 서로 이격되어 배치될 수 있다. 상기 배선 기판은 상기 반도체 칩이 실장되는 실장 영역 및 상기 실장 영역 외에 비실장 영역을 더 포함할 수 있다. 상기 제 1 및 제 2 도전 리드들은 상기 실장 영역에서 노출되고, 상기 비실장 영역에서 상기 보호 절연막에 의해 덮혀질 수 있다.
본 발명의 실시예에 따르면, 고집적화 및 고밀도화된 반도체 패키지를 제공할 수 있다.
본 발명의 실시예에 따르면, 전압 강하 등의 특성 이상과 신호 전달 속도의 지연 현상이 감소된 반도체 패키지를 제공할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 7을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 패키지(500)가 설명된다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 사시도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지(500)는 배선 기판(100) 및 배선 기판(100) 상에 실장된 반도체 칩(200)을 포함한다.
도 2는 본 발명의 실시예에 따른 배선 기판의 사시도이다. 도 4는 도 1의 점선 Ⅰ-Ⅰ'을 따라 보여지는 단면도이다. 도 5는 도 1의 점선 Ⅱ-Ⅱ'을 따라 보여지는 단면도이다. 도 1, 도 2, 도 4 및 도 5를 참조하면, 배선 기판(100)은 반도체 칩(200)이 실장되는 실장 영역(302) 및 실장 영역(302) 외의 비실장 영역(304)을 포함할 수 있다.
배선 기판(100)은 베이스막(base layer, 110), 베이스막(110) 상의 리드 패턴들(120, 120A) 및 리드 패턴들(120, 120A)을 덮는 보호 절연막(130)을 포함할 수 있다. 베이스막(110)은 가령, 폴리이미드를 포함할 수 있다. 보호 절연막(130)은 가령, 솔더 레지스트막일 수 있다.
배선 기판(100)은 배선 기판(100)과 반도체 칩(200) 사이 및 반도체 칩(200)의 측면(204)에 배치되는 보충 절연막(140)을 더 포함할 수 있다. 보충 절연막(140)은 가령, 절연성 수지를 포함할 수 있다. 보호 절연막(130) 및 보충 절연막(140)은 외부 환경으로부터 리드 패턴들(120, 120A)을 보호하는 동시에 상기 반도체 패키지(500)를 보호할 수 있다.
리드 패턴들(120, 120A)은 베이스막(110) 상에 서로 이격되어 있다. 리드 패 턴들(120, 120A) 각각은 가령, 막대 형상을 가질 수 있다. 리드 패턴들(120, 120A)은 가령, 전도성이 좋은 구리(Cu)를 포함할 수 있다. 리드 패턴들(120, 120A)은 가령, 다마신 공정을 수행하여 형성될 수 있다. 리드 패턴들(120, 120A) 각각은 베이스막(110)의 측면을 따라 외부로 노출될 수 있다. 예를 들면, 리드 패턴들(120, 120A) 각각은 비실장 영역(304)의 보호 절연막(130)의 가장 자리 일부가 제거되어 외부로 그 일부가 노출될 수 있다. 리드 패턴들(120, 120A)은 반도체 칩(200)과 외부 장치를 전기적으로 연결시킬 수 있는 전극 역할을 할 수 있다.
보호 절연막(130)은 비실장 영역(304)의 리드 패턴들(120, 120A)을 덮을 수 있다. 보호 절연막(130)은 서로 이격된 리드 패턴들(120, 120A) 사이에 개재되어 리드 패턴들(120, 120A) 각각을 전기적으로 분리할 수 있다. 보호 절연막(130)은 리드 패턴들(120, 120A)을 노출하는 개구부(134)를 가질 수 있다. 상기 개구부(134)는 가령, 실장 영역(302)으로 정의될 수 있다.
도 6은 도 4 또는 도 5의 점선 Ⅲ-Ⅲ'을 따라 보여지는 평면도이다. 도 1, 도 2 및 도 4 내지 도 6을 참조하면, 리드 패턴들(120, 120A) 각각은 실장 영역(302) 내에 노출될 수 있다. 리드 패턴들(120, 120A)은 제 1 리드 도전 패턴(120) 및 제 2 리드 도전 패턴(120A)을 포함할 수 있다.
제 1 리드 도전 패턴(120)은 제 1 내부 리드(120I)와 제 1 내부 리드(120I)로부터 연장된 제 1 외부 리드(120T)로 구성될 수 있다. 제 1 내부 리드(120I)는 실장 영역(302)에서 노출될 수 있다. 제 1 외부 리드(120T)는 비실장 영역(304)에서 보호 절연막(130)에 의해 덮혀질 수 있다.
제 2 리드 도전 패턴(120A)은 제 2 내부 리드(120AI)와 제 2 내부 리드(120AI)로부터 연장된 제 2 외부 리드(120AT)로 구성될 수 있다. 제 2 내부 리드(120AI)는 실장 영역(302)에서 제 1 내부 리드(120I)보다 연장될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체칩의 사시도이다. 도 3 내지 도 5를 참조하면, 반도체 칩(200)은 서로 대향하는 상면(202) 및 하면(204)과 측면(206)을 가질 수 있다. 상기 상면(202)은 셀 영역들(C, C1, C2) 및 칩 패드들(212)이 제공되는 활성면일 수 있다.
셀 영역들(C, C1, C2) 각각은 서로 분리되도록 구획될 수 있다. 구획된 셀 영역들(C, C1, C2) 각각에는 트랜지스터 등의 전자 소자들(미도시)이 배치될 수 있으며, 전자 소자들은 셀 영역들(C, C1, C2) 각각의 내에서 도전체(미도시)에 의해 전기적으로 연결될 수 있다. 셀 영역들(C, C1, C2)은 가령, 로직 영역, 출력구동 영역 및/또는 메모리 영역을 포함할 수 있다.
셀 영역들(C, C1, C2)은 제 1 및 제 2 셀 영역들(C1, C2)과 제 3 셀 영역(C)로 구분할 수 있다. 제 1 셀 영역(C1)은 전원 또는/및 신호를 제공받는 부분을 포함할 수 있다. 제 2 셀 영역(C2)은 상기 전원 또는/및 신호와 동일한 전원 또는/및 신호를 제공받는 부분을 포함할 수 있다. 제 3 셀 영역(C)은 상기 전원 또는/및 신호와 동일한 전원 또는/및 신호를 제공받지 않을 수 있다. 제 1 및 제 2 셀 영역들(C1, C2)은 가령, 평면상 서로 좌우 또는 상하 대칭하여 배치될 수 있다.
제 1 내지 제 3 셀 영역들(C1, C2, C)은 전기적으로 칩 패드들(212)과 전기적으로 연결될 수 있다. 칩 패드들(212) 상에는 칩 패드들(212) 각각에 대응하는 접속 단자들(210, 210A, 210B)이 배치될 수 있다. 접속 단자들(210, 210A, 210B)은 가령, 범프(bump)일 수 있다. 칩 패드들(212)과 이에 대응하는 접속 단자들(210, 210A, 210B)은 서로 전기적으로 접촉하는 도전성을 갖는 도전 구조체로 볼 수 있다. 따라서, 도전체의 배치의 측면에서, 접속 단자들(210, 210A, 210B)의 배치를 위주로 설명한다. 즉, 접속 단자들(210, 210A, 210B)의 배치는 칩 패드들(212)의 배치와 동일 또는 유사할 수 있다.
접속 단자들(210, 210A, 210B)은 셀 영역들(C, C1, C2)을 둘러쌀 수 있다. 접속 단자들(210, 210A, 210B) 각각은 가령, 반도체 칩(200) 상면(202)의 가장자리에 배열될 수 있다. 접속 단자들(210, 210A, 210B)은 제 1 도전 단자들(210) 및 제 2 도전 단자들(210A, 210B)로 구분될 수 있다. 제 1 도전 단자들(210)은 가령, 한개 씩 그에 해당하는 제 1 내지 제 3 셀 영역들(C1, C2, C) 각각의 부분에 전기적으로 연결될 수 있다. 제 2 도전 단자들(210A, 210B)은 동일한 전원 또는/및 신호를 제공하기 위한 도전체들일 수 있다. 제 2 도전 단자들(210A, 210B)은 서로 이격되어 쌍으로 배치될 수 있다. 예를 들면, 제 2 도전 단자들(210A, 210B)은 제 1 단자 패턴(210A) 및 제 2 단자 패턴(210B)으로 구분할 수 있다. 제 1 단자 패턴(210A)은 제 1 셀 영역(C1)과 인접할 수 있다. 제 2 단자 패턴(210B)은 제 2 셀 영역(C2)과 인접할 수 있다. 서로 동일한 전원 또는/및 신호를 제공받기 위해, 제 1 셀 영역(C1)의 부분과 제 1 단자 패턴(210A)이 그리고 제 2 셀 영역(C2)의 부분과 제 2 단자 패턴(210B)이 전기적으로 연결될 수 있다. 제 1 단자 패턴(210A)과 제 2 단자 패턴(210B) 사이에 제 1 및 제 2 셀 영역들(C1, C2)이 배치될 수 있다. 제 1 셀 영역(C1) 및 제 2 셀 영역(C2)은 그들 사이의 활성면에 도전체가 제공되지 않고 서로 인접할 수 있다.
반도체 칩(200)은 그 상면(202)이 실장 영역(도 4 또는 도 5의 302) 내의 배선 기판(100)에 접하도록 실장되어 있다. 상기 실장 방식은 가령, 열 압착(thermo-compression bonding) 방식 또는 열 초음파 압착(thermo-sonic bonding) 방식일 수 있다.
도 3 내지 도 6을 참조하면, 제 1 리드 도전 패턴(120)은 가령, 하나의 제 1 도전 단자(210)와 전기적으로 연결될 수 있다. 즉, 실장 영역(302)에서 노출된 제 1 내부 리드(120I)와 제 1 도전 단자(210)가 전기적으로 접촉할 수 있다. 제 2 리드 도전 패턴(120A)은 제 1 단자 패턴(210A)과 제 2 단자 패턴(210B)와 함께 전기적으로 연결되어 있다. 즉, 실장 영역(302) 내에서 노출된 제 2 내부 리드(120AI)가 제 1 단자 패턴(210A) 및 제 2 단자 패턴(210B)와 동시에 전기적으로 접촉할 수 있다. 제 1 단자 패턴(210A), 제 1 셀 영역(C1), 제 2 셀 영역(C2) 및 제 2 단자 패턴(210B)는 제 2 내부 리드(120AI) 상에 배치될 수 있다.
접속 단자들(210, 210A, 210B)과 그에 대응하는 셀 영역들(C, C1, C2)은 내부 배선에 의하여 전기적으로 연결될 수 있다. 내부 배선은 접속 단자들(210, 210A, 210B)과 그들에 대응하는 구획된 셀 영역들(C, C1, C2)을 전기적으로 연결하는 도전체로 정의할 수 있다. 내부 배선은 반도체 칩(200)의 상면(202)에 제공될 수 있다. 내부 배선은 가령, 접속 단자들(210, 210A, 210B)과 그들에 상응하는 셀 영역들(C, C1, C2) 사이에 배치될 수 있다. 내부 배선 중 동일한 신호를 제공받는 제 1 및 제 2 셀 영역들(C1, C2)과 전기적으로 연결하는 도전체를 내부 배선 패턴(215)이라 정의할 수 있다. 내부 배선 패턴(215)은 제 1 단자 패턴(210A)과 제 1 셀 영역(C1) 사이 그리고 제 2 단자 패턴(210B)과 제 2 셀 영역(C2) 사이에 배치될 수 있다.
한편, 반도체 칩이 동일한 신호를 제공받는 셀 영역들을 포함하는 경우, 내부 배선은 상기 셀 영역들 각각의 사이 또는/및 주위의 활성면에 배치될 수 있다. 본 발명의 실시예에 따르면, 상기 셀 영역들의 사이 또는/및 주위에 제공되는 내부 배선 대신에, 제 2 리드 도전 패턴(120A)의 제 2 내부 리드(120AI)가 사용될 수 있다. 즉, 반도체 칩의 상면에 셀 영역들 사이 또는/및 주위에 제공되는 내부 배선을 대신하여, 배선 기판(100)의 제 2 내부 리드(120AT)가 사용될 수 있다. 따라서, 상기 내부 배선이 제공되는 영역에 상당하게, 반도체 칩(200)의 크기(size)를 감소시킬수 있어, 고집적화 및 고밀도화된 반도체 패키지(500)를 제공할 수 있다.
도 7은 도 6의 영역 M의 확대도이다. 도 7을 참조하면, 제 2 내부 리드(120AI)가 제 1 단자 패턴(210A) 및 제 2 단자 패턴(210B) 바로 아래에 접촉될 수 있다. 본 발명의 실시예에 따르면, 동일한 전원 및/또는 신호가 상기 셀 영역들의 사이 또는/및 주위에 제공되는 내부 배선으로 우회하는 것에 비해 빨리 전달될 수 있다. 따라서, 전압 강하 등의 특성 이상과 신호 전달 속도의 지연 현상이 감소된 반도체 패키지(500)를 제공할 수 있다. 도면 번호 300은 동일한 전원 및/또는 신호의 전달 경로일 수 있다.
도 8은 본 발명의 실시예의 변형예에 따른 반도체 패키지의 평면도이다. 상 기 변형예에 따른 반도체 패키지는 앞서 설명한 본 발명의 실시예에 따른 반도체 패키지와 유사할 수 있다. 따라서, 설명의 간결함을 위해 아래에서는 앞서 설명한 상기 실시예에 따른 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다.
도 8을 참조하여, 제 2 리드 도전 패턴(120A, 120B)를 포함하는 본 발명의 실시예의 변형예에 따른 반도체 패키지(510)가 설명된다. 제 2 리드 도전 패턴(120A, 120B)은 제 1 리드 패턴(120A) 및 제 2 리드 패턴(120B)을 포함할 수 있다.
제 1 리드 패턴(120A)은 반도체 칩(200)의 가장자리에 인접하게 배치될 수 있다. 제 1 리드 패턴(120A)를 매개체로하여 제 1 및 제 2 셀 영역들(C1, C2)에 동일한 전원 및/또는 신호를 전달받을 수 있다. 상기 제 1 및 제 2 셀 영역들(C1, C2), 제 1 단자 패턴(210A) 및 제 2 단자 패턴(210B)의 배치에 따라, 제 1 리드 패턴(120A)은 반도체 칩(200)의 상면(202)의 일 측부 상 또는/및 중심부 상에 배치될 수 있다.
제 2 리드 패턴(120B)은 사선(slant line) 형상부를 포함할 수 있다. 제 2 리드 패턴(120B)를 매개체로하여 제 3 및 제 4 셀 영역들(C3, C4)에 동일한 전원 및/또는 신호를 전달받을 수 있다. 상기 제 3 및 제 4 셀 영역들(C3, C4)은 평면상 좌우 또는 상하로 대칭되지 않을 수 있다. 따라서, 제 3 및 제 4 셀 영역들(C3, C4) 각각의 동일한 전원 및/또는 신호를 전달받는 부분에 각각 대응하는 제 3 단자 패턴(210C)과 제 4 단자 패턴(210D)도 평면상 좌우 또는 상하로 대칭되지 않을 수 있다. 본 발명의 변형예에 따르면, 사선 형상부를 포함하는 제 2 리드 패턴(120B)에 의하여, 제 3 단자 패턴(210C)과 제 4 단자 패턴(210D)에 용이하게 전기적으로 접촉할 수 있다. 동일한 전원 및/또는 신호를 전달하기 위해, 제 2 리드 패턴(120B)은 직선의 막대 형상외에도 다향한 형상, 가령 사선 형상을 포함할 수 있다.
도 9는 본 발명의 실시예 또는 변형예에 따른 반도체 패키지를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.
도 9를 참조하여, 본 발명의 실시예 또는 변형예에 따른 반도체 패키지(500, 510)를 포함하는 메모리 카드 시스템(800)이 설명된다. 상기 메모리 카드 시스템(800)은 컨트롤러(810), 메모리(820) 및 인터페이서(830)를 포함할 수 있다. 상기 메모리(820)는, 예를 들어, 상기 컨트롤러(810)에 의해 실행되는 명령어(command), 및/또는 사용자의 데이터(data)를 저장하는 데 사용될 수 있다. 상기 컨트롤러(810)와 상기 메모리(820)는 상기 명령어 및/또는 데이터를 주고 받을 수 있도록 구성될 수 있다. 상기 인터페이서(830)는 외부와의 데이터의 입출력을 담당할 수 있다.
상기 메모리 카드 시스템(800)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장장치일 수 있다.
도 10은 본 발명의 실시예 또는 변형예에 따른 반도체 패키지를 포함하는 전자장치를 설명하기 위한 블럭도이다.
도 10을 참조하여, 본 발명의 실시예 또는 변형예에 따른 반도체 패키지를 포함하는 전자장치(1000)가 설명된다. 상기 전자장치(1000)는 프로세서(1010), 메모리(1010) 및 입출력 장치(I/O, 1030)를 포함할 수 있다. 상기 프로세서(1010), 메모리(1010) 및 입출력 장치(1030)는 버스(1040)를 통하여 연결될 수 있다. 상기 메모리(1020)는 상기 프로세서(1010)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(1010)는 버스(1040)를 통하여 액세스 되는 데이터를 저장하도록 사용될 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있음은 통상의 지식을 가진 자에게 자명할 것이다.
상기 전자 장치(1000)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance) 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 사시도이다.
도 2는 본 발명의 실시예에 따른 배선 기판의 사시도이다.
도 3은 본 발명의 실시예에 따른 반도체칩의 사시도이다.
도 4는 도 1의 점선 Ⅰ-Ⅰ'을 따라 보여지는 단면도이다.
도 5는 도 1의 점선 Ⅱ-Ⅱ'을 따라 보여지는 단면도이다.
도 6은 도 4 또는 도 5의 점선 Ⅲ-Ⅲ'을 따라 보여지는 평면도이다.
도 7은 도 6의 영역 M의 확대도이다.
도 8은 본 발명의 실시예의 변형예에 따른 반도체 패키지의 평면도이다.
도 9는 본 발명의 실시예 또는 변형예에 따른 반도체 패키지를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.
도 10은 본 발명의 실시예 또는 변형예에 따른 반도체 패키지를 포함하는 전자장치를 설명하기 위한 블럭도이다.

Claims (10)

  1. 제 1 도전 리드 및 제 2 도전 리드가 형성된 베이스 기판을 포함하는 배선 기판; 및
    서로 이격된 제 1 및 제 2 셀 영역들, 상기 제 1 셀 영역에 전기적으로 연결된 제 1 도전 패드, 및 상기 제 2 셀 영역에 전기적으로 연결된 제 2 도전 패드를 포함하는 반도체 칩을 포함하되,
    상기 반도체 칩이 상기 배선 기판 상에 실장되되, 상기 제 1 및 제 2 도전 패드들이 상기 제 2 도전 리드 상에 배치되어, 상기 제 1 및 제 2 셀 영역들은 외부로부터 상기 제 2 도전 리드를 통해 동일한 신호를 전송 받으며,
    상기 제2 도전 리드는 상기 제1 도전 리드보다 긴 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 셀 영역들은 인접하고, 평면상 서로 좌우 또는 상하 대칭하여 배치되는 반도체 패키지.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 도전 패드는 상기 반도체 칩의 일측에 배치되고, 상기 제 2 도전 패드는 상기 반도체 칩의 타측에 배치되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩은 상기 제 1 셀 영역과 상기 제 1 도전 패드 사이 및 상기 제 2 셀 영역과 상기 제 2 도전 패드 사이에 배치되며 서로를 전기적으로 연결하는 내부 배선 패턴을 더 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 반도체칩은 상기 제 2 도전 리드와 상기 제 1 도전 패드 사이 및 상기 제 2 도전 리드와 상기 제 2 도전 패드 사이에 각각 개재되는 접속 단자를 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 베이스 기판 상의 보호 절연막을 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 도전 리드들은 상기 베이스 기판 상에 서로 이격되어 배치되는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 배선 기판은 상기 반도체 칩이 실장되는 실장 영역 및 상기 실장 영역 외에 비실장 영역을 더 포함하되,
    상기 제 1 및 제 2 도전 리드들은 상기 실장 영역에서 노출되고, 상기 비실장 영역에서 상기 보호 절연막에 의해 덮혀지는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 2 도전 리드는 상기 실장 영역을 가로질러 연장되는 반도체 패키지.
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