KR102116979B1 - 적층 반도체 패키지 - Google Patents

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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Abstract

반도체 패키지의 부피를 최소화하고 반도체 패키지의 내부에서 전기적 경로를 단축시켜 특성의 저하를 방지할 수 있는 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 베이스 기판, 베이스 기판 상에, 각각 하면에 부착된 다이 접착 필름에 의하여 적층되는 적어도 2개의 반도체 칩, 적층된 적어도 2개의 반도체 칩 사이에 배치되며, 상측에 인접한 반도체 칩의 면적과 동일하되 다이 접착 필름보다 큰 두께를 가지는 접착 물질층, 적층된 적어도 2개의 반도체 칩 사이에 배치되도록, 접착 물질층 내에 적어도 일부분이 감싸지되, 적어도 2개의 반도체 칩의 면적보다 작은 면적을 가지는 보조 반도체 칩을 포함한다.

Description

적층 반도체 패키지{Stacked semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩이 적층된 적층 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 고용량화 및 다기능화되고 있다. 따라서 전기기기에 사용되는 반도체 패키지 또한 소형화, 고용량화 및 다기능화가 요구되고 있으며, 이에 따라 복수 개의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 그러나 복수 개의 반도체 칩을 하나의 반도체 패키지에 포함시키는 경우, 반도체 패키지의 두께 및/또는 면적이 증가하여 반도체 패키지의 부피가 증가하고 반도체 패키지의 내부에서 전기적 경로가 길어져서 특성이 저하되는 문제점이 발생하고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 반도체 패키지의 부피를 최소화하고 반도체 패키지의 내부에서 전기적 경로를 단축시켜 특성의 저하를 방지할 수 있는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 베이스 기판, 상기 베이스 기판 상에 부착되며 적어도 하나의 제1 반도체 칩을 포함하는 제1 반도체 칩 부, 상기 제1 반도체 칩 부 상에 적층되는 적어도 하나의 제2 반도체 칩을 포함하는 제2 반도체 칩 부, 상기 제1 반도체 칩 부와 상기 제2 반도체 칩 부 사이에 배치되며, 적어도 하나의 상기 제1 반도체 칩의 면적 및 적어도 하나의 상기 제2 반도체 칩의 면적보다 각각 작은 면적을 가지는 적어도 하나의 제3 반도체 칩 및 상기 제1 반도체 칩 부와 상기 제2 반도체 칩 부 사이에 배치되어 적어도 하나의 상기 제3 반도체 칩의 적어도 일부분을 감싸며 적어도 하나의 상기 제3 반도체 칩의 두께보다 큰 두께를 가지는 절연 물질층을 포함한다.
상기 절연 물질층은, 상측에 인접한 상기 제2 반도체 칩의 면적과 동일한 면적을 가질 수 있다.
상기 절연 물질층과 상측에 인접한 상기 제2 반도체 칩은 상기 베이스 기판에 대하여 수직 방향으로 가장자리가 서로 일치할 수 있다.
상기 제1 반도체 칩 부는, 상면이 적어도 일부 노출되도록 제1 방향으로 소정 거리만큼 쉬프트(shift)되도록 적층되는 복수개의 상기 제1 반도체 칩을 포함할 수 있다.
상기 제2 반도체 칩 부는, 상면이 적어도 일부 노출되도록 상기 제1 방향과 다른 제2 방향으로 소정 거리만큼 쉬프트(shift)되도록 적층되는 복수개의 상기 제2 반도체 칩을 포함할 수 있다.
상기 복수의 제2 반도체 칩은 각각 하면에 부착된 다이 접착 필름에 의하여 상기 베이스 기판 상에 적층되며, 상기 절연 물질층은 상기 다이 접착 필름의 두께보다 큰 두께를 가질 수 있다.
복수의 상기 제1 반도체 칩과 복수의 상기 제2 반도체 칩 중, 상기 절연 물질층의 하면 및 상면에 각각 인접하는 제1 반도체 칩과 제2 반도체 칩은 상기 베이스 기판에 대하여 수직 방향으로 가장자리가 서로 일치할 수 있다.
상기 절연 물질층의 하측에 인접한 상기 제1 반도체 칩은 상면에 재배선 패턴이 형성될 수 있으며, 적어도 하나의 상기 제3 반도체 칩은 상기 재배선 패턴과 전기적으로 연결될 수 있다.
적어도 하나의 상기 제3 반도체 칩은 상기 재배선 패턴을 통하여 상기 제1 반도체 칩과 전기적으로 연결될 수 있다.
적어도 하나의 상기 제3 반도체 칩은, 상기 재배선 패턴과 상기 베이스 기판을 연결하는 본딩 와이어에 의하여 상기 베이스 기판과 전기적으로 연결될 수 있다.
적어도 하나의 상기 제3 반도체 칩은, 범프를 이용하는 플립 칩 방식 또는 본딩 와이어를 이용하는 와이어 본딩 방식에 의하여 상기 재배선 패턴과 전기적으로 연결될 수 있다.
적어도 하나의 상기 제3 반도체 칩은, 본딩 와이어를 이용하는 와이어 본딩 방식에 의하여 상기 베이스 기판과 전기적으로 연결될 수 있다.
적어도 하나의 상기 제3 반도체 칩은, 상기 절연 물질층에 의하며 상면 및 측면이 모두 감싸질 수 있다.
상기 절연 물질층 및 상기 절연 물질층의 상측에 인접한 상기 제2 반도체 칩의 일측면에 대하여, 적어도 하나의 상기 제3 반도체 칩은 일측면이 노출되도록 돌출될 수 있다.
또한 본 발명에 따른 반도체 패키지는 베이스 기판, 상기 베이스 기판 상에, 각각 하면에 부착된 다이 접착 필름에 의하여 적층되는 적어도 2개의 반도체 칩, 적층된 상기 적어도 2개의 반도체 칩 사이에 배치되며, 상측에 인접한 상기 반도체 칩의 면적과 동일하되 상기 다이 접착 필름보다 큰 두께를 가지는 접착 물질층, 적층된 상기 적어도 2개의 반도체 칩 사이에 배치되도록, 상기 접착 물질층 내에 적어도 일부분이 감싸지되, 상기 적어도 2개의 반도체 칩의 면적보다 작은 면적을 가지는 보조 반도체 칩을 포함한다.
본 발명에 따른 반도체 패키지는 반도체 패키지의 면적/높이를 최소화하여, 반도체 패키지의 부피를 줄일 수 있다. 또한 반도체 패키지 내부에 포함되는 보조 반도체 칩과 베이스 기판과의 전기적 경로가 짧아질 수 있다. 따라서, 반도체 패키지의 소형화, 고용량화 및 다기능화를 이룰 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 4는 도 1 내지 도 3에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상들에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 6은 도 5에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 7은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 8은 도 7에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 9는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 10은 도 9에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 11은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 12는 도 11에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 13은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 14는 도 13에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 15는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 16은 도 15에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 17은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 18은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 19는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 20은 도 18 및 도 19에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상들에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 21 내지 도 26은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상의 제조 방법을 단계별로 나타내는 단면도이다.
도 27 내지 도 30은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상의 제조 방법을 단계별로 나타내는 단면도이다.
도 31은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 32는 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 특별한 언급이 없는 한 면적이라는 것은 베이스 기판의 주면에 대하여 평행한 면에 대한 면적을 의미하며, 두께라는 것은 베이스 기판의 주면에 대하여 수직 방향으로의 두께를 의미한다. 또한 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 베이스 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 구성 요소의 형상이 얇은 판형인 경우에 면적이라는 것은 판형의 상면 및/또는 하면의 면적을 의미하고, 두께라는 것은 판형의 상면과 하면 사이의 얇은 간격을 의미한다. 또한 본 명세서에서 특별한 언급이 없는 한, 베이스 기판 상에 적층된 구성 요소의 상면이라는 것은 베이스 기판의 반대 방향을 향하는 면을 의미하고, 하면이라는 것은 베이스 기판을 향하는 면을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1a)는 베이스 기판(10) 상에 제1 반도체 칩 부(100) 및 제2 반도체 칩 부(200)가 적층되며, 제3 반도체 칩(300)은 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200) 사이에 배치되도록 적층된다. 반도체 패키지(1a)는 베이스 기판(10) 상에, 제1 반도체 칩 부(100), 제3 반도체 칩(300) 및 제2 반도체 칩 부(200)가 순차적으로 적층될 수 있다.
베이스 기판(10)은 하면에 외부 연결 단자(12), 상면에 연결 패드(14, 16, 18)이 형성될 수 있다. 베이스 기판(10)은 예를 들면, 인쇄회로기판(PCB)일 수 있다. 외부 연결 단자(12)는 예를 들면, 솔더 볼일 수 있다. 연결 패드(14, 16, 18)는 베이스 기판(10) 내부를 통하여 외부 연결 단자(12)와 전기적으로 연결될 수 있다. 연결 패드(14, 16, 18) 중 하나의 연결 패드는 베이스 기판(10)의 상면 또는 내부를 통하여 하나 또는 그 이상의 다른 연결 패드와 연결될 수 있다. 연결 패드(14, 16, 18)는 제1 반도체 칩 부(100)와 전기적으로 연결되는 제1 연결 패드(14), 제2 반도체 칩 부(200)와 전기적으로 연결되는 제2 연결 패드(16) 및 제3 반도체 칩(300)과 전기적으로 연결되는 제3 연결 패드(18)를 포함할 수 있다. 제1 반도체 칩 부(100)와 제1 연결 패드(14)는 제1 본딩 와이어(106)에 의하여 전기적으로 연결될 수 있다. 제2 반도체 칩 부(200)와 제2 연결 패드(16)는 전기적으로 제2 본딩 와이어(206)에 의하여 연결될 수 있다. 제3 반도체 칩(300)과 제3 연결 패드(18)는 제3 본딩 와이어(306)에 의하여 전기적으로 연결될 수 있다.
제1 반도체 칩 부(100)는 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)을 포함할 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 서로 동일한 면적을 가질 수 있다. 베이스 기판(10) 상에는 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)이 순차적으로 베이스 기판(10)에 대하여 수직 방향으로 적층될 수 있다.
복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 제1 본딩 와이어(106)와 연결되는 제1 패드(102)를 포함할 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 활성면이 베이스 기판(10)에 대한 반대 방향을 향하도록 적층될 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 제1 다이 접착 필름(104)에 의하여 베이스 기판(10) 상에 적층될 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 그 하면에 제1 다이 접착 필름(104)이 미리 부착된 후, 각각 순차적으로 베이스 기판(10) 상에 적층될 수 있다.
복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)는 각각 상면이 적어도 일부 노출되도록 제1 방향으로 소정 거리만큼 쉬프트(shift)어 적층될 수 있다. 상기 제1 방향은 베이스 기판(10)의 주면에 대하여 수평한 방향일 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 제1 패드(102)가 형성된 상면의 일부가 노출되도록 상기 제1 방향으로 쉬프트되어 적층될 수 있다. 제1 본딩 와이어(106)는 최상단의 제1 반도체 칩(100d)부터 최하단의 제1 반도체 칩(100a)까지 순차적으로 제1 패드(102)를 연결한 후, 베이스 기판(10)의 제1 연결 패드(14)와 연결될 수 있으나, 이에 한정되지는 않으며, 제1 본딩 와이어(106)는 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)의 제1 패드(102)와 베이스 기판(10)의 제1 연결 패드(14) 사이를 각각 별도로 연결할 수도 있다.
최상단의 제1 반도체 칩(100d) 상에는 제3 반도체 칩(300)이 적층될 수 있다. 활성면이 베이스 기판(10)에 대한 반대 방향을 향하도록 적층될 수 있다. 제3 반도체 칩(300)은 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)의 면적보다 각각 작은 면적을 가질 수 있다. 특히, 제3 반도체 칩(300)은 최상단의 제1 반도체 칩(100d)의 면적보다 작은 면적을 가질 수 있다. 제3 반도체 칩(300)은 베이스 기판(10)에 대하여 수직 방향으로 최상단의 제1 반도체 칩(100d)과 모두 중첩되도록, 최상단의 제1 반도체 칩(100d) 상에 부착될 수 있다.
제3 반도체 칩(300)은 제3 본딩 와이어(306)와 연결되는 제3 패드(302)를 포함할 수 있다. 제3 반도체 칩(300)은 제3 다이 접착 필름(304)에 의하여 최상단의 제1 반도체 칩(100d) 상에 부착될 수 있다. 제3 본딩 와이어(306)는 제3 패드(302)와 베이스 기판(10)의 제3 연결 패드(18)를 연결할 수 있다.
제1 반도체 칩 부(100) 및 제3 반도체 칩(300) 상에는 제2 반도체 칩 부(200)가 적층될 수 있다. 제2 반도체 칩 부(200)는 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)을 포함할 수 있다. 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 서로 동일한 면적을 가질 수 있다. 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 각각 제3 반도체 칩(300)의 면적보다 큰 면적을 가질 수 있다.
복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 각각 제2 본딩 와이어(206)와 연결되는 제2 패드(202)를 포함할 수 있다. 제3 반도체 칩(300) 상에는 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)이 순차적으로 수직 방향으로 적층될 수 있다. 복수개의 2 반도체 칩(200a, 200b, 200c, 200d)은 각각 활성면이 베이스 기판(10)에 대한 반대 방향을 향하도록 적층될 수 있다. 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 각각 제2 다이 접착 필름(204)에 의하여 제3 반도체 칩(300) 상에 적층될 수 있다. 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 그 하면에 제2 다이 접착 필름(204)이 미리 부착된 후, 각각 순차적으로 제3 반도체 칩(300) 상에 적층될 수 있다.
제2 반도체 칩 부(200)의 하단, 즉 최하단의 제2 반도체 칩(200a)의 하면에는 절연 물질층(400)이 배치될 수 있다. 절연 물질층(400)은 제3 반도체 칩(300)의 적어도 일부분을 감싸도록 할 수 있다. 절연 물질층(400)의 두께(t4)는 제3 반도체 칩(300)의 두께(t3)보다 클 수 있다. 절연 물질층(400)의 두께(t4)는 제1 다이 접착 필름(104)의 두께(t5) 또는 제2 다이 접착 필름(204)의 두께(t6)보다 클 수 있다.
절연 물질층(400)은 예를 들면, 제3 반도체 칩(300)의 상면 및 측면을 모두 덮을 수 있다. 또한 절연 물질층(400)은 최상단의 제1 반도체 칩(100d)의 상면 중 제3 반도체 칩(300)이 부착되지 않은 부분의 전부 또는 적어도 일부분을 덮을 수 있다.
제3 반도체 칩(300)은 절연 물질층(400)에 의하여 감싸지므로, 제3 반도체 칩(300)의 두께(t3)는 제1 반도체 칩(100a, 100b, 100c, 100d) 각각의 두께(t1) 또는 제2 반도체 칩(200a, 200b, 200c, 200d) 각각의 두께(t2)보다 작을 수 있다.
절연 물질층(400)은 제3 반도체 칩(300)이 감싸면서, 상측에 적층되는 제2 반도체 칩 부(200)를 지탱할 수 있는 물질로 이루어질 수 있다. 절연 물질층(400)은 예를 들면, 에폭시 수지, 아크릴 수지, 합성 고무, 폴리이미드 또는 이들과 접착제층의 조합으로 이루어질 수 있다.
절연 물질층(400)은 제3 반도체 칩(300)을 부착하고, 제1 및 제3 본딩 와이어(106, 306)을 형성한 후에, 최상단의 제1 반도체 칩(100d) 및 제3 반도체 칩(300) 상에 도포하여 형성할 수 있다. 또는 절연 물질층(400)은 최하단의 제2 반도체 칩(200a)의 하면에 부착한 후, 최하단의 제2 반도체 칩(200a)을 최상단의 제1 반도체 칩(100d) 및 제3 반도체 칩(300) 상에 부착하여 형성할 수 있다.
제2 반도체 칩 부(200) 중 최하단의 제2 반도체 칩(200a)의 하면에는 제2 다이 접착 필름(204) 및 절연 물질층(400)이 모두 부착된 것으로 도시되었으나 이에 한정되지는 않는다. 절연 물질층(400)을 최하단의 제2 반도체 칩(200a)의 하면에 미리 부착한 후, 최하단의 제2 반도체 칩(200a)을 최상단의 제1 반도체 칩(100d) 및 제3 반도체 칩(300) 상에 적층하는 경우에는, 최하단의 제2 반도체 칩(200a)의 하면에는 제2 다이 접착 필름(204)이 생략될 수 있다. 이 경우, 절연 물질층(400)이 최하단의 제2 반도체 칩(200a)을 위한 다이 접착 필름의 기능을 수행할 수 있다. 절연 물질층(400)은 최하단의 제2 반도체 칩(200a), 즉 절연 물질층(400)의 상측에 인접한 제2 반도체 칩(200a)의 면적과 동일할 수 있다. 절연 물질층(400)과 상측에 인접한 제2 반도체 칩(200a)은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치할 수 있다.
복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)는 각각 상면이 적어도 일부 노출되도록 상기 제1 방향과 다른 제2 방향으로 소정 거리만큼 쉬프트(shift)되도록 적층될 수 있다. 상기 제2 방향은 베이스 기판(10)의 주면에 대하여 수평한 방향일 수 있다. 상기 제1 방향과 상기 제2 방향은 서로 반대 방향일 수 있다. 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 각각 제2 패드(202)가 형성된 상면의 일부가 노출되도록 상기 제2 방향으로 쉬프트되어 적층될 수 있다. 제2 본딩 와이어(206)는 최상단의 제2 반도체 칩(200d)부터 최하단의 제2 반도체 칩(200a)까지 순차적으로 제2 패드(202)를 연결한 후, 베이스 기판(10)의 제2 연결 패드(16)와 연결될 수 있으나, 이에 한정되지는 않으며, 제2 본딩 와이어(206)는 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)의 제2 패드(202)와 베이스 기판(10)의 제2 연결 패드(16) 사이를 각각 별도로 연결할 수도 있다.
복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)과 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 동일한 면적을 가지는 동종의 반도체 칩일 수 있다. 절연 물질층(400)의 하면 및 상면에 각각 인접하는 제1 반도체 칩(100d)과 제2 반도체 칩(200a), 즉 최상단의 제1 반도체 칩(100d)과 최하단의 제2 반도체 칩(200a)은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치할 수 있다. 이때, 절연 물질층(400)이 최상단의 제1 반도체 칩(100d)과 최하단의 제2 반도체 칩(200a) 사이의 공간을 모두 채울 수 있도록, 최상단의 제1 반도체 칩(100d), 절연 물질층(400), 최하단의 제2 반도체 칩(200a)은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치할 수 있다. 이를 통하여 반도체 패키지(1a)의 면적을 최소화할 수 있다. 이 경우에도 절연 물질층(400)의 두께(t4)가 상대적으로 두껍기 때문에, 최상단의 제1 반도체 칩(100d)의 제1 패드(102)를 연결하는 제1 본딩 와이어(106)의 부분이 형태를 유지할 수 있다.
복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)과 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 예를 들면, 메모리 반도체 칩일 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)과 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 예를 들면, 플래시 메모리일 수 있다. 제3 반도체 칩(300)은 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)과 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)을 사용하는데에 필요한 콘트롤러, 버퍼, 캐쉬 메모리, 전력 반도체 소자(power device)를 제공하는 반도체 칩일 수 있다. 제3 반도체 칩(300)은 예를 들면, 콘트롤러 칩, DRAM, SRAM 또는 IPD(Intelligent, Power Device)일 수 있다. 제3 반도체 칩(300)은 보조 반도체 칩이라 병용할 수 있다.
베이스 기판(10) 상에는 제1 반도체 칩 부(100), 제2 반도체 칩 부(200) 및 제3 반도체 칩(300)을 모두 감싸는 몰드층(500)이 형성될 수 있다. 몰드층(500)은 제1 반도체 칩 부(100), 제2 반도체 칩 부(200) 및 제3 반도체 칩(300), 베이스 기판(10)의 제1 연결 패드(14), 제2 연결 패드(16) 및 제3 연결 패드(18), 그리고 제1 본딩 와이어(106), 제2 본딩 와이어(206) 및 제3 본딩 와이어(306)를 모두 감쌀 수 있다. 몰드층(500)은 예를 들면, EMC(epoxy molding compound)로 이루어질 수 있다.
제3 반도체 칩(300)은 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200) 사이에 배치되어, 제3 반도체 칩(300)이 적층된 반도체 칩들의 최상단에 적층되는 경우에 비하여 베이스 기판(10)과의 전기적 경로가 짧아질 수 있으며, 제3 반도체 칩(300)과 베이스 기판(10)을 연결하는 제3 본딩 와이어(306)의 궤적이 감소하여 반도체 패키지(1a)의 높이 또한 감소될 수 있다.
또한 제3 반도체 칩(300)이 베이스 기판(10) 상에 바로 부착되는 경우에 비하여, 제3 반도체 칩(300) 상에 적층되는 반도체 칩들의 개수가 줄어들고 절연 물질층(400)에 의하여 지탱되기 때문에, 상대적으로 제2 반도체 칩(200a, 200b, 200c, 200d)을 얇게 만들어도 적층된 제2 반도체 칩(200a, 200b, 200c, 200d)에 휘어짐 등이 발생하지 않고 유지될 수 있다. 따라서 반도체 패키지(1a)의 전체 높이가 감소될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다. 도 2에 보인 반도체 패키지(1b)에 대한 설명 중 도 1에 보인 반도체 패키지(1a)와 공통되는 내용은 생략될 수 있다.
도 2를 참조하면, 반도체 패키지(1b)는 베이스 기판(10) 상에 제1 반도체 칩 부(100), 제3 반도체 칩(300) 및 제2 반도체 칩 부(200)가 순차적으로 수직 방향으로 적층된다. 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200) 사이에는 절연 물질층(400)이 배치될 수 있으며, 절연 물질층(400)은 제3 반도체 칩(300)을 감싸도록 형성될 수 있다. 절연 물질층(400)은 제3 반도체 칩(300)의 상면 및 측면을 모두 덮을 수 있다. 제3 반도체 칩(300)은 제1 반도체 칩(100a, 100b, 100c, 100d) 및 제2 반도체 칩(200a, 200b, 200c, 200d) 보다 작은 면적을 가질 수 있다.
도 1의 반도체 패키지(1a)의 제2 반도체 칩(200a, 200b, 200c, 200d)과 달리, 도 2의 반도체 패키지(1b)의 제2 반도체 칩(200a, 200b, 200c, 200d)은 제1 반도체 칩(100a, 100b, 100c, 100d)보다 작은 면적을 가질 수 있다. 절연 물질층(400)과 상측에 인접한 제2 반도체 칩(200a)은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치할 수 있다. 따라서 도 1의 반도체 패키지(1a)는 절연 물질층(400)이 최상단의 제1 반도체 칩(100d)의 상면을 모두 덮으나, 도 2의 반도체 패키지(1b)는 절연 물질층(400)이 최상단의 제1 반도체 칩(100d)의 상면 중 일부, 예를 들면 제1 패드(102)가 형성된 부분을 노출시킬 수 있다.
절연 물질층(400)의 하면 및 상면에 각각 인접하는 제1 반도체 칩(100d)과 제2 반도체 칩(200a), 즉 최상단의 제1 반도체 칩(100d)과 최하단의 제2 반도체 칩(200a)은 베이스 기판(10)에 대하여 수직 방향으로 가장자리 중 일측면이 서로 일치할 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다. 도 3에 보인 반도체 패키지(1c)에 대한 설명 중 도 1 및 도 2에 보인 반도체 패키지(1a, 1b)와 공통되는 내용은 생략될 수 있다.
도 3을 참조하면, 반도체 패키지(1c)는 베이스 기판(10) 상에 제1 반도체 칩 부(100), 제3 반도체 칩(300) 및 제2 반도체 칩 부(200)가 순차적으로 수직 방향으로 적층된다. 제3 반도체 칩(300)은 제1 반도체 칩(100a, 100b, 100c, 100d)와 제2 반도체 칩(200a, 200b, 200c, 200d) 각각 보다 작은 면적을 가질 수 있다. 제2 반도체 칩(200a, 200b, 200c, 200d)은 제1 반도체 칩(100a, 100b, 100c, 100d)보다 작은 면적을 가질 수 있다. 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200) 사이에는 절연 물질층(400)이 배치될 수 있으며, 절연 물질층(400)은 제3 반도체 칩(300)의 일부분을 감싸도록 형성될 수 있다.
제3 반도체 칩(300)의 일측면은 절연 물질층(400)으로부터 돌출되어 노출될 수 있다. 즉, 절연 물질층(400) 및 절연 물질층(400)의 상측에 인접한 제2 반도체 칩(200a)의 일측면에 대하여, 제3 반도체 칩(300)은 일측면이 노출되도록 돌출되어, 제3 반도체 칩(300)의 상면 중 일부, 예를 들면 제3 패드(302)가 형성된 부분이 노출될 수 있다.
도 4는 도 1 내지 도 3에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상들에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 4를 참조하면, 반도체 패키지(1a, 1b, 1c)는 베이스 기판(10) 상에 복수의 제1 반도체 칩(100a, 100b, 100c, 100d)이 적층된다. 복수의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 상면이 적어도 일부 노출되도록 제1 방향으로 소정 거리만큼 쉬프트되도록 적층될 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 제1 패드(102)가 형성된 상면의 일부가 노출되도록 상기 제1 방향으로 쉬프트되어 적층될 수 있다.
도 4에서는 복수의 제1 반도체 칩(100a, 100b, 100c, 100d)이 각각 일측변에 인접한 상면의 일부분이 노출되도록 소정 거리만큼 쉬프트되어 적층된 것으로 도시되었으나, 서로 인접하는 두 개의 측변에 인접한 상면의 일부분이 노출되도록 소정 거리만큼 쉬프트되어 적층되는 것 또한 가능하다. 즉, 상기 제1 방향은 최하단의 제1 반도체 칩(100a)의 하나의 측변과 평행한 방향뿐만 아니라, 최하단의 제1 반도체 칩(100a)의 모서리를 연결하는 대각선 방향일 수도 있다. 이 경우, 제1 패드(102)는 서로 인접하는 두 개의 측변에 인접한 상면에 모두 형성될 수 있다.
제1 본딩 와이어(106)는 복수의 제1 반도체 칩(100a, 100b, 100c, 100d)의 제1 패드(102)들을 순차적으로 연결하여, 제1 연결 패드(14)까지 연결될 수 있다. 제3 반도체 칩(300)의 제3 패드(302)는 제3 본딩 와이어(306)를 통하여 제3 연결 패드(18)까지 연결될 수 있다.
도 4에서는 제2 연결 패드(16)와 제3 연결 패드(18)가 별도로 형성된 것으로 도시되었으나, 이에 한정되지 않으며, 제2 연결 패드(16)와 제3 연결 패드(18)는 구분되지 않는 하나의 공통(common) 연결 패드일 수 있다. 이 경우, 도 1 내지 도 3에 보인 제2 본딩 와이어(206)와 제3 본딩 와이어(306)는 상기 공통 연결 패드에서 서로 접촉할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이며, 도 6은 도 5에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다. 도 5 및 도 6에 보인 반도체 패키지(1d)에 대한 설명 중 도 1 및 도 4에 보인 반도체 패키지(1a)와 공통되는 내용은 생략될 수 있다.
도 5 및 도 6을 함께 참조하면, 반도체 패키지(1d)는 베이스 기판(10) 상에 제1 반도체 칩 부(110), 제3 반도체 칩(300) 및 제2 반도체 칩 부(200)가 순차적으로 수직 방향으로 적층된다. 제1 반도체 칩 부(110)와 제2 반도체 칩 부(200) 사이에는 절연 물질층(400)이 배치될 수 있으며, 절연 물질층(400)은 제3 반도체 칩(300)을 감싸도록 형성될 수 있다. 제1 반도체 칩 부(110)와 제2 반도체 칩 부(200)는 각각 복수개의 제1 반도체 칩(110a, 110b, 110c, 110d)와 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)을 포함할 수 있다.
베이스 기판(10) 상에는 복수개의 제1 반도체 칩(110a, 110b, 110c, 110d)이 순차적으로 수직 방향으로 적층될 수 있다. 복수개의 제1 반도체 칩(110a, 110b, 110c, 110d)에는 각각 관통 전극(112)이 형성되며, 복수개의 제1 반도체 칩(110a, 110b, 110c, 110d)은 관통 전극(112) 및 관통 전극(112) 사이를 연결하는 범프(114)에 의하여 베이스 기판(10)의 제1 연결 패드(14a)와 전기적으로 연결될 수 있다. 복수개의 제1 반도체 칩(110a, 110b, 110c, 110d)은 활성면이 베이스 기판(10)을 향하도록 적층될 수 있으며, 최상단의 제1 반도체 칩(110d)에는 관통 전극(112)이 형성되지 않을 수 있다. 반도체 패키지(1d)는 복수개의 제1 반도체 칩(110a, 110b, 110c, 110d)과 베이스 기판(10) 사이를 연결하는 본딩 와이어가 사용되지 않기 때문에, 제1 연결 패드(14a)는 베이스 기판(10) 중 제1 반도체 칩 부(110)의 하측에 배치될 수 있다.
제2 반도체 칩 부(200)를 위한 제2 연결 패드(16)와 제3 반도체 칩(300)을 위한 제3 연결 패드(18)는 제1 반도체 칩 부(110)를 기준으로 서로 반대측에 배치될 수 있으나, 이에 한정되지는 않는다.
복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 제2 본딩 와이어(206)에 의하여, 제2 연결 패드(16)에 연결될 수 있다. 제3 반도체 칩(300)은 제3 본딩 와이어(306)에 의하여, 제3 연결 패드(18)와 연결될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이며, 도 8은 도 7에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다. 도 7 및 도 8에 보인 반도체 패키지(1e)에 대한 설명 중 도 1 및 도 4에 보인 반도체 패키지(1a)와 공통되는 내용은 생략될 수 있다.
도 7 및 도 8을 함께 참조하면, 반도체 패키지(100e)는 베이스 기판(10) 상에 제1 반도체 칩 부(100), 제3 반도체 칩(300) 및 제2 반도체 칩 부(200)이 순차적으로 수직 방향으로 적층된다. 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200) 사이에는 절연 물질층(400)이 배치될 수 있으며, 절연 물질층(400)은 제3 반도체 칩(300)을 감싸도록 형성될 수 있다. 제3 반도체 칩(300)는 최상단의 제1 반도체 칩(100d) 상면의 중심부에 배치되도록 부착될 수 있다.
제3 반도체 칩(300)은 제3 패드(302)를 포함할 수 있다. 최상단의 제1 반도체 칩(100d)의 상면에는 재배선 패턴(152)이 형성될 수 있다. 재배선 패턴(152)의 양단에는 각각 제1 재배선 패드(154)와 제2 재배선 패드(156)가 형성될 수 있다. 재배선 패턴(152)은 최상단의 제1 반도체 칩(100d)의 상면에 노출되는 것으로 도시되었으나, 재배선 패턴(152)의 양단에 있는 제1 재배선 패드(154)와 제2 재배선 패드(156)만을 노출시키고, 재배선 패턴(152)은 덮는 보호층(미도시)이 더 형성될 수 있다.
제3 패드(302)는 제3 보조 본딩 와이어(306a)에 의하여 제1 재배선 패드(154)와 연결될 수 있다. 제2 재배선 패드(156)는 제3 본딩 와이어(306b)에 의하여 제3 연결 패드(18a)와 연결될 수 있다. 즉, 제3 반도체 칩(300)은 제3 패드(302), 제3 보조 본딩 와이어(306a), 제1 재배선 패드(154), 재배선 패턴(152), 제2 재배선 패드(156), 제3 본딩 와이어(306b) 및 제3 연결 패드(18a)를 순차적으로 거쳐서 베이스 기판(10)과 연결될 수 있다. 재배선 패턴(152)에 의하여, 제3 반도체 칩(300)과 연결되는 제3 연결 패드(18a)의 위치를 자유롭게 설계할 수 있다. 예를 들면, 제3 연결 패드(18a)를 베이스 기판(10)의 상면에 걸쳐서 여러 곳으로 분산할 수 있다.
재배선 패턴(152)은 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d), 특히 최상단의 제1 반도체 칩(100d)에서 제1 패드(102)의 배치를 구성하기 위한 재배선 라인과는 별도로 형성되는 제3 반도체 칩(300)의 연결을 위한 도전 라인일 수 있다. 즉, 최상단의 제1 반도체 칩(100d)은 상면에 재배선 라인을 형성하고, 상기 재배선 라인 상에 패시베이션층을 형성하며 제1 패드(102)를 노출시키도록 형성할 수 있다. 그 후에, 상기 패시베이션층 상에 별도로 제3 반도체 칩(300)의 연결을 위한 재배선 패턴(152)을 형성할 수 있다. 또는 재배선 패턴(152)은 상기 재배선 라인과 함께 형성될 수 있으며, 제1 재배선 패드(154) 및 제2 재배선 패드(156)는 제1 패드(102)와 함께 형성될 수 있다.
도 2, 도 3, 도 5에서 보인 반도체 패키지(1b, 1c, 1d)에도 재배선 패턴(152)을 형성하여, 제3 반도체 칩(300)의 배치 및/또는 제3 연결 패드(18)의 배치를 변경하도록 할 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이며, 도 10은 도 9에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다. 도 9 및 도 10에 보인 반도체 패키지(1f)에 대한 설명 중 도 7 및 도 8에 보인 반도체 패키지(1e)와 공통되는 내용은 생략될 수 있다.
도 9 및 도 10을 함께 참조하면, 제3 반도체 칩(310)은 플립 칩 방식으로 활성면이 제1 반도체 칩 부(100)를 향하도록, 제1 반도체 칩 부(100) 상에 부착될 수 있다. 제3 반도체 칩(310)은 범프(312)에 의하여 재배선 패턴(152)의 제1 재배선 패드(154)와 연결될 수 있다.
도 9 및 도 10에 보인 반도체 패키지(1f)와 도 1 내지 도 8에 보인 반도체 패키지(1a, 1b, 1c, 1d, 1e)를 결합하여, 플립 칩 방식을 이용하여 연결되는 제3 반도체 칩(310)과 와이어 본딩 방식을 이용하는 연결되는 제3 반도체 칩(300)을 모두 가지는 반도체 패키지를 형성하는 것 또한 가능하다.
도 11은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이며, 도 12는 도 11에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 11 및 도 12를 함께 참조하면, 반도체 패키지(1g)는 제3 반도체 칩(300)의 제3 패드(302) 중 일부는 본딩 와이어(306)로 베이스 기판(10)의 제3 연결 패드(18)와 직접 연결하고, 제3 패드(302) 중 다른 일부는 본딩 와이어(306a, 306b) 및 재배선 패턴(152)을 함께 이용하여 제3 연결 패드(18a)를 연결할 수 있다. 제3 반도체 칩(300)과 제1 반도체 칩(100a, 100b, 100c, 100d)이 전기적으로 연결되는 전기적 경로의 길이와 제3 반도체 칩(300)과 제2 반도체 칩(200a, 200b, 200c, 200d)이 전기적으로 연결되는 전기적 경로의 길이를 고려하여 제3 반도체 칩(300)과 베이스 기판(10) 사이의 연결 방식을 선택적으로 채용할 수 있다. 이를 통하여 제3 반도체 칩(300)과 제1 반도체 칩(100a, 100b, 100c, 100d) 사이의 신호 전달 시간과 제3 반도체 칩(300)과 제2 반도체 칩(200a, 200b, 200c, 200d) 사이의 신호 전달 시간을 유사하게 설계하거나, 필요에 따라서 다르게 설계할 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이며, 도 14는 도 13에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다. 도 13 및 도 14에 보인 반도체 패키지(1h)에 대한 설명 중 도 11 및 도 12에 보인 반도체 패키지(1g)와 공통되는 내용은 생략될 수 있다.
도 13 및 도 14를 함께 참조하면, 제3 반도체 칩(300)의 일측면은 절연 물질층(400)으로부터 돌출되어 노출될 수 있다. 즉, 절연 물질층(400) 및 절연 물질층(400)의 상측에 인접한 제2 반도체 칩(200a)의 일측면에 대하여, 제3 반도체 칩(300)은 일측면이 노출되도록 돌출되어, 제3 반도체 칩(300)의 상면 중 일부, 예를 들면 제3 패드(302)가 형성된 부분이 노출될 수 있다. 제3 반도체 칩(300)의 일측면은 하측에 인접한 제1 반도체 칩(100d)의 일측면에 대하여도 노출될 수 있다. 이를 통하여 제3 반도체 칩(300)의 제3 패드(302)와 제3 연결 패드(18) 사이를 연결하는 제3 본딩 와이어(306)의 궤적을 용이하게 형성할 수 있다.
필요에 따라서, 재배선 패턴(152)은 생략될 수 있으며, 이 경우 제3 반도체 칩(300)은 돌출되어 노출된 제3 패드(302)와 제3 연결 패드(18) 사이를 제3 본딩 와이어(306)를 통하여 베이스 기판(10)과 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이며, 도 16은 도 15에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 15 및 도 16을 함께 참조하면, 반도체 패키지(1i)의 재배선 패턴은 일단에는 제1 재배선 패드(154a)가 형성되고, 타단은 최상단의 제1 반도체 칩(100d)의 제1 패드(102)와 연결된다. 따라서 제3 반도체 칩(300)은 베이스 기판(10)을 거치지 않고 제1 반도체 칩(100a, 100b, 100c, 100d)과 연결될 수 있다. 따라서 도 15 및 도 16에 보인 반도체 패키지(1i)는 도 7 및 도 8에 보인 반도체 패키지(1e)와 달리, 제3 연결 패드(18a) 및 제3 본딩 와이어(306b)를 포함하지 않을 수 있다.
도 17은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 17을 참조하면, 반도체 패키지(1j)는 복수개의 제3 반도체 칩(300a, 300b, 300c)를 포함한다. 복수개의 제3 반도체 칩(300a, 300b, 300c)은 서로 적층되지 않고, 최상단의 제1 반도체 칩(100d) 상면의 다른 부분에 부착될 수 있다.
복수개의 제3 반도체 칩(300a, 300b, 300c)과 베이스 기판(10)의 연결 방식은 도 7에 보인 반도체 패키지(1e)와 유사하게 재배선 패턴(152)을 이용하는 것으로 도시되었으나 이제 한정되지 않으며, 도 1, 도 2, 도 3, 도 5, 도 9, 도 11, 도 13, 도 15에 보인 반도체 패키지(1a, 1b, 1c, 1d, 1f, 1g, 1h, 1i)에 보인 제3 반도체 칩(300)과 베이스 기판(10)의 연결 방식을 채용하는 것 또한 가능하다.
도 18은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 18을 참조하면, 반도체 패키지(1k)는 베이스 기판(10) 상에 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200)가 수직 방향으로 적층하도록 부착된다. 절연 물질층(400)은 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200) 사이에서 다이 접착 필름의 기능을 수행할 수 있다. 제1 반도체 칩 부(100)가 포함하는 제1 반도체 칩과 제2 반도체 칩 부(200)가 포함하는 제2 반도체 칩은 서로 동일한 면적을 가질 수 있다.
도 18에는 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200)가 각각 1개의 반도체 칩으로 이루어지는 것으로 도시되었으나, 이에 한정되지 않으며 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200)는 각각 복수개의 제1 반도체 칩과 복수개의 제2 반도체 칩이 수직 방향으로 적층된 것일 수 있으며, 이 경우 복수개의 제1 반도체 칩은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치하도록 적층될 수 있다. 또한 복수개의 제2 반도체 칩은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치하도록 적층될 수 있다.
제1 본딩 와이어(106) 및/또는 제2 본딩 와이어(206)는 다른 제1 반도체 칩 및/또는 제2 반도체 칩을 거치지 않고, 제1 패드(102) 및/또는 제2 패드(202)와 제1 연결 패드(14) 및 제2 연결 패드(16) 사이를 연결할 수 있다. 제3 본딩 와이어(306)는 제3 패드(302)와 제3 연결 패드(18) 사이를 연결할 수 있다. 제3 연결 패드(18)는 제1 패드(102) 및/또는 제2 패드(202)가 인접하는 베이스 기판(10)의 측면과는 다른 측면에 인접하도록 형성될 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도이다. 도 19에 보인 반도체 패키지(1l)에 대한 설명 중 도 18에 보인 반도체 패키지(1k)와 공통되는 내용은 생략될 수 있다.
도 19을 참조하면, 반도체 패키지(1l)는 베이스 기판(10) 상에 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200)가 수직 방향으로 적층하도록 부착된다. 제2 반도체 칩 부(200)가 포함하는 제2 반도체 칩의 면적이 제1 반도체 칩 부(100)가 포함하는 제1 반도체 칩의 면적보다 작은 경우, 제2 반도체 칩 부(200)의 상면의 가장자리가 제1 반도체 칩 부(100)의 상면의 가장자리로부터 이격되도록 제1 반도체 칩 부(100) 상에 부착될 수 있다.
도 20은 도 18 및 도 19에 보인 본 발명의 실시 예에 따른 반도체 패키지의 일 양상들에 제2 반도체 칩이 적층되기 전 단계를 나타내는 평면도이다.
도 20을 참조하면, 반도체 패키지(1l)의 제1 연결 패드(14)와 제2 연결 패드(16)가 베이스 기판(10)의 측면에서 서로 인접하게 형성되는 경우, 제3 연결 패드(18)는 베이스 기판(10)의 다른 측면에 인접하도록 형성될 수 있다.
이와 같은 제1 내지 제3 연결 패드(14, 16, 18)의 배치는 도 1에 보인 계단식 적층 방식에 의한 적층 반도체 패키지와 도 18에 보인 수직 적층 방식에 의한 적층 반도체 패키지의 와이어 본딩 방식의 차이를 예시적으로 나타낸 것이며, 본 발명은 도시한 제1 내지 제3 연결 패드(14, 16, 18)의 배치에 한정되지 않는다.
도 21 내지 도 26은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상의 제조 방법을 단계별로 나타내는 단면도이다. 구체적으로 도 21 내지 도 26은 도 1에 보인 반도체 패키지(1a)의 제조 방법을 단계별로 나타내는 단면도이다.
도 21을 참조하면, 베이스 기판(10)을 준비한다. 베이스 기판(10)은 예를 들면, 인쇄회로기판(PCB)일 수 있다. 베이스 기판(10)은 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 베이스 기판(10)은 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다. 예를 들어, 베이스 기판(10)은 하나의 강성(Rigid) 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들, 또는 가요성 기판들은 배선 패턴을 각각 포함할 수 있다.
하면에 외부 연결 단자(12), 상면에 연결 패드(14, 16, 18)이 형성될 수 있다. 외부 연결 단자(12)는 예를 들면, 솔더 볼일 수 있다. 연결 패드(14, 16, 18)는 베이스 기판(10) 내부를 통하여 외부 연결 단자(12)와 전기적으로 연결될 수 있다. 외부 연결 단자(12)는 베이스 기판(10)을 준비하는 단계에서 부착하여 형성할 수도 있으나 이제 한정되지 않으며, 이후 단계, 예를 들면 도 1에 보인 몰드층(500)을 형성한 이후에 부착하여 형성할 수 있다.
도 22를 참조하면, 베이스 기판(10) 상에 제1 반도체 칩 부(100)와 제3 반도체 칩(300)을 적층한다. 제1 반도체 칩 부(100)는 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)을 포함할 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 상면에 제1 패드(102)를 포함할 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 제1 다이 접착 필름(104)에 의하여 베이스 기판(10) 상에 부착될 수 있다. 베이스 기판(10) 상에는 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)이 순차적으로 수직 방향으로 적층될 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 활성면이 베이스 기판(10)에 대한 반대 방향을 향하도록 적층될 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 그 하면에 제1 다이 접착 필름(104)이 미리 부착된 후, 각각 순차적으로 베이스 기판(10) 상에 적층될 수 있다.
복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)는 각각 상면이 적어도 일부 노출되도록 제1 방향으로 소정 거리만큼 쉬프트(shift)되도록 적층될 수 있다. 상기 제1 방향은 베이스 기판(10)의 주면에 대하여 수평한 방향일 수 있다. 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)은 각각 제1 패드(102)가 형성된 상면의 일부가 노출되도록 상기 제1 방향으로 쉬프트되어 적층될 수 있다.
최상단의 제1 반도체 칩(100d) 상에는 제3 반도체 칩(300)이 적층될 수 있다. 제3 반도체 칩(300)은 활성면이 베이스 기판(10)에 대한 반대 방향을 향하도록 적층될 수 있다. 제3 반도체 칩(300)은 제1 반도체 칩(100)의 면적보다 작은 면적을 가질 수 있다. 특히, 제3 반도체 칩(300)은 최상단의 제1 반도체 칩(100d)의 면적보다 작은 면적을 가질 수 있다. 제3 반도체 칩(300)은 베이스 기판(10)에 대하여 수직 방향으로 최상단의 제1 반도체 칩(100d)과 모두 중첩되도록, 최상단의 제1 반도체 칩(100d) 상에 부착될 수 있다.
제3 반도체 칩(300)은 연결되는 제3 패드(302)를 포함할 수 있다. 제3 반도체 칩(300)은 제3 다이 접착 필름(304)에 의하여 최상단의 제1 반도체 칩(100d) 상에 부착될 수 있다.
도 23을 참조하면, 제1 본딩 와이어(106)와 제3 본딩 와이어(306)을 형성한다. 제1 본딩 와이어(106)는 최상단의 제1 반도체 칩(100d)부터 최하단의 제1 반도체 칩(100a)까지 순차적으로 제1 패드(102)를 연결한 후, 베이스 기판(10)의 제1 연결 패드(14)와 연결될 수 있으나, 이에 한정되지는 않으며, 제1 본딩 와이어(106)는 복수개의 제1 반도체 칩(100a, 100b, 100c, 100d)의 제1 패드(102)와 베이스 기판(10)의 제1 연결 패드(14) 사이를 각각 별도로 연결할 수도 있다.
제3 본딩 와이어(306)는 제3 패드(302)와 베이스 기판(10)의 제3 연결 패드(18)를 연결할 수 있다.
도 24를 참조하면, 제1 반도체 칩(100) 및 제3 반도체 칩(300) 상에 제2 반도체 칩(200a)을 적층한다. 제2 반도체 칩(200a)의 하면에는 제2 다이 접착 필름(204)과 절연 물질층(400)이 부착될 수 있다. 절연 물질층(400)은 제3 반도체 칩(300)의 적어도 일부분을 감싸도록 할 수 있다. 절연 물질층(400)은 예를 들면, 제3 반도체 칩(300)의 상면 및 측면을 모두 덮을 수 있다. 또한 절연 물질층(400)은 최상단의 제1 반도체 칩(100d)의 상면 중 제3 반도체 칩(300)이 부착되지 않은 부분의 전부 또는 적어도 일부분을 덮을 수 있다.
또는 제1 반도체 칩(100) 및 제3 반도체 칩(300) 상에 절연 물질층(400)을 형성하여 제3 반도체 칩(300)의 적어도 일부분을 감싸도록 할 수 있다. 이후 하면에 제2 다이 접착 필름(204)이 부착된 제2 반도체 칩(200a)을 절연 물질층(400) 상에 적층할 수 있다.
도 25를 참조하면, 최하단의 제2 반도체 칩(200a) 상에 추가적인 제2 반도체 칩(200b, 200c, 200d)을 순차적으로 적층한다. 추가적인 제2 반도체 칩(200b, 200c, 200d)은 각각 제2 다이 접착 필름(204)에 의하여 최하단의 제2 반도체 칩(200a) 상에 적층될 수 있다.
복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)은 각각 제2 패드(202)를 포함할 수 있다. 복수개의 2 반도체 칩(200a, 200b, 200c, 200d)은 활성면이 베이스 기판(10)에 대한 반대 방향을 향하도록 적층될 수 있다.
도 26을 참조하면, 제2 본딩 와이어(206)를 형성한다. 제2 본딩 와이어(206)는 최상단의 제2 반도체 칩(200d)부터 최하단의 제2 반도체 칩(200a)까지 순차적으로 제2 패드(202)들을 연결한 후, 베이스 기판(10)의 제2 연결 패드(16)와 연결될 수 있으나, 이에 한정되지는 않으며, 제2 본딩 와이어(206)는 복수개의 제2 반도체 칩(200a, 200b, 200c, 200d)의 제2 패드(202)와 베이스 기판(10)의 제2 연결 패드(16) 사이를 각각 별도로 연결할 수도 있다.
이후 도 1에 보인 것과 같이 봉지층(500)을 형성하여 반도체 패키지(1a)를 형성할 수 있다.
도 2, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17에 보인 반도체 패키지(1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j)의 제조 방법은 차이점만을 설명하고 중복되는 내용은 생략하도록 한다.
도 2 및 도 3에 보인 반도체 패키지(1b, 1c)는 도 21 내지 도 26에서 설명한 방법과 유사하게 형성할 수 있다.
도 5에 보인 반도체 패키지(1d)는 복수개의 제1 반도체 칩(110a, 110b, 110c, 110c)을 베이스 기판(10) 상에 수직 적층하여, 관통 전극(112) 및 범프에 의하여 복수개의 제1 반도체 칩(110a, 110b, 110c, 110c)이 베이스 기판(10)과 연결되도록 하여 형성할 수 있다.
도 7, 도 11, 도 13 및 도 15에 보인 반도체 패키지(1e, 1g, 1h, 1i)는 최상단의 제1 반도체 칩(100d)의 상면에 재배선 패턴(152)을 형성한 후에 베이스 기판(10) 상에 적층하여 형성할 수 있다.
도 9에 보인 반도체 패키지(1f)는 제3 반도체 칩(310)은 플립 칩 방식으로 최상단의 제1 반도체 칩(100d) 상에 부착하여 형성할 수 있다.
도 17에 보인 반도체 패키지(1j)는 최상단의 제1 반도체 칩(100d)의 상면에 복수개의 제3 반도체 칩(300a, 300b, 300c)을 부착하여 형성할 수 있다.
도 27 내지 도 30은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상의 제조 방법을 단계별로 나타내는 단면도이다. 구체적으로 도 27 내지 도 30은 도 18에 보인 반도체 패키지(1k)의 제조 방법을 단계별로 나타내는 단면도이다.
도 27을 참조하면, 베이스 기판(10) 상에 제1 반도체 칩 부(100)와 제3 반도체 칩(300)을 수직 방향으로 적층한다.
제1 반도체 칩 부(100)가 복수개의 제1 반도체 칩을 포함하는 경우, 복수개의 제1 반도체 칩들은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치하도록 적층할 수 있다.
도 28을 참조하면, 제1 반도체 칩 부(100)와 베이스 기판(10)을 연결하는 제1 본딩 와이어(106)와 제3 반도체 칩(300)과 베이스 기판(10)을 연결하는 제3 본딩 와이어(306)를 형성한다.
도 29를 참조하면, 제1 반도체 칩 부(100) 및 제3 반도체 칩(300) 상에 제2 반도체 칩 부(200)를 적층한다. 제2 반도체 칩 부(200)는 베이스 기판(10) 상에 제1 반도체 칩 부(100)와 수직 방향으로 적층하도록 부착된다. 절연 물질층(400)은 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200) 사이에서 다이 접착 필름의 기능을 수행할 수 있다.
제1 반도체 칩 부(100)에 포함되는 제1 반도체 칩과 제2 반도체 칩 부(200)에 포함되는 제2 반도체 칩의 면적이 동일한 경우, 제1 반도체 칩 부(100)와 제2 반도체 칩 부(200)는 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치하도록 적층할 수 있다.
제2 반도체 칩 부(200)가 복수개의 제2 반도체 칩을 포함하는 경우, 복수개의 제2 반도체 칩들은 베이스 기판(10)에 대하여 수직 방향으로 가장자리가 서로 일치하도록 적층할 수 있다.
도 30을 참조하면, 제2 반도체 칩 부(200)와 베이스 기판(10)을 연결하는 제2 본딩 와이어(106)를 형성한다. 이후 도 18에 보인 것과 같이 봉지층(500)을 형성하여 반도체 패키지(1k)를 형성할 수 있다.
도 19에 보인 반도체 패키지(1l)는 도 27 내지 도 30에서 설명한 방법과 유사하게 형성할 수 있다. 제2 반도체 칩 부(200)가 포함하는 제2 반도체 칩의 면적이 제1 반도체 칩 부(100)가 포함하는 제1 반도체 칩의 면적보다 작은 경우, 제2 반도체 칩 부(200)의 상면의 가장자리가 제1 반도체 칩 부(100)의 상면의 가장자리로부터 이격되도록 제1 반도체 칩 부(100) 상에 제2 반도체 칩 부(200)를 부착될 수 있다.
도 31은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1230)는 본 발명의 일 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1230)는 도 1 내지 도 20에 예시한 반도체 패키지(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1l)를 포함할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 32는 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 기억 장치(1310)는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1310)는 도 1 내지 도 20에 예시한 반도체 패키지(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1l)를 포함할 수 있다.
메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 기억 장치(1310)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1l : 반도체 패키지, 10 : 베이스 기판, 100 : 제1 반도체 칩 부, 100a, 100b, 100c, 100d : 제1 반도체 칩, 200 : 제2 반도체 칩, 200a, 200b, 200c, 200d : 제2 반도체 칩, 300 : 제3 반도체 칩, 400 : 절연 물질층, 500 : 봉지재,

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 부착되며, 상면이 적어도 일부 노출되도록 제1 방향으로 소정 거리만큼 쉬프트(shift)되도록 적층되는 복수개의 제1 반도체 칩을 포함하는 제1 반도체 칩 부;
    상기 제1 반도체 칩 부 상에 적층되며, 상면이 적어도 일부 노출되도록 상기 제1 방향과 다른 제2 방향으로 소정 거리만큼 쉬프트(shift)되도록 적층되는 복수개의 제2 반도체 칩을 포함하는 제2 반도체 칩 부;
    상기 제1 반도체 칩 부와 상기 제2 반도체 칩 부 사이에 배치되며, 복수의 상기 제1 반도체 칩의 면적 및 복수의 상기 제2 반도체 칩의 면적 각각보다 작은 면적을 가지는 적어도 하나의 제3 반도체 칩; 및
    상기 제1 반도체 칩 부와 상기 제2 반도체 칩 부 사이에 배치되어 적어도 하나의 상기 제3 반도체 칩의 적어도 일부분을 감싸며 적어도 하나의 상기 제3 반도체 칩의 두께보다 큰 두께를 가지는 절연 물질층;을 포함하되,
    복수의 상기 제2 반도체 칩은 각각 하면에 부착된 다이 접착 필름에 의하여 상기 베이스 기판 상에 적층되며, 상기 절연 물질층은 상기 다이 접착 필름의 두께보다 큰 두께를 가지는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 절연 물질층은,
    상측에 인접한 상기 제2 반도체 칩의 면적과 동일한 면적을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    복수의 상기 제1 반도체 칩과 복수의 상기 제2 반도체 칩 중, 상기 절연 물질층의 하면 및 상면에 각각 인접하는 제1 반도체 칩과 제2 반도체 칩은 상기 베이스 기판에 대하여 수직 방향으로 가장자리가 서로 일치하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 절연 물질층의 하측에 인접한 상기 제1 반도체 칩은 상면에 재배선 패턴이 형성되며,
    적어도 하나의 상기 제3 반도체 칩은 상기 재배선 패턴과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    적어도 하나의 상기 제3 반도체 칩은 상기 재배선 패턴을 통하여 상기 제1 반도체 칩과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제5 항에 있어서,
    적어도 하나의 상기 제3 반도체 칩은, 상기 재배선 패턴과 상기 베이스 기판을 연결하는 본딩 와이어에 의하여 상기 베이스 기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    적어도 하나의 상기 제3 반도체 칩은,
    상기 절연 물질층에 의하여 상면 및 측면이 모두 감싸지는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 절연 물질층 및 상기 절연 물질층의 상측에 인접한 상기 제2 반도체 칩의 일측면에 대하여, 적어도 하나의 상기 제3 반도체 칩은 일측면이 노출되도록 돌출되는 것을 특징으로 하는 반도체 패키지.
  10. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102505206B1 (ko) 2015-12-15 2023-03-03 삼성전자주식회사 반도체 패키지
KR102576764B1 (ko) * 2016-10-28 2023-09-12 에스케이하이닉스 주식회사 비대칭 칩 스택들을 가지는 반도체 패키지
KR102499034B1 (ko) 2018-02-08 2023-02-13 삼성전자주식회사 다수의 반도체 칩을 갖는 반도체 패키지
JP7042713B2 (ja) 2018-07-12 2022-03-28 キオクシア株式会社 半導体装置
US11139283B2 (en) * 2018-12-22 2021-10-05 Xcelsis Corporation Abstracted NAND logic in stacks
KR102628536B1 (ko) * 2019-02-01 2024-01-25 에스케이하이닉스 주식회사 적층 칩 구조를 가지는 반도체 패키지
JP7242366B2 (ja) * 2019-03-22 2023-03-20 キオクシア株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022657A (ja) * 1988-06-16 1990-01-08 Risho Kogyo Co Ltd 多層回路基板の製造法
US20020180020A1 (en) * 2001-06-01 2002-12-05 Chih-Wen Lin Three-dimension multi-chip stack package technology
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
JP4983049B2 (ja) 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
US20070085184A1 (en) 2005-10-13 2007-04-19 Stats Chippac Ltd. Stacked die packaging system
KR20080004731A (ko) 2006-07-06 2008-01-10 엘지이노텍 주식회사 반도체 패키지
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20090001599A1 (en) 2007-06-28 2009-01-01 Spansion Llc Die attachment, die stacking, and wire embedding using film
US20090051019A1 (en) 2007-08-20 2009-02-26 Chih-Feng Huang Multi-chip module package
JP2010118554A (ja) 2008-11-13 2010-05-27 Nec Electronics Corp 半導体装置およびその製造方法
TWI401785B (zh) 2009-03-27 2013-07-11 Chipmos Technologies Inc 多晶片堆疊封裝
KR20100114421A (ko) 2009-04-15 2010-10-25 삼성전자주식회사 적층 패키지
US8304917B2 (en) 2009-12-03 2012-11-06 Powertech Technology Inc. Multi-chip stacked package and its mother chip to save interposer
TWI502723B (zh) 2010-06-18 2015-10-01 Chipmos Technologies Inc 多晶粒堆疊封裝結構
KR20120005340A (ko) 2010-07-08 2012-01-16 주식회사 하이닉스반도체 반도체 칩 및 적층 칩 패키지
KR101896665B1 (ko) * 2012-01-11 2018-09-07 삼성전자주식회사 반도체 패키지

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