KR101896665B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 기판 상에 위치하고, 복수의 제1 반도체 칩들을 포함하는 칩 적층부; 칩 적층부 상에 위치하는 적어도 하나의 제2 반도체 칩; 및 적어도 하나의 제2 반도체 칩을 기판과 전기적으로 연결하는 신호 전달 매체를 포함하고, 칩 적층부는, 복수의 제1 반도체 칩들 중 하나인 쓰루 실리콘 비아(TSV)를 포함하는 제1 칩, 복수의 제1 반도체 칩들 중 다른 하나인 TSV를 통해 제1 칩과 전기적으로 연결되는 제2 칩, 및 제1 칩과 제2 칩의 사이를 채우는 내부 밀봉재를 포함하는 육면체 구조물이다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 쓰루 실리콘 비아(TSV)를 포함하는 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 최근 전자 제품의 소형화 및 경량화 추세에 따라 반도체 소자 및 반도체 패키지 또한 소형화 및 경량화되고 있다. 반도체 패키지의 고집적화와 함께, 반도체 패키지의 신뢰성 및 공정성의 향상이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고속 및 고밀도의 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 기판; 상기 기판 상에 위치하고, 복수의 제1 반도체 칩들을 포함하는 칩 적층부; 상기 칩 적층부 상에 위치하는 적어도 하나의 제2 반도체 칩; 및 상기 적어도 하나의 제2 반도체 칩을 상기 기판과 전기적으로 연결하는 신호 전달 매체를 포함하고, 상기 칩 적층부는, 상기 복수의 제1 반도체 칩들 중 하나인 쓰루 실리콘 비아(TSV)를 포함하는 제1 칩, 상기 복수의 제1 반도체 칩들 중 다른 하나인 상기 TSV를 통해 상기 제1 칩과 전기적으로 연결되는 제2 칩, 및 상기 제1 칩과 상기 제2 칩의 사이를 채우는 내부 밀봉재를 포함하는 육면체 구조물이다.
본 발명의 일부 실시예들에서, 상기 칩 적층부는 플립 칩(Flip-chip) 타입으로 상기 기판에 실장될 수 있다.
본 발명의 일부 실시예들에서, 상기 신호 전달 매체는, 상기 칩 적층부의 적어도 일 측에 위치하며, 상기 적어도 하나의 제2 반도체 칩의 상면으로부터 연장되어 상기 적어도 하나의 제2 반도체 칩과 상기 기판을 직접 연결할 수 있다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 제2 반도체 칩의 면적은 상기 칩 적층부 상면의 면적보다 작을 수 있다.
본 발명의 일부 실시예들에서, 상기 칩 적층부 상면의 면적은, 상기 제1 칩의 면적과 상기 제2 칩의 면적 중 큰 값에 의해 결정될 수 있다.
본 발명의 일부 실시예들에서, 상기 내부 밀봉재는, 상기 칩 적층부가 직육면체 형태를 가지도록 상기 제1 칩과 상기 제2 칩 중 작은 칩의 측면으로 연장될 수 있다.
본 발명의 일부 실시예들에서, 상기 칩 적층부의 최상부에 배치되는 상기 제1 반도체 칩은, 상기 적어도 하나의 제2 반도체 칩보다 작을 수 있다.
본 발명의 일부 실시예들에서, 상기 내부 밀봉재는, 상기 복수의 제1 반도체 칩들 사이를 채우는 언더필부, 및 상기 언더필부 외측의 커버부를 포함하고, 상기 칩 적층부의 최상부에 배치되는 상기 제1 반도체 칩의 상면을 덮지 않도록 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 반도체 칩을 복수 개 포함하고, 상부에 위치하는 상기 제2 반도체 칩은 하부에 위치하는 상기 제2 반도체 칩보다 작을 수 있다.
본 발명의 일부 실시예들에서, 상기 칩 적층부의 하면 및 측면을 덮는 제1 밀봉재; 및 상기 제1 밀봉재의 외측에서 상기 칩 적층부 및 상기 적어도 하나의 제2 반도체 칩을 둘러싸는 제2 밀봉재를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 신호 전달 매체는 상기 적어도 하나의 제2 반도체 칩의 상면에서 상기 적어도 하나의 제2 반도체 칩과 연결되고, 상기 적어도 하나의 제2 반도체 칩의 측면 및 상기 제1 밀봉재의 상면을 따라 상기 기판으로 연장되는 도전성 연결부일 수 있다.
본 발명의 일부 실시예들에서, 상기 신호 전달 매체는 와이어일 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 칩은 로직 반도체 칩을 포함하고, 상기 제2 칩은 메모리 반도체 칩을 포함할 수 있다.
본 발명의 일부 실시예들에서, TSV를 포함하는 적어도 하나의 상기 제1 반도체 칩이 상기 제1 칩과 상기 제2 칩의 사이에 배치될 수 있다.
본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 기판; 상기 기판 상에 위치하고, 쓰루 실리콘 비아(TSV)가 형성된 반도체 칩을 포함하는 칩 적층부; 및 상기 칩 적층부 상에 위치하는 제2 반도체 칩을 포함하고, 상기 칩 적층부는 플립 칩 방식으로 상기 기판에 실장되며, 상기 제2 반도체 칩은 상기 칩 적층부를 통하지 않고 상기 기판과 전기적으로 연결된다.
본 발명의 기술적 사상에 따른 반도체 패키지에 따르면,　TSV를 이용한 칩 적층 구조를 패키지의 일부로 설치함으로써, 고속 및 고밀도의 패키지를 구현할 수 있다.
또한, 상기 칩 적층 구조를 이용함으로써, 적층되는 반도체 칩들의 크기 및 순서의 제약을 완화할 수 있으며 공정이 용이하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2a 내지 도 2f는 도 1의 실시예에 따른 반도체 패키지의 예시적인 제조 방법을 도시하는 단면도들이다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 패키지들을 도시하는 부분 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 9는 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 "제1", "제2" 등의 용어가 다양한 구성요소들을 설명하기 위해 사용되지만, 상술한 구성요소들은 용어에 의해 한정되어서는 안 된다. 상술한 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(1000)는 기판(110), 칩 적층부(200), 제2 반도체 칩(320) 및 제3 반도체 칩(420)을 포함한다. 또한, 반도체 패키지(1000)는 솔더볼(120), 제1 밀봉재(160) 및 제2 밀봉재(180)도 포함한다.
기판(110)은 칩 적층부(200)를 지지하고, 몸체부(111), 하면의 하부 패드(112), 상면의 중간 패드(113) 및 상면의 상부 패드(114)를 포함할 수 있다. 기판(110)은 예를 들어, 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 기판(110)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다. 또한, 기판(110)은 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수도 있다.　
칩 적층부(200)는 제1 칩(220), 제2 칩(230), 연결 부재(240) 및 내부 밀봉재(260)를 포함할 수 있다.
제1 칩(220)은 몸체부(221), 내부의 칩 패드들(225) 및 내부의 쓰루 실리콘 비아(Through Silicon Via, TSV)(226)들을 포함한다. 칩 패드(225)는 몸체부(221)의 하면 상에 도전성 물질로 형성되며, 도시되지 않은 패시베이션층을 관통하여 TSV(226)에 전기적으로 연결될 수 있다. 또한, 칩 패드(225)는 TSV(226)와 직접 연결되지 않고, 몸체부(221) 내의 배선층(미도시)을 통해 TSV(226)에 연결될 수도 있다. 칩 패드(225) 및 TSV(226)의 개수 및 형상은 도시된 것에 한정되지 않으며 다양하게 변형될 수 있다.
TSV(226)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, TSV(226)는 장벽 금속층(미도시) 및 배선 금속층(미도시)을 포함할 수 있다. 상기 장벽 금속층은 티타늄(Ti), 탄탈륨(Ta), 티타늄질화물(TiN) 및 탄탈륨질화물(TaN) 중 적어도 하나를 포함할 수 있다. 상기 배선 금속층은 예를 들어, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중 적어도 하나를 포함할 수 있다.
제2 칩(230)은 연결 부재들(240)에 의해 제1 칩(220)과 전기적으로 연결될 수 있다. 연결 부재(240)는 패드부(242), 접합부(244) 및 필라부(246)를 포함할 수 있다. 연결 부재(240)는 도전성 물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 및 솔더 중 적어도 하나를 포함할 수 있다.
제1 칩(220) 및 제2 칩(230)은 각각 하면에 활성층이 형성될 수 있다. 따라서, 칩 적층부(200)는 플립 칩(flip-chip) 타입으로 기판(110)에 실장될 수 있다. 제1 칩(220) 및 제2 칩(230)은 동일한 종류이거나 서로 다른 종류일 수 있다. 칩 적층부(200)는 제1 칩(220) 및 제2 칩(230) 이외의 반도체 칩을 더 포함할 수도 있다.
예를 들어, 제1 칩(220)은 로직 반도체 칩이고, 제2 칩(230)은 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
내부 밀봉재(260)는 제1 칩(220)과 제2 칩(230) 사이의 공간을 채우는 언더필부(262), 및 언더필부(262) 외측에 배치되는 커버부(264)를 포함할 수 있다. 내부 밀봉재(260)는 제2 칩(230)의 상면을 덮지 않도록 형성될 수 있다. 또한, 내부 밀봉재(260)는 제1 칩(220)과 제2 칩(230) 중 크기가 작은 칩인 제2 칩(230)의 측면으로 연장될 수 있다. 제1 칩(220)의 일 단면의 길이가 제1 길이(L1)이고, 동일한 방향에서 제2 칩(230)의 단면의 길이가 제2 길이(L2)인 경우, 칩 적층부(200)의 상면의 단면 길이인 제3 길이(L3)는 상기 제1 길이(L1)에 의해 결정될 수 있다. 따라서, 상기 제3 길이(L3)는 상기 제1 길이(L1)와 동일하거나 유사할 수 있다. 이러한 단면들의 상대적인 길이 관계는 도시되지 않은 다른 단면들에서도 유사하게 적용될 수 있다. 따라서, 칩 적층부(200)의 상면의 면적은, 제1 칩(220)의 크기에 의해 결정될 수 있으며, 제1 칩(220)의 면적과 동일하거나 유사한 값을 가질 수 있다. 본 명세서에서, '면적'은, 별도의 설명이 없는 경우, 평면 상에서의 면적을 지칭한다.
내부 밀봉재(260)는 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler) 또는 플럭스(flux) 등을 포함할 수 있다. 언더필부(262) 및 커버부(264)는 서로 다른 물질을 포함할 수 있다. 내부 밀봉재(260)에서의 언더필부(262) 및 커버부(264)의 배치에 대해서는, 도 1의 P 영역에 대하여 도 3a 내지 도 3c를 참조하여 하기에 상세히 설명한다.
본 실시예에 따르면, 내부 밀봉재(260)에 의해 칩 적층부(200)가 육면체의 형상을 가지게 되며, 반도체 패키지(1000)의 제조 시, 하나의 구조물 또는 장치로서 핸들링(handling) 할 수 있게 된다. 이에 대해서는 도 2a 내지 도 2f를 참조하여 하기에 상세히 설명한다.
칩 적층부(200)의 하면에는 중간 패드들(113)에 대응되도록 범프들(150)이 배치되어 칩 적층부(200)와 기판(110)을 전기적으로 연결할 수 있다. 범프(150)는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu) 및 솔더 중 적어도 하나를 포함할 수 있다. 범프(150)는 스퍼터링(sputtering) 공정, 펄스 도금이나 직류 도금 등의 도금 공정, 솔더링 공정 또는 접착 공정에 의해 형성될 수 있다. 그러나, 범프(150)는 상기 재질이나 방법에 한정되지 않으며, 와이어나 솔더볼 등 다양한 형태의 신호 전달 매체가 적용되는 것도 가능하다.
칩 적층부(200)의 상면에는 제2 반도체 칩(320) 및 제3 반도체 칩(420)이 순차적으로 적층된다. 제2 반도체 칩(320) 및 제3 반도체 칩(420)은 각각 몸체부들(321, 421)을 포함한다. 제2 반도체 칩(320)은 접착층(140)에 의해 칩 적층부(200) 상에 설치될 수 있고, 제3 반도체 칩(420)도 접착층(140)에 의해 제2 반도체 칩(320) 상에 설치될 수 있다. 제2 반도체 칩(320) 및 제3 반도체 칩(420)은 예를 들어, 메모리 반도체 칩일 수 있다. 제2 반도체 칩(320) 및 제3 반도체 칩(420)은 각각 칩 패드들(325, 425)을 포함하며, 칩 패드들(325, 425)은 와이어들(170)에 의해 기판(110)의 상부 패드(114)와 전기적으로 연결될 수 있다.
제2 반도체 칩(320)의 일 단면의 길이는 제4 길이(L4)이며, 제3 반도체 칩(420)의 단면의 길이는 상기 제4 길이(L4)보다 작은 제5 길이(L5)일 수 있다. 또한, 상기 제4 길이(L4)는 제2 칩의 단면 길이인 제2 길이(L2)보다 크고, 칩 적층부(200)의 상면의 단면 길이인 상기 제3 길이(L3)보다 작을 수 있다. 이러한 단면들의 상대적인 길이 관계는 도시되지 않은 다른 단면들에서도 유사하게 적용될 수 있다.
따라서, 제2 칩(230)보다 큰 제2 반도체 칩(320)이 제2 칩(230) 상에 적층되는 경우에도, 칩 적층부(200)의 상면은 제2 반도체 칩(320)보다 큰 면적을 가지므로, 제2 반도체 칩(320)은 칩 적층부(200) 상에 안정적으로 배치될 수 있다. 또한, 제3 반도체 칩(420)이 제2 반도체 칩(320)보다 작은 면적을 가지기 때문에, 제2 반도체 칩(320)의 상면이 일부 노출될 수 있으며, 노출된 상면에 배치된 칩 패드들(325)에 의해 와이어(170)를 통해 기판(110)과 전기적으로 연결될 수 있다.
와이어들(170)은 칩 패드들(325, 425)과 상부 패드들(114)을 전기적으로 연결하는 신호 전달 매체의 일종이다. 와이어들(170)은 제2 반도체 칩(320) 및 제3 반도체 칩(420) 각각을 기판(110)과 직접 연결할 수 있다. 와이어들(170)은 칩 패드들(325, 425)로부터 연장되어, 칩 적층부(200)의 측면을 지나 상부 패드들(114)과 연결될 수 있다. 와이어(170)는, 반도체 본딩용 와이어로서, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있고, 와이어 본딩 장치에 의해 형성될 수 있다.
제1 밀봉재(160)는 범프들(150), 칩 적층부(200)의 하면, 및 칩 적층부(200)의 측면의 일부를 덮을 수 있다. 제1 밀봉재(160)는 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.　
제2 밀봉재(180)는 기판(110) 상에서 칩 적층부(200), 제2 반도체 칩(320) 및 제3 반도체 칩(420)을 감싸며 보호하는 역할을 할 수 있다. 제2 밀봉재(180)는 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.　 또한, 제2 밀봉재(180)는 레진과 같은 폴리머로 형성될 수 있으며, 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다. 본 발명의 다른 실시예에서, 제1 밀봉재(160) 및 제2 밀봉재(180)는 별도로 형성되지 않고, 하나로 형성될 수도 있다.
솔더볼들(120)은 기판(110)의 하면 상에 부착될 수 있다. 솔더볼(120)에 의해 반도체 패키지(1000)는 외부 장치, 예를 들어 시스템 기판이나 메인 보드와 전기적으로 연결될 수 있다. 솔더볼(120)은, 솔더 이외에도 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 또한, 솔더볼(120)의 형상은 도시된 것과 같은 볼 형태로 한정되지 않는다. 예를 들어, 솔더볼(120)은 원기둥 형태나, 다각 기둥, 다면체 등 다양하게 변형될 수 있다.
본 실시예에서, 반도체 패키지(1000)는 제1 칩(220), 제2 칩(230), 제2 반도체 칩(320) 및 제3 반도체 칩(420)과 같은 복수의 반도체 칩들을 포함한다. 상기 복수의 반도체 칩들은 복수개의 기능을 담당할 수 있다. 반도체 패키지(1000)는 패키지의 일부를 TSV(226)에 의해 연결되는 칩 적층부(200)로 구성함으로써, 고속 및 고밀도의 시스템 인 패키지(System in Package)를 구현할 수 있다. 또한, 반도체 패키지(1000)는 육면체 형상의 칩 적층부(200)를 포함함으로써, 칩 적층부(200) 상에 적층되는 반도체 칩들의 크기에 대한 제약이 완화될 수 있다.
도 2a 내지 도 2f는 도 1의 실시예에 따른 반도체 패키지의 예시적인 제조 방법을 도시하는 단면도들이다.
도 2a를 참조하면, 먼저 칩 적층부(200)(도 1 참조)를 제조하는 공정이 수행된다. 복수의 TSV들(226)이 형성된 기저 웨이퍼(220W)를 준비한다. 기저 웨이퍼(220W)는 몸체부(221W) 및 칩 패드들(225)을 포함하며, 후속 공정들을 통해, 도 1의 제1 칩(220)을 형성하게 된다. 기저 웨이퍼(220W)의 제1 면(220Wa) 상에는 칩 패드들(225)에 대응하여 범프들(150)이 배치된다. 다만, 범프들(150)은 후속의 공정을 통해 형성될 수도 있다. 칩 패드들(225) 및 범프들(150)은 각각 TSV(226)와 연결될 수 있다. 일부 칩 패드(225) 및 범프(150)는 TSV(226)와 연결되지 않을 수 있으며, 이 경우 기저 웨이퍼(220W) 내의 배선층(미도시)과 연결될 수 있다.
기저 웨이퍼(220W)에서, TSV들(226)이 노출된 제1 면(220Wa)에 접착층(295)(도 2b 참조)을 사용하여 캐리어 기판(290)을 부착할 수 있다. 접착층(295)은 후속 단계에서 캐리어 기판(290)의 탈착을 가능하게 하는 소재를 사용할 수 있으며, 필름 타입 또는 액상 타입을 사용할 수 있다.
캐리어 기판(290)은 후속에서의 기저 웨이퍼(220W)의 박층화(thinning)를 위해 사용한다. 박층화가 완료되면 기저 웨이퍼(220W)의 두께는 수십 ㎛ 이하가 되므로, 얇은 기저 웨이퍼(220W)를 다루기 위해서 웨이퍼 지지용 시스템(Wafer Supporting System, WSS)과 같은 지지부를 필요로 하기 때문이다. 캐리어 기판(290)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 등을 포함할 수 있다.
도 2b를 참조하면, 먼저, TSV들(226)이 기저 웨이퍼(220W)의 제2 면(220Wb) 상으로도 노출되도록 기저 웨이퍼(220W)의 박층화가 이루어질 수 있다. 박층화 후, 제2 면(220Wb) 상으로 노출된 TSV들(226) 상에 패드부들(242)을 형성할 수 있다.
다음으로, 필라부들(246) 및 접합부들(244)가 일 면에 형성된 제2 칩(230)을 기저 웨이퍼(220W)와 연결하는 공정이 수행될 수 있다. 기저 웨이퍼(220W)와 제2 칩(230)의 연결은, 서로 대응되는 패드부들(242)과 접합부들(244)을 물리적으로 연결함으로써 이루어질 수 있다.
도 2c를 참조하면, 제2 칩들(230)이 부착된 기저 웨이퍼(220W) 상에서, 연결 부재들(240)의 사이 영역, 및 제2 칩(230)과 기저 웨이퍼(220W)의 사이 영역을 채우는 언더필부(262)가 형성된다. 언더필부(262)의 높이 및 형상은 도면에 도시된 것에 한정되지 않는다. 예를 들어, 언더필부(262)는 제2 칩들(230)의 상면보다 낮은 높이로 형성될 수도 있다.
다음으로, 언더필부(262) 및 제2 칩(230) 상에 웨이퍼 커버부(264W)가 형성된다. 웨이퍼 커버부(264W)는 예를 들어, 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler) 또는 플럭스(flux) 등을 포함할 수 있다. 웨이퍼 커버부(264W)는 언더필부(262)와 다른 물질을 포함할 수 있다. 또는, 웨이퍼 커버부(264W)와 언더필부(262)는 동일한 물질 예를 들어, 필러(filler)를 다른 비율로 포함할 수도 있다.
도 2d를 참조하면, 먼저, 웨이퍼 커버부(264W)의 상면을 그라인딩(grinding)하여, 제2 칩(230)의 상면을 노출시킨다.
다음으로, 점선으로 표시된 영역을 따라 싱귤레이션(singulation) 공정을 수행하여, 각각 제1 칩(220), 제2 칩(230) 및 내부 밀봉재(260)를 포함하는 칩 적층부들(200)을 형성한다. 상기 분리 공정은 제1 칩(220)이 캐리어 기판(290) 상에 접착된 상태에서 블레이드 소잉 또는 레이저 소잉을 통해 수행될 수 있다. 다음으로, 캐리어 기판(290)으로부터 칩 적층부들(200)을 탈착(detach)할 수 있다. 이에 의해, 최종적으로 칩 적층부들(200)이 완성될 수 있다.
선택적으로, 상기 분리 공정 전에 EDS(Electrical Die Sorting) 테스트를 수행할 경우, 캐리어 기판(290)을 먼저 탈착하고, 별도의 캐리어 기판(미도시)을 제2 칩(230)의 상면에 부착할 수도 있다. 이 경우, 별도의 캐리어 기판(미도시)은 EDS 테스트가 수행되고 싱귤레이션 공정이 수행된 후 탈착될 수 있다.
도 2e를 참조하면, 먼저, 칩 적층부(200)를 기판(110) 상에 부착하는 공정이 수행될 수 있다. 칩 적층부(200)의 범프들(150)과 기판(110)의 중간 패드들(113)을 접합시킴으로써, 칩 적층부(200)가 기판(110)에 실장될 수 있다.
본 단계에서, 칩 적층부(200)는 하나의 반도체 칩이 실장되는 것과 유사한 공정 및 설비를 이용하여 기판(110) 상에 실장될 수 있다. 칩 적층부(200)는 하나의 장치로서 미리 형성되어 있으며, 육면체의 형상을 가지므로, 실장 시 핸들링이 용이할 수 있다.
다음으로, 범프들(150), 칩 적층부(200)의 하면, 및 칩 적층부(200)의 측면의 일부를 덮는 제1 밀봉재(160)가 형성될 수 있다.
도 2f를 참조하면, 칩 적층부(200) 상에 제2 반도체 칩(320) 및 제3 반도체 칩(420)을 순차적으로 적층한다. 제2 반도체 칩(320) 및 제3 반도체 칩(420)은 접착층(140)을 이용하여 각각 칩 적층부(200) 및 제1 반도체 칩(320) 상에 실장한다.
다음으로, 기판(110)의 하면 상에 하부 패드들(112)에 대응되도록 솔더볼(120)이 형성될 수 있다. 솔더볼(120)의 형성은 와이어(170)(도 1 참조) 및 제2 밀봉재(180)(도 1 참조)의 형성 후 형성될 수도 있다.
다음으로, 도 1을 함께 참조하면, 칩 패드들(325, 425)과 기판(110)을 연결하는 와이어(170)를 형성하고, 제2 밀봉재(180)를 형성함으로써, 도 1의 반도체 패키지(1000)가 최종적으로 형성될 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 패키지들을 도시하는 부분 단면도들이다. 도 3a 내지 도 3c는 도 1의 P 영역에 대응하는 구조를 도시한다.
도 3a를 참조하면, 내부 밀봉재(260a)는 제1 칩(220)과 제2 칩(230) 사이의 공간을 채우는 언더필부(262a), 및 언더필부(262a) 외측에 배치되는 커버부(264a)를 포함할 수 있다. 본 실시예에 따른 반도체 패키지(2000a)에서, 언더필부(262a)는 도 1의 반도체 패키지(1000)에서와 달리, 제2 칩(230)의 측면을 완전히 덮지 않을 수 있다. 도시된 것과 같이, 언더필부(262a)와 커버부(264a)의 상부 경계가 제2 칩(230)의 하면에 형성될 수 있다.
도 3b를 참조하면, 내부 밀봉재(260b)는 제1 칩(220)과 제2 칩(230) 사이의 공간을 채우는 언더필부(262b), 및 언더필부(262b) 외측에 배치되는 커버부(264b)를 포함할 수 있다. 본 실시예에 따른 반도체 패키지(2000b)에서, 언더필부(262b)는 도 1의 반도체 패키지(1000)에서와 달리, 제2 칩(230)의 측면을 완전히 덮지 않을 수 있다. 도시된 것과 같이, 언더필부(262b)와 커버부(264b)의 상부 경계가 제2 칩(230)의 측면에 형성될 수 있다.
도 3c를 참조하면, 내부 밀봉재(260c)는 제1 칩(220)과 제2 칩(230) 사이의 공간을 채우는 단일층일 수 있다. 본 실시예에 따른 반도체 패키지(2000c)는, 예를 들어, 도 2c를 참조하여 상술한 언더필부(262) 및 웨이퍼 커버부(264W) 형성 공정을 단일화함으로써 형성될 수 있다. 예를 들어, 도 2c의 언더필부(262)를 형성하지 않고, 내부 밀봉재(260c)를 형성함으로써 반도체 패키지(2000c)를 형성할 수 있다. 이 경우, 내부 밀봉재(260c)는 MUF(Molded Underfill) 공정을 통해 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 4에서 도 1과 동일한 참조 번호는 동일한 구성 요소를 나타내므로, 중복되는 설명은 생략한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(3000)는 기판(110), 칩 적층부(200a), 제2 반도체 칩(320) 및 제3 반도체 칩(420)을 포함한다. 칩 적층부(200a)는 제1 칩(220), 두 개의 제2 칩들(230a, 230b), 연결 부재(240) 및 내부 밀봉재(260)를 포함할 수 있다.
제1 칩(220) 상에 제2 칩들(230a, 230b)이 서로 소정 이격 거리(D)로 이격되어 배치될 수 있다. 제2 칩들(230a, 230b)은 연결 부재들(240)에 의해 제1 칩(220)과 전기적으로 연결될 수 있다. 제2 칩들(230a, 230b)의 개수는 다양하게 변할 수 있으며, 다른 실시예에서, 제2 칩들(230a, 230b)의 개수는 3개 이상일 수도 있다.
제1 칩(220) 및 제2 칩들(230a, 230b)은 각각 하면에 활성층이 형성될 수 있다. 따라서, 칩 적층부(200a)는 플립 칩 타입으로 기판(110)에 실장될 수 있다. 제1 칩(220) 및 제2 칩들(230a, 230b)은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들어, 제1 칩(220)은 로직 반도체 칩이고, 제2 칩들(230a, 230b)은 메모리 반도체 칩일 수 있다.
내부 밀봉재(260)는 제1 칩(220)과 제2 칩들(230a, 230b) 사이의 공간을 채우는 언더필부(262), 및 언더필부(262) 외측의 커버부(264)를 포함할 수 있다. 다른 실시예에서, 상기 이격 거리(D)의 크기에 따라, 제2 칩들(230a, 230b) 사이의 영역에도 커버부(264)가 일부 형성될 수 있다. 본 실시예에 따르면, 내부 밀봉재(260)에 의해 칩 적층부(200a)가 육면체의 형상을 가지게 되며, 반도체 패키지(3000)의 제조 시, 하나의 단위 장치로 핸들링 할 수 있게 된다. 또한, 제2 칩들(230a, 230b)의 총 면적이 제1 칩(220)의 면적보다 작은 경우에도, 제2 칩들(230a, 230b)의 크기 및 상기 이격 거리(D)에 의해 크게 제약 받지 않고, 제2 칩들(230a, 230b) 상에 제2 반도체 칩(320) 및 제3 반도체 칩(420)이 적층될 수 있다.
본 실시예의 반도체 패키지(3000)는 도 2b를 참조하여 상술한 공정에서, 2개의 제2 칩들(230a, 230b)을 기저 웨이퍼(220W)와 연결함으로써 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5에서 도 1과 동일한 참조 번호는 동일한 구성 요소를 나타내므로, 중복되는 설명은 생략한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(4000)는 기판(110), 칩 적층부(200b), 제2 반도체 칩(320) 및 제3 반도체 칩(420)을 포함한다. 칩 적층부(200b)는 제1 칩(220), 제2 칩(230c), 제3 칩들(270a, 270b), 연결 부재들(240a, 240b) 및 내부 밀봉재(260d)를 포함할 수 있다.
제1 칩(220) 상에 제3 칩들(270a, 270b)이 서로 소정 거리로 이격되어 배치될 수 있다. 제3 칩(270a)은 내부에 TSV들(276) 및 몸체부(271)를 포함할 수 있다. 제3 칩들(270a, 270b)은 연결 부재들(240a)에 의해 제1 칩(220)과 전기적으로 연결될 수 있다. 연결 부재(240a)는 패드부(242), 접합부(244) 및 필라부(246)를 포함할 수 있다.
제2 칩(230c)은 제3 칩(270a) 상에 배치될 수 있다. 제2 칩(230c)은 연결 부재들(240b)에 의해 제3 칩(270a)과 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 칩(230c)과 제3 칩(270a) 사이에, TSV를 포함하는 하나 이상의 반도체 칩이 더 적층될 수도 있다. 연결 부재(240b)는 패드부(242), 접합부(244) 및 필라부(246)를 포함할 수 있다. 연결 부재들(240a, 240b)은 도전성 물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 및 솔더 중 적어도 하나를 포함할 수 있다.
제1 칩(220), 제2 칩(230c) 및 제3 칩들(270a, 270b)은 각각 하면에 활성층이 형성될 수 있다. 따라서, 칩 적층부(200b)는 플립 칩 타입으로 기판(110)에 실장될 수 있다. 제1 칩(220), 제2 칩(230c) 및 제3 칩들(270a, 270b)은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들어, 제1 칩(220)은 로직 반도체 칩이고, 제2 칩(230c) 및 제3 칩들(270a, 270b)은 메모리 반도체 칩일 수 있다.
내부 밀봉재(260d)는 제1 칩(220)과 제3 칩들(270a, 270b) 사이의 공간을 채우는 언더필부(262), 언더필부(262) 외측의 커버부(264), 및 제2 칩(230c) 측면의 상부 커버부(266)를 포함할 수 있다. 내부 밀봉재(260d)는 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler) 또는 플럭스(flux) 등을 포함할 수 있다. 언더필부(262), 커버부(264) 및 상부 커버부(266)는 서로 다른 물질을 포함할 수 있다. 또는, 커버부(264) 및 상부 커버부(266)는 동일한 물질로 이루어질 수도 있다. 본 실시예에 따르면, 내부 밀봉재(260d)에 의해 칩 적층부(200b)가 육면체의 형상을 가지게 되며, 반도체 패키지(4000)의 제조 시, 하나의 단위 구조로서 핸들링 할 수 있게 된다. 또한, 제2 칩(230c)이 하부의 칩들보다 작더라도 제2 칩(230c)의 크기에 무관하게, 제2 칩(230c) 상에 제2 반도체 칩(320) 및 제3 반도체 칩(420)이 적층될 수 있다.
본 실시예의 반도체 패키지(4000)는 도 2d를 참조하여 상술한 그라인딩 공정 후, 제2 칩(230c)을 적층하는 공정을 추가로 수행함으로써 형성될 수 있다. 또한, 제2 칩(230c)의 측면 및 상면을 덮는 상부 커버부(266)를 형성하는 공정, 및 그라인딩 공정을 통해 제2 칩(230c)의 상면을 노출시키는 공정을 추가함으로써 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 6에서 도 1과 동일한 참조 번호는 동일한 구성 요소를 나타내므로, 중복되는 설명은 생략한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(5000)는 기판(110), 칩 적층부(200c), 제2 반도체 칩(320) 및 제3 반도체 칩(420)을 포함한다. 칩 적층부(200c)는 제1 칩(220e), 제2 칩(230e), 연결 부재(240) 및 내부 밀봉재(260e)를 포함할 수 있다.
제1 칩(220e)은 일 단면이 제6 길이(L6)를 가지고, 제2 칩(230e)은 단면이 상기 제6 길이(L6)보다 큰 제7 길이(L7)를 가질 수 있다. 따라서, 본 실시예에 따른 반도체 패키지(5000)의 칩 적층부(200c)는, 상부에 위치하는 제2 칩(230e)의 적어도 일 단면의 길이가, 동일한 방향에서, 하부의 제1 칩(220e)의 일 단면의 길이보다 클 수 있다.
제1 칩(220e) 및 제2 칩(230e)은 각각 하면에 활성층이 형성될 수 있다. 따라서, 칩 적층부(200c)는 플립 칩 타입으로 기판(110)에 실장될 수 있다. 제 1 칩(220e) 및 제2 칩(230e)은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들어, 제1 칩(220e)은 로직 반도체 칩이고, 제2 칩(230e)은 메모리 반도체 칩일 수 있다.
내부 밀봉재(260e)는 제1 칩(220e)과 제2 칩(230e) 사이의 공간을 채우는 제1 영역(263), 및 제1 영역(263) 외측의 제2 영역(265)을 포함한다. 제2 영역(265)은 제1 칩(220e)과 제2 칩(230e) 중 크기가 작은 칩인 제1 칩(220e)의 측면에 형성된 영역을 지칭한다.
변형된 실시예에서, 내부 밀봉재(260e)는 제1 영역(263)만을 포함할 수도 있다. 이 경우, 제2 칩(230e)의 양 측면은 내부 밀봉재(260e)로부터 제8 길이(L8)로 돌출될 수 있다. 또는, 내부 밀봉재(260e)의 측면이 제1 칩(220e)의 측면으로부터 소정 각도로 연장되어 제2 칩(230e)과 접하고, 제2 칩(230e)의 양 측면은 내부 밀봉재(260e)로부터 상기 제8 길이(L8)보다 작은 길이로 돌출될 수도 있다.
본 실시예의 반도체 패키지(5000)는 도 2c를 참조하여 상술한 언더필부(262) 및 웨이퍼 커버부(264W) 형성 공정을 단일화함으로써 형성될 수 있다. 예를 들어, 웨이퍼 커버부(264W)를 형성하지 않고, 내부 밀봉재(260e)를 제1 칩(220e)과 제2 칩(230e)의 사이에 형성함으로써 반도체 패키지(5000)를 형성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7에서 도 1과 동일한 참조 번호는 동일한 구성 요소를 나타내므로, 중복되는 설명은 생략한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(6000)는 기판(110), 칩 적층부(200), 제2 반도체 칩(320) 및 제3 반도체 칩(420)을 포함한다. 칩 적층부(200)는 제1 칩(220), 제2 칩(230), 연결 부재(240) 및 내부 밀봉재(260)를 포함할 수 있다.
본 실시예의 반도체 패키지(6000)는 도 1의 반도체 패키지(1000)와 달리, 신호 전달 매체로서, 와이어(170)(도 1 참조)가 아닌 도전성 연결부(190)가 배치된다. 도전성 연결부(190)는 제1 연결부(192), 제2 연결부(198) 및 절연부(195)를 포함할 수 있다. 도전성 연결부(190)는 제2 반도체 칩(320) 및 제3 반도체 칩(420)으로부터 반도체 칩들(320, 420)의 측면, 칩 적층부(200)의 상면, 및 제1 밀봉재(160)의 상면을 따라 연장될 수 있다.
제1 연결부(192) 및 제2 연결부(198)는 각각 제2 반도체 칩(320) 및 제3 반도체 칩(420)의 칩 패드들(325, 425)을 기판(110)의 상부 패드들(114)과 전기적으로 연결하며, 절연부(195)에 의해 서로 이격될 수 있다. 제1 연결부(192) 및 제2 연결부(198)는 각각 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
본 실시예의 반도체 패키지(6000)는 도 1과 도 2f를 함께 참조하여 상술한 와이어(170)의 형성 공정 대신, 도전성 연결부(190)를 이루는 도전성 물질 및 절연성 물질을 주입하는 인젝션(injection) 공정을 복수 회 수행함으로써 형성될 수 있다. 또한, 본 실시예의 도전성 연결부(190)는 도 4 내지 도 6의 실시예들에도 적용될 수 있음은 물론이다.
본 실시예의 반도체 패키지(6000)에 따르면, 제2 칩(230) 상에 제2 칩(230)보다 큰 제2 반도체 칩(320) 및 제3 반도체 칩(420)이 적층되는 경우라도, 육면체의 칩 적층부(200)를 형성함으로써, 제2 반도체 칩(320) 및 제3 반도체 칩(420)이 도전성 연결부(190)에 의해 기판(110)에 안정적으로 연결될 수 있다. 즉, 칩 적층부(200), 제2 반도체 칩(320) 및 제3 반도체 칩(420) 크기가 순차적으로 작아지므로, 도전성 연결부(190)의 형성 공정이 용이하며, 신뢰성이 향상된 반도체 패키지(6000)의 제조가 가능하다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 8을 참조하면, 메모리 카드(8000) 내에서 제어기(8100)와 메모리(8200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(8100)에서 명령을 내리면, 메모리(8200)는 데이터를 전송할 수 있다. 제어기(8100) 및/또는 메모리(8200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(8200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(8000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 9를 참조하면, 전자시스템(9000)은 제어기(9100), 입/출력 장치(9200), 메모리(9300) 및 인터페이스(9400)를 포함할 수 있다. 전자시스템(9000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
여기서, 제어기(9100)는 프로그램을 실행하고, 전자시스템(9000)을 제어하는 역할을 할 수 있다. 제어기(9100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 또한, 입/출력 장치(9200)는 전자시스템(9000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
또한, 전자시스템(9000)은 입/출력 장치(9200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(9200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(9300)는 제어기(9100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(9100)에서 처리된 데이터를 저장할 수 있다. 제어기(9100) 및 메모리(9300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 또한, 인터페이스(9400)는 시스템(9000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(9100), 입/출력 장치(9200), 메모리(9300) 및 인터페이스(9400)는 버스(9500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(9000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 기판 112: 하부 패드
113: 중간 패드 114: 상부 패드
120: 솔더볼 140: 접착층
150: 범프 160: 제1 밀봉재
170: 와이어 180: 제2 밀봉재
190: 도전성 연결부 192: 제1 연결부
195: 절연부 198: 제2 연결부
200: 칩 적층부 220: 제1 칩
221: 몸체부 225: 칩 패드
226: TSV 230: 제2 칩
240: 연결 부재 242: 패드부
244: 접합부 246: 필라부
260: 내부 밀봉재 262: 언더필부
264: 커버부 290: 캐리어 웨이퍼
320: 제2 반도체 칩 321: 몸체부
325: 칩 패드 420: 제3 반도체 칩
421: 몸체부 425: 칩 패드

Claims (10)

  1. 기판;
    상기 기판 상에 위치하고, 복수의 제1 반도체 칩들을 포함하는 칩 적층부;
    상기 칩 적층부 상에 위치하는 적어도 하나의 제2 반도체 칩; 및
    상기 적어도 하나의 제2 반도체 칩을 상기 기판과 전기적으로 연결하는 신호 전달 매체를 포함하고,
    상기 칩 적층부는, 상기 복수의 제1 반도체 칩들 중 하나인 쓰루 실리콘 비아(TSV)를 포함하는 제1 칩, 상기 복수의 제1 반도체 칩들 중 다른 하나인 상기 TSV를 통해 상기 제1 칩과 전기적으로 연결되는 제2 칩, 및 상기 제1 칩과 상기 제2 칩의 사이를 채우는 내부 밀봉재를 포함하고
    상기 내부 밀봉재는, 상기 칩 적층부가 직육면체 형태를 가지도록 상기 제1 칩과 상기 제2 칩 중 작은 칩의 측면으로 연장되는 것을 특징으로 하는 육면체 구조의 반도체 패키지.
  2. 제1 항에 있어서,
    상기 칩 적층부는 플립 칩(Flip-chip) 타입으로 상기 기판에 실장되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 신호 전달 매체는, 상기 칩 적층부의 적어도 일 측에 위치하며, 상기 적어도 하나의 제2 반도체 칩의 상면으로부터 연장되어 상기 적어도 하나의 제2 반도체 칩과 상기 기판을 직접 연결하는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 적어도 하나의 제2 반도체 칩의 면적은 상기 칩 적층부 상면의 면적보다 작은 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 칩 적층부 상면의 면적은, 상기 제1 칩의 면적과 상기 제2 칩의 면적 중 큰 값에 의해 결정되는 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 제1 항에 있어서,
    상기 칩 적층부의 최상부에 배치되는 상기 제1 반도체 칩은, 상기 적어도 하나의 제2 반도체 칩보다 작은 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 칩 적층부의 하면 및 측면을 덮는 제1 밀봉재; 및
    상기 제1 밀봉재의 외측에서 상기 칩 적층부 및 상기 적어도 하나의 제2 반도체 칩을 둘러싸는 제2 밀봉재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 신호 전달 매체는 상기 적어도 하나의 제2 반도체 칩의 상면에서 상기 적어도 하나의 제2 반도체 칩과 연결되고, 상기 적어도 하나의 제2 반도체 칩의 측면 및 상기 제1 밀봉재의 상면을 따라 상기 기판으로 연장되는 도전성 연결부인 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 신호 전달 매체는 와이어인 것을 특징으로 하는 반도체 패키지.
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