KR101401708B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 제1반도체 다이와 제2반도체 다이를 적층하고 제1인캡슐란트를 형성한 후에, 캐리어를 제거하므로, 얇은 두께의 웨이퍼에서 캐리어를 제거할 때에 비해서 손쉽게 캐리어를 제거하는데 있다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 디바이스는 웨이퍼(Wafer)를 가공하여 웨이퍼 상에 집적 회로(IC: Integrated Circuit)를 형성하여 제조되는 반도체 다이(Semiconductor die)를 포함하여 이루어진다. 반도체 디바이스는 상기 반도체 다이가 리드프레임 또는 인쇄회로기판 등의 서브스트레이트(Substrate)에 실장되는 구조를 통하여 완성된다. 또한, 서브스트레이트 없이 웨이퍼 자체를 기판으로 하여 패키징되는 웨이퍼 레벨의 반도체 디바이스 등이 사용되고 있다.
이와 같은 반도체 디바이스는 제조 공정시, 각 장비로 다수의 반도체 다이를 포함하는 웨이퍼를 이동할 경우 웨이퍼가 손상되는 것을 방지하고, 웨이퍼를 고정을 위해 캐리어가 접착된다. 그리고 상기 웨이퍼에 접착된 캐리어는, 웨이퍼를 각각의 반도체 다이로 분리한 후에 제거된다.
그러나 얇은 두께의 웨이퍼에서, 웨이퍼 손상 없이 캐리어를 제거하기는 매우 어렵다. 또한 각각의 반도체 다이로 분리한 후에 각각의 반도체 다이에서 캐리어를 일일이 제거해야 하는 문제가 발생될 수 있다.
공개특허 10-2011-0036249(2011.04.07)
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 제1반도체 다이와 제2반도체 다이를 적층하고 제1인캡슐란트를 형성한 후에, 캐리어를 제거하므로, 얇은 두께의 웨이퍼에서 캐리어를 제거할 때에 비해서 손쉽게 캐리어를 제거할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 반도체 디바이스 또는 반도체 다이로 분리되기 이전에 캐리어를 제거하므로 각각의 반도체 디바이스 또는 반도체 다이에서 캐리어를 제거해야 하는 번거로움을 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 제1면으로 노출된 관통 전극을 갖는 제1반도체 다이를 준비하는 단계와, 상기 제1반도체 다이의 제1면에 캐리어를 접착시키는 캐리어 접착 단계와, 상리 제1반도체 다이의 제1면의 반대면인, 제2면으로 노출된 관통전극과 접속되도록 본드 패드를 형성하는 단계와, 상기 본드패드에 제2반도체 다이의 제1면에 형성된 도전성 필러가 접속되도록, 상기 제2반도체 다이를 상기 제1반도체 다이의 제2면에 안착시키는 제2반도체 다이 안착 단계와, 상기 제2반도체 다이와 상기 제1반도체 다이의 제2면을 덮도록 제1인캡슐란트로 인캡슐레이션 하는 인캡슐레이션 단계 및, 상기 제1반도체 다이의 제1면에 접착된 캐리어를 분리하는 캐리어 분리 단계를 포함할 수 있다.
상기 캐리어 접착 단계 이후에는 상기 제1반도체 다이의 제2면을 그라인딩하여, 상기 제2면으로 상기 관통전극을 노출시키는 그라인딩 단계를 더 포함할 수 있다.
상기 캐리어 분리 단계 이후에는 상기 제1반도체 다이의 제1면으로 노출된 관통 전극과 접속되도록, 상기 제1반도체 다이의 제1면에 언더 필러를 형성하는 언더 필러 형성 단계를 더 포함할 수 있다.
상기 언더 필러 형성 단계 이후에는, 적층된 상기 제1반도체 다이 및 제2반도체 다이를 다이싱하여, 낱개의 반도체 디바이스로 분리하는 싱귤레이션 단계를 더 포함할 수 있다.
상기 제1반도체 다이 준비 단계 이후에는 상기 제1반도체 다이의 상기 제1면으로 노출된 상기 관통 전극과 각각 접속되도록 다수의 언더 범프 메탈을 형성하는 언더 범프 메탈 형성 단계를 더 포함하며, 상기 캐리어 접착 단계에서는 상기 언더 범프 메탈을 덮도록, 상기 제1반도체 다이의 제1면에 상기 캐리어를 접착제를 통해 부착할 수 있다.
상기 캐리어 접착 단계 이후에는 상기 제1반도체 다이의 제2면을 그라인딩하여, 상기 제2면으로 상기 관통전극을 노출시키는 그라인딩 단계를 더 포함할 수 있다.
상기 캐리어 분리 단계에서는 상기 제1반도체 다이의 제1면에 접착된 캐리어를 분리하여, 상기 언더 범프 메탈을 외부로 노출시킬 수 있다.
상기 캐리어 분리 단계 이후에는 상기 언더 범프 메탈에 접속되도록, 상기 제1반도체 다이의 제1면에 도전성 범프를 형성하는 도전성 범프 형성 단계를 더 포함할 수 있다.
상기 도전성 범프 형성 단계 이후에는, 적층된 상기 제1반도체 다이 및 제2반도체 다이를 다이싱하여, 낱개의 반도체 디바이스로 분리하는 싱귤레이션 단계를 더 포함할 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 제1면과 상기 제1면의 반대면인 제2면을 갖으며, 상기 제2면에 형성된 다수의 본드 패드와, 제1면과 제2면 사이를 관통하고 상기 다수의 본드패드에 각각 접속된 다수의 관통 전극을 포함하는 제1반도체 다이와, 상기 본드 패드와 접속된 도전성 필러가 제1면에 형성된 제2반도체 다이 및, 상기 제1반도체 다이의 제2면에 형성되어, 상기 관통 전극과 전기적으로 연결된 도전성 부재를 포함하여 이루어질 수 있다.
상기 도전성 부재는 상기 제2반도체 다이의 제2면에 형성되어, 상기 관통 전극과 접속된 언더 필러일 수 있다.
상기 제1반도체 다이는 상기 관통 전극과 각각 접속되도록 상기 제1반도체 다이의 상기 제1면에 형성된 다수의 언더 범프 메탈을 더 포함할 수 있다.
상기 도전성 부재는 상기 제2반도체 다이의 제2면에 형성되어, 상기 언더 범프 메탈과 접속된 도전성 범프일 수 있다.
상기 제1반도체 다이의 제2면과, 상기 제2반도체 다이를 덮도록 형성된 제1인캡슐란트를 더 포함할 수 있다.
제1면과, 제1면의 반대면인 제2면을 갖고, 상기 제2면으로 노출된 도전성 패턴이 상기 도전성 부재와 접속된 것을 특징으로 하는 회로 기판을 더 포함할 수 있다.
상기 회로 기판과 상기 제1반도체 다이 사이에는 언더필이 충진될 수 있다.
상기 회로 기판의 제2면, 제1반도체 다이, 제2 반도체 다이 및 제1인캡슐란트를 덮도록 형성된 제2인캡슐란트를 더 포함할 수 있다.
상기 제1인캡슐란트의 상기 제2면은 상기 제2인캡슐란트의 외부로 노출될 수 있다.
상기 회로 기판의 제2면, 제1반도체 다이 및 제2 반도체 다이를 덮도록, 상기 회로 기판에 부착된 커버를 더 포함할 수 있다.
상기 제2반도체 다이의 상기 제2면은 상기 제1인캡슐란트의 외부로 노출될 수 있다.
상기 회로 기판의 제2면, 제1반도체 다이, 제2 반도체 다이 및 제1인캡슐란트를 덮도록 형성된 제2인캡슐란트를 더 포함할 수 있다.
상기 제2반도체 다이의 상기 제2면은 상기 제2인캡슐란트의 외부로 노출될 수 있다.
상기 제2인캡슐란트의 외부로 노출된 상기 제2반도체 다이의 제2면에 접착된 커버를 더 포함할 수 있다.
상기 회로 기판의 제2면, 제1반도체 다이 및 제2 반도체 다이를 덮도록, 상기 회로 기판에 부착된 커버를 더 포함할 수 있다.
본 발명에 의한 반도체 디바이스 및 그 제조 방법은 제1반도체 다이와 제2반도체 다이를 적층하고 제1인캡슐란트를 형성한 후에, 캐리어를 제거하므로, 얇은 두께의 웨이퍼에서 캐리어를 제거할 때에 비해서 손쉽게 캐리어를 제거할 수 있게 된다.
또한 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 반도체 디바이스 또는 반도체 다이로 분리되기 이전에 캐리어를 제거하므로 각각의 반도체 디바이스 또는 반도체 다이에서 캐리어를 제거해야 하는 번거로움을 방지할 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3k는 도 2에 도시된 반도체 디바이스의 제조 방법을 설명하기 위한 반도체 디바이스의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 12는 도 11에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 13a 내지 도 13l은 도 12에 도시된 반도체 디바이스의 제조 방법을 설명하기 위한 반도체 디바이스의 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 18은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 19는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 20은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 1에 도시된 바와 같이 반도체 디바이스(100)는 다수의 관통 전극(111)과 본드 패드(112)가 형성된 제1반도체 다이(110), 도전성 필러(121)가 형성된 제2반도체 다이(120), 제2반도체 다이(120)를 감싸는 제1인캡슐란트(130) 및 제1반도체 다이(110)에 형성된 언더 필러(140)를 포함한다.
상기 제1반도체 다이(110)는 통상의 실리콘 반도체, 화합물 반도체 그 등가물일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다. 상기 제1반도체 다이(110)는 대략 평평한 제1면(110a)과, 제1면(110a)의 반대면인 제2면(110b)을 갖는 판 형상이다. 상기 제1반도체 다이(110)는 제1면(110a)과 제2면(110b) 사이를 관통하는 다수의 관통 전극(111)을 포함한다. 또한 제1반도체 다이(110)는 제2면(110b)으로 노출된 관통 전극(111)에 접속되도록, 제2면(110b)에 형성된 다수의 본드 패드(112)를 포함한다. 상기 관통 전극(111)은 제1면(110a)에 형성된 언더 필러(140)와, 제1반도체 다이(110)의 제2면(110b)에 형성된 본드 패드(112)를 전기적으로 연결한다. 상기 본드 패드(112)는 재배선 패턴으로 이루어질 수 있으며, 본 발명에서 이를 한정하는 것은 아니다.
상기 제2반도체 다이(120)는 통상의 실리콘 반도체, 화합물 반도체 그 등가물일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다. 상기 제2반도체 다이(120)는 대략 평평한 제1면(120a)과, 제1면(120a)의 반대면인 제2면(120b)을 갖는 판 형상이다. 상기 제2반도체 다이(120)의 제1면(120a)은 제1반도체 다이(110)의 제2면(110b)과 대향한다. 상기 제2반도체 다이(120)는 제1면(120a)에 제1반도체 다이(110)와 전기적으로 접속될 수 있는 도전성 필러(121)를 포함한다. 상기 도전성 필러(121)는 제1반도체 다이(110)와 대향한 제2반도체 다이(120)의 제1면(120a)에 형성되어 있다. 상기 도전성 필러(121)는 카파 필러(Copper piller)일 수 있으며, 본 발명에서 상기 재질을 한정하는 것은 아니다. 상기 도전성 필러(121)는 그 단부에 형성된 솔더캡(121a)을 포함할 수 있다. 상기 도전성 필러(121)는 제1반도체 다이(110)의 제2면(110b)에 형성된 본드 패드(112)와 전기적으로 접속된다. 결국 제2반도체 다이(120)는 제1반도체 다이(110)와 전기적으로 접속된다.
상기 제1인캡슐란트(130)는 제1반도체 다이(110)와, 제2반도체 다이(120)를 감싸서, 제1반도체 다이(110)와 제2반도체 다이(120)를 외부 환경으로부터 보호한다. 다만, 제1반도체 다이(110)는 제1면(110a)이 제1인캡슐란트(130)의 외측으로 노출된다. 즉, 제1인캡슐란트(130)는 제1반도체 다이(110)의 제2면(110b)과, 제2반도체 다이(120)를 감싼다. 상기 제1인캡슐란트(130)는 제1면(130a)이 제1반도체 다이(110)의 제2면(110b)과 접촉되며, 제1면(130a)의 반대면인 제2면(130b)을 갖는다. 상기 제1인캡슐란트(130)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
상기 언더 필러(140)는 제1반도체 다이(110)의 제1면(110a)으로 노출된 관통 전극(111)과 전기적으로 접속된다. 상기 언더 필러(140)는 카파 필러(Copper piller)일 수 있으며, 본 발명에서 상기 재질을 한정하는 것은 아니다. 상기 언더 필러(140)는 그 단부에 형성된 솔더캡(140a)을 포함할 수 있다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)는 예를 들면 플립칩 형태로 완성된다. 따라서, 이러한 플립칩 형태의 반도체 디바이스(100)는 그대로 마더보드 또는 메인 보드 등에 실장될 수 있다.
도 2를 참조하면, 도 1에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도가 도시되어 있다. 도 2에 도시된 바와 같이 반도체 디바이스의 제조 방법은 제1반도체 다이 준비 단계(S1), 캐리어 접착 단계(S2), 그라인딩 단계(S3), 본드 패드 형성 단계(S4), 제2반도체 다이 안착 단계(S5), 인캡슐레이션 단계(S6), 캐리어 분리 단계(S7), 언더 필러 형성 단계(S8) 및 싱귤레이션 단계(S9)를 포함한다.
이러한, 상기 반도체 디바이스(100)의 제조방법은 도 3a 내지 도 3k를 참조하여 자세히 설명하고자 한다.
도 3a를 참조하면, 반도체 디바이스(100)의 제조 방법에서 제1반도체 다이 준비 단계(S1)에 대한 단면도가 도시되어 있다. 상기 제1반도체 다이 준비 단계(S1)에서는 대략 평평한 제1면(110a)과, 제1면(110a)의 반대면인 제2면(110bx)을 갖으며, 제1면(110a)으로 노출된 다수의 관통 전극(111)을 포함하는 제1반도체 다이(110x)를 준비한다. 이때, 상기 제1반도체 다이(110x)의 제1면(110a)이 상부에 위치하고, 제2면(110bx)이 하부에 위치 한다. 상기 관통 전극(111)은 제1반도체 다이(110x)의 제1면(110a)에서 일정깊이를 갖도록 제1반도체 다이(110x)에 형성되어 있다. 상기 관통 전극(111)은 제1반도체 다이(110x)의 제2면(110aX)으로 노출되지 않는다. 상기 관통 전극(111)은 제1반도체 다이(110x)의 제1면(110a)에 관통홀을 형성하고, 이를 도전성 재질로 충진하여 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 관통 전극(111)은 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3b를 참조하면, 반도체 디바이스(100)의 제조 방법에서 캐리어 접착 단계(S2)에 대한 단면도가 도시되어 있다. 상기 캐리어 접착 단계(S2)에서는 제1반도체 다이(110x)의 제1면(110a)을 덮도록 캐리어(119)를 임시적으로 접착한다. 상기 캐리어(119)는 접착제(119a)에 의해 제1반도체 다이(110x)에 임시적으로 접착된다. 상기 캐리어(119)는 하기의 공정에서, 제1반도체 다이를 각 공정을 위한 장비로, 이동시 고정 및 다이 손상을 방지하기 위해 접착된다.
도 3c 및 도 3d를 참조하면, 반도체 디바이스(100)의 제조 방법에서 그라인딩 단계(S3)에 대한 단면도가 도시되어 있다. 상기 그라인딩 단계(S3)에서는 도 3c에 도시된 바와 같이, 제1반도체 다이(110)가 접착된 캐리어(119)를 뒤집어, 제1반도체 다이(110)의 제2면(110bx)을 상부에 위치시킨다. 즉, 이때 제1반도체 다이(110x)가 상부에 위치하고, 캐리어(119)가 하부에 위치한다. 그 후, 상기 그라인딩 단계(S3)에서는 도 3d에 도시된 바와 같이 제1반도체 다이(110x)의 제2면(110bx)을 그라인딩하여 제거하여, 관통 전극(111)을 제1반도체 다이(110)의 제2면(110b)으로 노출시킨다. 이에 따라 제1반도체 다이(110)는 반도체 디바이스(100)의 사양에 맞는 두께를 가질 수 있다. 상기 그라인딩 방법은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 그라인딩 방법을 한정하는 것은 아니다.
도 3e를 참조하면, 반도체 디바이스(100)의 제조 방법에서 본드 패드 형성 단계(S4)에 대한 단면도가 도시되어 있다. 상기 본드 패드 형성 단계(S4)에서는 제1반도체 다이(110)의 제2면(110b)에 본드 패드(112)를 형성한다. 보다 상세하게 설명하면, 본드 패드(112)는 제1반도체 다이(110)의 제2면(110b)로 노출된 관통 전극(111)과 전기적으로 접속되도록 형성된다. 상기 본드 패드(112)는 구리(Cu) 및 알루미늄(Al) 또는 이에 등가 하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 본드 패드(112)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3f를 참조하면, 반도체 디바이스(100)의 제조 방법에서 제2반도체 다이 안착 단계(S5)에 대한 단면도가 도시되어 있다. 상기 제2반도체 다이 안착 단계(S5)에서는 도전성 필러(121)를 구비하는 제2반도체 다이(120)를, 제1반도체 다이(110)의 제2면(110b)에 안착시킨다. 이때 제1반도체 다이(110)는 본드 패드(112)가 제2반도체 다이(120)의 도전성 필러(121)와 전기적으로 접속된다. 상기 도전성 필러(121)는 상기 도전성 필러(121)의 단부에 형성된 솔더 캡(121a)이 용융되며, 본드 패드(112)와 접속될 수 있다. 즉, 제2반도체 다이(120)는 제1반도체 다이(110)에 안착되어, 제1반도체 다이(110)와 전기적으로 접속된다.
도 3g를 참조하면, 반도체 디바이스(100)의 제조 방법에서 인캡슐레이션 단계(S6)에 대한 단면도가 도시되어 있다. 상기 인캡슐레이션 단계(S6)에서는 제1반도체 다이(110)의 제2면(110b)과, 제2반도체 다이(120)를 제1인캡슐란트(130)에 의해서 감싸지도록 인캡슐레이션된다. 상기 제1인캡슐란트(130)는 제1반도체 다이(110)의 본드 패드(112) 및 제2반도체 다이(120)의 도전성 필러(121)를 전기적으로 보호할 수 있다. 이와 같은 인캡슐레이션 단계(S6)에서는, 제1인캡슐란트(130)를 형성 시 열처리를 통해 경화시킬 수 있다.
도 3h를 참조하면, 반도체 디바이스(100)의 제조 방법에서 캐리어 분리 단계(S7)에 대한 단면도가 도시되어 있다. 상기 캐리어 분리 단계(S7)에서는, 캐리어 접착 단계(S2)에서 임시적으로 제1반도체 다이(110)의 제1면(110a)에 접착된 캐리어(119)를 분리한다. 상기 캐리어(119)는 접착제(119a)에 일정 자극을 통해 점착성의 강도를 저하시킨 후, 제1반도체 다이(110)에서 분리시킬 수 있다. 바람직하게는 상기 캐리어(119)의 접착제(119a)는 인캡슐레이션 단계(S6)에서, 제1인캡슐란트(130)의 경화를 위해 가해지는 열처리에 의해 점착성이 저하될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 그리고 상기 캐리어 분리 단계(S7)에서는 캐리어(119)가 분리하여, 제거함으로써 제1반도체 다이(110)의 제1면(110a)이 외부로 노출된다.
도 3i 및 도 3j를 참조하면, 반도체 디바이스(100)의 제조 방법에서 언더 필러 형성 단계(S8)에 대한 단면도가 도시되어 있다. 상기 언더 필러 형성 단계(S8)에서는 도 3i에 도시된 바와 같이, 제1반도체 다이(110)의 제2면(110b)을 덮는 제1인캡슐란트(130)를 뒤집어, 제1반도체 다이(110)의 제1면(110a)을 상부에 위치시킨다. 즉, 제1반도체 다이(110)가 상부에 위치하고, 제2반도체 다이(120) 및 제1인캡슐란트(130)가 하부에 위치한다. 이때, 제1인캡슐란트(130)는 제1반도체 다이(110) 및 제2반도체 다이(120)를 각 공정을 위한 장비로 이동시 고정하는 캐리어 역할을 할 수 있다. 또한, 언더 필러 형성 단계(S8)에서는 상부에 위치한 제1반도체 다이(110)의 제1면(110a)에 언더 필러(140)를 형성한다. 상기 언더 필러(140)는 카파 필러(Copper piller)일 수 있으며, 상기 언더 필러(140)의 단부에는 솔더캡(140a)이 더 형성될 수 있다.
상기 도 3k를 참조하면, 반도체 디바이스(100)의 제조 방법에서 싱귤레이션 단계(S9)에 대한 단면도가 도시되어 있다. 상기 싱귤레이션 단계(S9)에서는 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(미도시)을 이용하여, 다수의 반도체 디바이스를 낱개의 반도체 디바이스(100)로 다이싱(dicing)한다.
이와 같은 반도체 디바이스(100)의 제조 방법에서는 제1반도체 다이(110)에 제2반도체 다이(120)를 적층하고 제1인캡슐란트(130)를 형성한 후에, 캐리어(119)를 제거하므로, 얇은 두께의 웨이퍼에서 캐리어를 제거할때에 비해서 손쉽게 캐리어(119)를 제거할 수 있다. 또한 반도체 디바이스(100)의 제조 방법은 별도의 반도체 디바이스로 분리되기 이전에 캐리어(119)를 제거하므로 각각의 반도체 디바이스로 분리된 이후에 캐리어(119)를 제거할 때에 비해 캐리어(119)의 제거가 용이하다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 4에 도시된 바와 같이, 반도체 디바이스(200)는 반도체 디바이스(100), 회로기판(210), 언더필(220), 커버(230), 열전도성 접착제(240) 및 솔더볼(250)을 포함한다. 상기 반도체 디바이스(100)는 도 1에 도시된 반도체 디바이스(100)와 동일한 구성으로, 이하에서 플립칩 디바이스로 정의한다.
상기 플립칩 디바이스(100)는 상술한 바와 같이 일면으로 노출된 언더 필러(140)를 포함하며, 상기 언더 필러(140)가 회로기판(210)의 제2면(210b)에 실장된다.
상기 회로기판(210)은 회로패턴(211) 및 절연층(212)을 포함한다. 더불어, 이러한 회로기판(210)에는 수동 소자(260)가 실장 될 수도 있다. 또한, 상술한 바와 같이 플립칩 디바이스(100)의 언더 필러(140)는 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다.
상기 언더필(220)은 플립칩 디바이스(100)와 회로기판(210) 사이에 충진된다. 즉, 언더필(220)은 플립칩 디바이스(100)의 제1반도체 다이(110)의 제1면(110a)을 감싸는 동시에, 언더 필러(140)를 감싸도록 회로기판(210)에 형성된다. 따라서 플립칩 디바이스(100)와 회로기판(210) 사이의 열팽창 계수차에 따른 응력에 의해 플립칩 디바이스(100)와 회로기판(210)이 상호 분리를 방지할 수 있다.
상기 커버(230)는 플립칩 디바이스(100)를 감싸도록 회로기판(210)의 제2면(210b)에 부착된다. 따라서 플립칩 디바이스(100)는 커버(230)에 의해 외부 환경으로부터 보호된다. 이러한 커버(230)는 방열 성능 향상을 위해 금속, 세라믹 및 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 열전도성 접착제(240)는 플립칩 디바이스(100)와 커버(230), 커버(230)와 회로기판(210)의 제2면(210b) 사이에 개재된다. 이러한 열전도성 접착제(240)는 플립칩 디바이스(100)로부터 발생된 열이 신속하게 커버(230)로 전달되도록 한다. 물론, 열전도성 접착제(240)는 커버(230)가 플립칩 디바이스(100) 및 회로기판(210)에 고정되도록 하는 역할도 한다.
상기 솔더볼(250)은 회로기판(210)에서, 플립칩 디바이스(100)가 실장된 반대면인 제1면(210a)에 형성된다. 즉, 솔더볼(250)은 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다. 이러한 솔더볼(250)은 본 발명에 따른 반도체 디바이스(200)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 5에 도시된 바와 같이, 반도체 디바이스(300)는 플립칩 디바이스(100), 회로기판(210), 언더필(220), 제2인캡슐란트(330) 및 솔더볼(250)을 포함한다.
상기 반도체 디바이스(400)는 상기 플립칩 디바이스(100), 회로기판(210), 언더필(220) 및 솔더볼(250)이 도 4에 도시된 반도체 디바이스(200)와 동일한 구성이다. 그러므로 반도체 디바이스(300)에서, 도 4에 도시된 반도체 디바이스(200)와 상이한 제2인캡슐란트(330)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(330)는 플립칩 디바이스(100), 언더필(220) 및 회로기판(210)의 제2면(210b)을 감싸도록 형성된다. 즉, 제2인캡슐란트(330)는 플립칩 디바이스(100) 및 회로 기판(210)을 외부 환경으로부터 보호한다. 이때, 회로 기판(210)의 제1면(210a)은 제2인캡슐란트(330)의 외부로 노출된다. 즉, 회로 기판(210)에서 솔더볼(250)이 형성된 면은 외부로 노출된다. 상기 제2인캡슐란트(330)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 6에 도시된 바와 같이, 반도체 디바이스(400)는 플립칩 디바이스(100), 회로기판(210), 언더필(220), 제2인캡슐란트(430) 및 솔더볼(250)을 포함한다.
상기 반도체 디바이스(400)는 플립칩 디바이스(100), 회로기판(210), 언더필(220) 및 솔더볼(250)이 도 5에 도시된 반도체 디바이스(300)와 동일한 구성이다. 그러므로 반도체 디바이스(400)에서, 도 5에 도시된 반도체 디바이스(300)와 상이한 제2인캡슐란트(430)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(430)는 플립칩 디바이스(100), 언더필(220) 및 회로기판(210)의 제2면(210b)을 감싸도록 형성된다. 이때 제1인캡슐란트(130)의 제2면(130b)은 제2인캡슐란트(430)의 외부로 노출된다. 또한 회로 기판(210)에서 솔더볼(250)이 형성된 면인 제1면(210a)은 외부로 노출된다. 즉, 제2인캡슐란트(430)는 플립칩 디바이스(100)의 측면, 언더필(220) 및 회로 기판(210)의 제2면(210b)을 감싸도록 형성되어, 플립칩 디바이스(100) 및 회로 기판(210)을 외부 환경으로부터 보호한다. 상기 제2인캡슐란트(330)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 7에 도시된 바와 같이 반도체 디바이스(500)는 다수의 관통 전극(111)과 본드 패드(112)가 형성된 제1반도체 다이(110), 도전성 필러(121)가 형성된 제2반도체 다이(120), 제2반도체 다이(120)의 제1면(120a)을 감싸는 제1인캡슐란트(530) 및 제1반도체 다이(110)에 형성된 언더 필러(140)를 포함한다.
상기 반도체 디바이스(500)는 제1반도체 다이(110), 제2반도체 다이(120) 및 언더 필러(140)가 도 1에 도시된 반도체 디바이스(100)와 동일한 구성이다. 그러므로 반도체 디바이스(500)에서, 도 1에 도시된 반도체 디바이스(100)와 상이한, 제1인캡슐란트(530)를 위주로 설명하고자 한다.
상기 제1인캡슐란트(530)는 제1반도체 다이(110)의 제2면(110b)과, 제2반도체 다이(120)의 제1면(120a) 및 도전성 필러(121)를 감싸도록 형성된다. 즉, 제1인캡슐란트(530)는 제1반도체 다이(110)의 제2면(110b)과, 제2반도체 다이(120)의 제1면(120a) 사이에 개재된다. 상기 제1인캡슐란트(530)는 제1반도체 다이(110)의 제2면(110b)과 제2반도체 다이(120)의 제1면(120a)의 전기적 연결 관계를 외부 환경으로부터 보호한다. 그리고 상기 제1반도체 다이(110)의 제1면(110a)과, 제2반도체 다이(120)의 제2면(120b)은 제1인캡슐란트(530)의 외부로 노출된다. 상기 제1인캡슐란트(530)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 8에 도시된 바와 같이, 반도체 디바이스(600)는 반도체 디바이스(500), 회로기판(210), 언더필(220) 및 솔더볼(250)을 포함한다. 상기 반도체 디바이스(500)는 도 7에 도시된 반도체 디바이스(500)와 동일한 구성으로, 이하에서 플립칩 디바이스로 정의한다.
상기 플립칩 디바이스(500)는 상술한 바와 같이 일면으로 노출된 언더 필러(140)를 포함하며, 상기 언더 필러(140)가 회로기판(210)의 제2면(210b)에 실장된다.
상기 회로기판(210)은 회로패턴(211) 및 절연층(212)을 포함한다. 상술한 바와 같이 플립칩 디바이스(500)의 언더 필러(140)는 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다.
상기 언더필(220)은 플립칩 디바이스(500)와 회로기판(210) 사이에 충진된다. 즉, 언더필(220)은 플립칩 디바이스(500)의 제1반도체 다이(110)의 제1면(110a)을 감싸는 동시에, 언더 필러(140)를 감싸도록 회로기판(210)에 형성된다. 따라서 플립칩 디바이스(500)와 회로기판(210) 사이의 열팽창 계수차에 따른 응력에 의해 플립칩 디바이스(500)와 회로기판(210)이 상호 분리를 방지할 수 있다.
상기 제2인캡슐란트(630)는 플립칩 디바이스(500), 언더필(220) 및 회로기판(210)의 제2면(210b)을 감싸도록 형성된다. 즉, 제2인캡슐란트(630)는 플립칩 디바이스(500) 및 회로 기판(210)을 외부 환경으로부터 보호한다. 이때, 회로 기판(210)의 제1면(210a)은 제2인캡슐란트(630)의 외부로 노출된다. 즉, 회로 기판(210)에서 솔더볼(250)이 형성된 면은 외부로 노출된다. 상기 제2인캡슐란트(630)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
상기 솔더볼(250)은 회로기판(210)에서, 플립칩 디바이스(500)가 실장된 반대면인 제1면(210a)에 형성된다. 상기 솔더볼(250)은 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다. 이러한 솔더볼(250)은 본 발명에 따른 반도체 디바이스(600)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 9에 도시된 바와 같이, 반도체 디바이스(700)는 플립칩 디바이스(500), 회로기판(210), 언더필(220), 제2인캡슐란트(730) 및 솔더볼(250)을 포함한다.
상기 반도체 디바이스(700)는 플립칩 디바이스(500), 회로기판(210), 언더필(220) 및 솔더볼(250)이 도 8에 도시된 반도체 디바이스(600)와 동일한 구성이다. 그러므로 반도체 디바이스(700)에서, 도 8에 도시된 반도체 디바이스(600)와 상이한 제2인캡슐란트(730)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(730)는 플립칩 디바이스(500), 언더필(220) 및 회로기판(210)의 제2면(210b)을 감싸도록 형성된다. 이때 플립칩 디바이스(500)의 제2반도체 다이(120)의 제2면(120b)은 제2인캡슐란트(730)의 외부로 노출된다. 또한 회로 기판(210)에서 솔더볼(250)이 형성된 면인 제1면(210a)은 외부로 노출된다. 즉, 제2인캡슐란트(730)는 플립칩 디바이스(500)의 측면, 언더필(220) 및 회로 기판(210)의 제2면(210b)을 감싸도록 형성되어, 플립칩 디바이스(500) 및 회로 기판(210)을 외부 환경으로부터 보호한다. 상기 제2인캡슐란트(330)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 10에 도시된 바와 같이, 반도체 디바이스(800)는 플립칩 디바이스(500), 회로기판(210), 언더필(220), 제2인캡슐란트(730), 솔더볼(250) 및 커버(870)를 포함한다.
상기 반도체 디바이스(800)는 플립칩 디바이스(500), 회로기판(210), 언더필(220), 제2인캡슐란트(730) 및 솔더볼(250)이 도 9에 도시된 반도체 디바이스(700)와 동일한 구성이다. 그러므로 반도체 디바이스(800)에서, 도 9에 도시된 반도체 디바이스(700)와 상이한 커버(870)를 위주로 설명하고자 한다.
상기 커버(870)는 플립칩 디바이스(500)의 제2반도체 다이(120)의 제2면(120b)에 부착된다. 즉 커버(870)는 제2인캡슐란트(730)의 외부로 노출된 제2반도체 다이(120)의 제2면(120b)에 부착된다. 따라서 플립칩 디바이스(500)의 제2반도체 다이(120)는 커버(870)에 의해서 외부 환경으로부터 보호된다. 상기 커버(870)는 방열 성능 향상을 위해 금속, 세라믹 및 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 상기 커버(870)는 열전도성 접착제(미도시)에 의해 플립칩 디바이스(500)의 제2반도체 다이(120)의 제2면(120b)에 부착된다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 11에 도시된 바와 같이 반도체 디바이스(900)는 제1반도체 다이(910), 제2반도체 다이(120), 제1인캡슐란트(130) 및 도전성 범프(940)를 포함한다. 상기 반도체 디바이스(900)는 제1반도체 다이(910)의 언더 범프 메탈(913) 및 도전성 범프(940)를 제외하면, 도 1에 도시된 반도체 디바이스(100)과 동일하다. 따라서 이하에서 반도체 디바이스(900)는 제1반도체 다이(910)의 언더 범프 메탈(913) 및 도전성 범프(940)를 위주로 설명하고자 한다.
상기 제1반도체 다이(910)는 제1면(110a)에 형성된 다수의 언더 범프 메탈(913)을 포함한다. 상기 언더 범프 메탈(913)은 제1반도체 다이(910)의 제1면(110a)으로 노출된 관통 전극(111)과 전기적으로 접속된다. 즉, 관통 전극(111)은 제1반도체 다이(910)의 제1면(110a)에 형성된 언더 범프 메탈(913)과, 제2면(110b)에 형성된 본드 패드(112) 사이를 전기적으로 연결한다.
상기 도전성 범프(940)는 제1반도체 다이(910)의 제1면(110a)에 형성된다. 상기 도전성 범프(940)는 제1반도체 다이(910)의 제1면(110a)에 형성된 언더 범프 메탈(913)과 전기적으로 접속된다. 상기 도전성 범프(940)는 솔더 범프일 수 있으며, 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 중 선택된 하나로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(900)는 예를 들면 플립칩 형태로 완성된다. 따라서, 이러한 플립칩 형태의 반도체 디바이스(900)는 그대로 마더보드 또는 메인 보드 등에 실장될 수 있다.
도 12를 참조하면, 도 11에 도시된 반도체 디바이스의 제조 방법을 도시한 순서도가 도시되어 있다. 도 12에 도시된 바와 같이 반도체 디바이스의 제조 방법은 제1반도체 다이 준비 단계(S1), 언더 범프 메탈 형성 단계(S1A), 캐리어 접착 단계(S2A), 그라인딩 단계(S3), 본드 패드 형성 단계(S4), 제2반도체 다이 안착 단계(S5), 인캡슐레이션 단계(S6), 캐리어 분리 단계(S7A), 도전성 범프 형성 단계(S8A) 및 싱귤레이션 단계(S9)를 포함한다.
이러한, 상기 반도체 디바이스(900)의 제조방법은 도 13a 내지 도 13l을 참조하여 자세히 설명하고자 한다.
도 13a를 참조하면, 반도체 디바이스(900)의 제조 방법에서 제1반도체 다이 준비 단계(S1)에 대한 단면도가 도시되어 있다. 상기 제1반도체 다이 준비 단계(S1)는 도 2 및 도 3a에 도시되어 있는 반도체 다이 준비 단계(S1)와 동일하다.
도 13b를 참조하면, 반도체 디바이스(900)의 제조방법에서 언더 범프 메탈 형성 단계(S1A)에 대한 단면도가 도시되어 있다. 상기 언더 범프 메탈 형성 단계(S1A)에서는 제1반도체 다이(910x)의 제1면(110a)에 언더 범프 메탈(913)을 형성한다. 보다 상세하게 설명하면, 언더 범프 메탈(913)은 제1반도체 다이(910x)의 제1면(110a)으로 노출된 관통 전극(111)과 전기적으로 접속되도록 형성된다. 상기 언더 범프 메탈(913)은 골드층, 니켈층 및 구리층 또는 골드층, 니켈층 및 알루미늄층이 순차적으로 적층되어 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 13c를 참조하면, 반도체 디바이스(900)의 제조 방법에서 캐리어 접착 단계(S2A)에 대한 단면도가 도시되어 있다. 상기 캐리어 접착 단계(S2A)에서는 제1반도체 다이(910x)의 제1면(110a)을 덮도록 캐리어(119)를 임시적으로 접착한다. 상기 캐리어(119)는 접착제(119a)에 의해 제1반도체 다이(910x)의 제1면(110a)에 언더 범프 메탈(913)을 덮도록 임시적으로 접착된다. 상기 캐리어(119)는 하기의 공정에서, 제1반도체 다이를 각 공정을 위한 장비로, 이동시 고정 및 다이 손상을 방지하기 위해 접착된다.
도 13d 및 도 13e를 참조하면, 반도체 디바이스(900)의 제조 방법에서 그라인딩 단계(S3)에 대한 단면도가 도시되어 있다. 상기 그라인딩 단계(S3)는 도 3c 및 도 3d에 도시된 반도체 디바이스(100)의 그라인딩 단계(S3)와 동일하다.
도 13f를 참조하면, 반도체 디바이스(900)의 제조 방법에서 본드 패드 형성 단계(S4)에 대한 단면도가 도시되어 있다. 상기 본드 패드 형성 단계(S4)는 도 3e에 도시된 반도체 디바이스(100)의 그라인딩 단계(S3)와 동일하다.
도 13g를 참조하면, 반도체 디바이스(900)의 제조 방법에서 제2반도체 다이 안착 단계(S5)에 대한 단면도가 도시되어 있다. 상기 제2반도체 다이 안착 단계(S5)는 도 3f에 도시된 반도체 디바이스(100)의 제2반도체 다이 안착 단계(S5)와 동일하다.
도 13h를 참조하면, 반도체 디바이스(900)의 제조 방법에서 인캡슐레이션 단계(S6)에 대한 단면도가 도시되어 있다. 상기 인캡슐레이션 단계(S6)는 도 3g에 도시된 반도체 디바이스(100)의 인캡슐레이션 단계(S6)와 동일하다.
도 13i를 참조하면, 반도체 디바이스(900)의 제조 방법에서 캐리어 분리 단계(S7A)에 대한 단면도가 도시되어 있다. 상기 캐리어 분리 단계(S7A)에서는, 캐리어 접착 단계(S2A)에서 임시적으로 제1반도체 다이(910)의 제1면(110a)에 접착된 캐리어(119)를 분리한다. 상기 캐리어(119)는 접착제(119a)에 일정 자극을 통해 점착성의 강도를 저하시킨 후, 제1반도체 다이(910)에서 분리시킬 수 있다. 바람직하게는 상기 캐리어(119)의 접착제(119a)는 인캡슐레이션 단계(S6)에서, 제1인캡슐란트(130)의 경화를 위해 가해지는 열처리에 의해 점착성이 저하될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 그리고 상기 캐리어 분리 단계(S7)에서는 캐리어(119)가 분리하여, 제거함으로써 제1반도체 다이(910)의 제1면(110a) 및 언더 범프 메탈(913)이 외부로 노출된다.
도 13j 및 도 13k를 참조하면, 반도체 디바이스(900)의 제조 방법에서 도전성 범프 형성 단계(S8A)에 대한 단면도가 도시되어 있다. 상기 도전성 범프 형성 단계(S8A)에서는 도 13j에 도시된 바와 같이, 제1반도체 다이(910)의 제2면(110b)을 덮는 제1인캡슐란트(130)를 뒤집어, 제1반도체 다이(910)의 제1면(110a)을 상부에 위치시킨다. 즉, 제1반도체 다이(910)가 상부에 위치하고, 제2반도체 다이(120) 및 제1인캡슐란트(130)가 하부에 위치한다. 이때, 제1인캡슐란트(130)는 제1반도체 다이(910) 및 제2반도체 다이(120)를 각 공정을 위한 장비로 이동시 고정하는 캐리어 역할을 할 수 있다. 또한, 도전성 범프 형성 단계(S8A)에서는 상부에 위치한 제1반도체 다이(910)의 제1면(110a)에 도전성 범프(940)를 형성한다. 좀더 자세하게 상기 도전성 범프(940)는 언더 범프 메탈(913)과 접속되도록, 제1반도체 다이(910)의 제1면(110a)에 형성된다.
상기 도 13l를 참조하면, 반도체 디바이스(900)의 제조 방법에서 싱귤레이션 단계(S9)에 대한 단면도가 도시되어 있다. 상기 싱귤레이션 단계(S9)에서는 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(미도시)을 이용하여, 다수의 반도체 디바이스를 낱개의 반도체 디바이스(900)로 다이싱(dicing)한다.
이와 같은 반도체 디바이스(900)의 제조 방법에서는 제1반도체 다이(910)에 제2반도체 다이(120)를 적층하고 제1인캡슐란트(130)를 형성한 후에, 캐리어(119)를 제거하므로, 얇은 두께의 웨이퍼에서 캐리어를 제거할 때에 비해서 손쉽게 캐리어(119)를 제거할 수 있다. 또한 반도체 디바이스(900)의 제조 방법은 별도의 반도체 디바이스로 분리되기 이전에 캐리어(119)를 제거하므로 각각의 반도체 디바이스로 분리된 이후에 캐리어(119)를 제거할 때에 비해 캐리어(119)의 제거가 용이하다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 14에 도시된 바와 같이, 반도체 디바이스(1000)는 반도체 디바이스(900), 회로기판(1010), 언더필(1020), 커버(1030), 열전도성 접착제(1040) 및 솔더볼(1050)을 포함한다. 상기 반도체 디바이스(900)는 도 11에 도시된 반도체 디바이스(900)와 동일한 구성으로, 이하에서 플립칩 디바이스로 정의한다.
상기 플립칩 디바이스(900)는 상술한 바와 같이 일면으로 노출된 도전성 범프(940)를 포함하며, 상기 도전성 범프(940)가 회로기판(1010)의 제2면(1010b)에 실장된다.
상기 회로기판(1010)은 회로패턴(1011) 및 절연층(1012)을 포함한다. 더불어, 이러한 회로기판(1010)에는 수동 소자(1060)가 실장될 수도 있다. 또한, 상술한 바와 같이 플립칩 디바이스(900)의 도전성 범프(940)는 회로기판(1010)의 회로패턴(1011)에 전기적으로 접속된다.
상기 언더필(1020)은 플립칩 디바이스(900)와 회로기판(1010) 사이에 충진된다. 즉, 언더필(1020)은 플립칩 디바이스(900)의 제1반도체 다이(910)의 제1면(110a)을 감싸는 동시에, 도전성 범프(940)를 감싼다. 따라서 플립칩 디바이스(900)와 회로기판(1010) 사이의 열팽창 계수차에 따른 응력에 의해 플립칩 디바이스(900)와 회로기판(1010)이 상호 분리를 방지할 수 있다.
상기 커버(1030)는 플립칩 디바이스(900)를 감싸도록 회로기판(1010)에 부착된다. 따라서 플립칩 디바이스(900)는 커버(1030)에 의해 외부 환경으로부터 보호된다. 이러한 커버(1030)는 방열 성능 향상을 위해 금속, 세라믹 및 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 열전도성 접착제(1040)는 플립칩 디바이스(900)와 커버(1030), 커버(1030)와 회로기판(1010) 사이에 개재된다. 이러한 열전도성 접착제(1040)는 플립칩 디바이스(900)로부터 발생된 열이 신속하게 커버(1030)로 전달되도록 한다. 물론, 열전도성 접착제(1040)는 커버(1030)가 플립칩 디바이스(900) 및 회로기판(1010)에 고정되도록 하는 역할도 한다.
상기 솔더볼(1050)은 회로기판(1010)에서, 플립칩 디바이스(900)가 실장된 반대면인 제1면(1010a)에 형성된다. 즉, 솔더볼(1050)은 회로기판(1010)의 회로패턴(1011)에 전기적으로 접속된다. 이러한 솔더볼(1050)은 본 발명에 따른 반도체 디바이스(1000)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 15에 도시된 바와 같이, 반도체 디바이스(1100)는 플립칩 디바이스(900), 회로기판(1010), 언더필(1020), 제2인캡슐란트(1130) 및 솔더볼(1050)을 포함한다.
상기 반도체 디바이스(1200)는 상기 플립칩 디바이스(900), 회로기판(1010), 언더필(1020) 및 솔더볼(1050)이 도 14에 도시된 반도체 디바이스(1000)와 동일한 구성이다. 그러므로 반도체 디바이스(1100)에서, 도 14에 도시된 반도체 디바이스(1000)와 상이한 제2인캡슐란트(1130)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(1130)는 플립칩 디바이스(900), 언더필(1020) 및 회로기판(1010)의 제2면(1010b)을 감싸도록 형성된다. 즉, 제2인캡슐란트(1130)는 플립칩 디바이스(900) 및 회로 기판(1010)을 외부 환경으로부터 보호한다. 이때, 회로 기판(1010)의 제1면(1010a)은 제2인캡슐란트(1130)의 외부로 노출된다. 즉, 회로 기판(1010)에서 솔더볼(1050)이 형성된 면은 외부로 노출된다. 상기 제2인캡슐란트(1130)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 16을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 16에 도시된 바와 같이, 반도체 디바이스(1200)는 플립칩 디바이스(900), 회로기판(1010), 언더필(1020), 제2인캡슐란트(1230) 및 솔더볼(1050)을 포함한다.
상기 반도체 디바이스(1200)는 플립칩 디바이스(900), 회로기판(1010), 언더필(1020) 및 솔더볼(1050)이 도 15에 도시된 반도체 디바이스(1100)와 동일한 구성이다. 그러므로 반도체 디바이스(1200)에서, 도 15에 도시된 반도체 디바이스(1100)와 상이한 제2인캡슐란트(1230)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(1230)는 플립칩 디바이스(900), 언더필(1020) 및 회로기판(1010)의 제2면(1010b)을 감싸도록 형성된다. 이때 제1인캡슐란트(130)의 제2면(130b)은 제2인캡슐란트(1230)의 외부로 노출된다. 또한 회로 기판(1010)에서 솔더볼(1050)이 형성된 면인 제1면(1010a)은 외부로 노출된다. 즉, 제2인캡슐란트(1230)는 플립칩 디바이스(900)의 측면, 언더필(1020) 및 회로 기판(1010)의 제2면(1010b)을 감싸도록 형성되어, 플립칩 디바이스(900) 및 회로 기판(1010)을 외부 환경으로부터 보호한다. 상기 제2인캡슐란트(1130)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 17을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 17에 도시된 바와 같이 반도체 디바이스(1300)는 다수의 관통 전극(111)과 본드 패드(112)가 형성된 제1반도체 다이(910), 도전성 필러(121)가 형성된 제2반도체 다이(120), 제2반도체 다이(120)의 제1면(120a)을 감싸는 제1인캡슐란트(1330) 및 제1반도체 다이(910)에 형성된 도전성 범프(940)를 포함한다.
상기 반도체 디바이스(1300)는 제1반도체 다이(910), 제2반도체 다이(120) 및 도전성 범프(940)가 도 11에 도시된 반도체 디바이스(900)와 동일한 구성이다. 그러므로 반도체 디바이스(1300)에서, 도 11에 도시된 반도체 디바이스(900)와 상이한, 제1인캡슐란트(1330)를 위주로 설명하고자 한다.
상기 제1인캡슐란트(1330)는 제1반도체 다이(910)의 제2면(110b)과, 제2반도체 다이(120)의 제1면(120a) 및 도전성 필러(121)를 감싸도록 형성된다. 즉, 제1인캡슐란트(1330)는 제1반도체 다이(910)의 제2면(110b)과, 제2반도체 다이(120)의 제1면(120a) 사이에 개재된다. 상기 제1인캡슐란트(1330)는 제1반도체 다이(910)의 제2면(110b)과 제2반도체 다이(120)의 제1면(120a)의 전기적 연결 관계를 외부 환경으로부터 보호한다. 그리고 상기 제1반도체 다이(910)의 제1면(110a)과, 제2반도체 다이(120)의 제2면(120b)은 제1인캡슐란트(1330)의 외부로 노출된다. 상기 제1인캡슐란트(1330)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 18을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 18에 도시된 바와 같이, 반도체 디바이스(1400)는 반도체 디바이스(1300), 회로기판(1010), 언더필(1020) 및 솔더볼(1050)을 포함한다. 상기 반도체 디바이스(1300)는 도 17에 도시된 반도체 디바이스(1300)와 동일한 구성으로, 이하에서 플립칩 디바이스로 정의한다.
상기 플립칩 디바이스(1300)는 상술한 바와 같이 일면으로 노출된 도전성 범프(940)를 포함하며, 상기 도전성 범프(940)가 회로기판(1010)의 제2면(1010b)에 실장된다.
상기 회로기판(1010)은 회로패턴(1011) 및 절연층(1012)을 포함한다. 상술한 바와 같이 플립칩 디바이스(1300)의 도전성 범프(940)는 회로기판(1010)의 회로패턴(1011)에 전기적으로 접속된다.
상기 언더필(1020)은 플립칩 디바이스(1300)와 회로기판(1010) 사이에 충진된다. 즉, 언더필(1020)은 플립칩 디바이스(1300)의 제1반도체 다이(910)의 제1면(110a)을 감싸는 동시에, 도전성 범프(940)를 감싸도록 회로기판(1010)에 형성된다. 따라서 플립칩 디바이스(1300)와 회로기판(1010) 사이의 열팽창 계수차에 따른 응력에 의해 플립칩 디바이스(1300)와 회로기판(1010)이 상호 분리를 방지할 수 있다.
상기 제2인캡슐란트(1430)는 플립칩 디바이스(1300), 언더필(1020) 및 회로기판(1010)의 제2면(1010b)을 감싸도록 형성된다. 즉, 제2인캡슐란트(1430)는 플립칩 디바이스(1300) 및 회로 기판(1010)을 외부 환경으로부터 보호한다. 이때, 회로 기판(1010)의 제1면(1010a)은 제2인캡슐란트(1430)의 외부로 노출된다. 즉, 회로 기판(1010)에서 솔더볼(1050)이 형성된 면은 외부로 노출된다. 상기 제2인캡슐란트(1430)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
상기 솔더볼(1050)은 회로기판(1010)에서, 플립칩 디바이스(1300)가 실장된 반대면인 제1면(1010a)에 형성된다. 상기 솔더볼(1050)은 회로기판(1010)의 회로패턴(1011)에 전기적으로 접속된다. 이러한 솔더볼(1050)은 본 발명에 따른 반도체 디바이스(1400)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 19에 도시된 바와 같이, 반도체 디바이스(1500)는 플립칩 디바이스(1300), 회로기판(1010), 언더필(1020), 제2인캡슐란트(1530) 및 솔더볼(1050)을 포함한다.
상기 반도체 디바이스(1500)는 플립칩 디바이스(1300), 회로기판(1010), 언더필(1020) 및 솔더볼(1050)이 도 18에 도시된 반도체 디바이스(1400)와 동일한 구성이다. 그러므로 반도체 디바이스(1500)에서, 도 18에 도시된 반도체 디바이스(1400)와 상이한 제2인캡슐란트(1530)를 위주로 설명하고자 한다.
상기 제2인캡슐란트(1530)는 플립칩 디바이스(1300), 언더필(1020) 및 회로기판(1010)의 제2면(1010b)을 감싸도록 형성된다. 이때 플립칩 디바이스(1300)의 제2반도체 다이(120)의 제2면(120b)은 제2인캡슐란트(1530)의 외부로 노출된다. 또한 회로 기판(1010)에서 솔더볼(1050)이 형성된 면인 제1면(1010a)은 외부로 노출된다. 즉, 제2인캡슐란트(1530)는 플립칩 디바이스(1300)의 측면, 언더필(1020) 및 회로 기판(1010)의 제2면(1010b)을 감싸도록 형성되어, 플립칩 디바이스(1300) 및 회로 기판(1010)을 외부 환경으로부터 보호한다. 상기 제2인캡슐란트(1130)는 전기적 절연물질인 에폭시 계열의 수지로 이루어질 수 있다.
도 20을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도가 도시되어 있다. 도 20에 도시된 바와 같이, 반도체 디바이스(1600)는 플립칩 디바이스(1300), 회로기판(1010), 언더필(1020), 제2인캡슐란트(1530), 솔더볼(1050) 및 커버(1670)를 포함한다.
상기 반도체 디바이스(1600)는 플립칩 디바이스(1300), 회로기판(1010), 언더필(1020), 제2인캡슐란트(1530) 및 솔더볼(1050)이 도 19에 도시된 반도체 디바이스(1500)와 동일한 구성이다. 그러므로 반도체 디바이스(1600)에서, 도 19에 도시된 반도체 디바이스(1500)와 상이한 커버(1670)를 위주로 설명하고자 한다.
상기 커버(1670)는 플립칩 디바이스(1300)의 제2반도체 다이(120)의 제2면(120b)에 부착된다. 즉 커버(1670)는 제2인캡슐란트(1530)의 외부로 노출된 제2반도체 다이(120)의 제2면(120b)에 부착된다. 따라서 플립칩 디바이스(1300)의 제2반도체 다이(120)는 커버(1670)에 의해서 외부 환경으로부터 보호된다. 상기 커버(1670)는 방열 성능 향상을 위해 금속, 세라믹 및 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 상기 커버(1670)는 열전도성 접착제(미도시)에 의해 플립칩 디바이스(1300)의 제2반도체 다이(120)의 제2면(120b)에 부착된다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400; 반도체 디바이스
110, 310; 제1반도체 다이 120; 제2반도체 다이
130; 제1인캡슐란트 140; 언더 필러
340; 도전성 범프

Claims (24)

  1. 제1면으로 노출된 관통 전극을 갖는 제1반도체 다이를 준비하는 단계;
    상기 제1반도체 다이의 제1면에 캐리어를 접착시키는 캐리어 접착 단계;
    상리 제1반도체 다이의 제1면의 반대면인, 제2면으로 노출된 관통전극과 접속되도록 본드 패드를 형성하는 단계;
    상기 본드패드에 제2반도체 다이의 제1면에 형성된 도전성 필러가 접속되도록, 상기 제2반도체 다이를 상기 제1반도체 다이의 제2면에 안착시키는 제2반도체 다이 안착 단계;
    상기 제2반도체 다이와 상기 제1반도체 다이의 제2면을 덮도록 제1인캡슐란트로 인캡슐레이션 하는 인캡슐레이션 단계; 및
    상기 제1반도체 다이의 제1면에 접착된 캐리어를 분리하는 캐리어 분리 단계를 포함하며,
    상기 제1반도체 다이는 다수의 반도체 다이를 구비하는 웨이퍼 형태인 것을 특징으로 하는 반도체 디바이스의 제조방법.
  2. 청구항 1에 있어서,
    상기 캐리어 접착 단계 이후에는
    상기 제1반도체 다이의 제2면을 그라인딩하여, 상기 제2면으로 상기 관통전극을 노출시키는 그라인딩 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  3. 청구항 1에 있어서,
    상기 캐리어 분리 단계 이후에는
    상기 제1반도체 다이의 제1면으로 노출된 관통 전극과 접속되도록, 상기 제1반도체 다이의 제1면에 언더 필러를 형성하는 언더 필러 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  4. 청구항 3에 있어서,
    상기 언더 필러 형성 단계 이후에는,
    적층된 상기 제1반도체 다이 및 제2반도체 다이를 다이싱하여, 낱개의 반도체 디바이스로 분리하는 싱귤레이션 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  5. 청구항 1항에 있어서,
    상기 제1반도체 다이 준비 단계 이후에는
    상기 제1반도체 다이의 상기 제1면으로 노출된 상기 관통 전극과 각각 접속되도록 다수의 언더 범프 메탈을 형성하는 언더 범프 메탈 형성 단계를 더 포함하며,
    상기 캐리어 접착 단계에서는 상기 언더 범프 메탈을 덮도록, 상기 제1반도체 다이의 제1면에 상기 캐리어를 접착제를 통해 부착하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  6. 청구항 5에 있어서,
    상기 캐리어 접착 단계 이후에는
    상기 제1반도체 다이의 제2면을 그라인딩하여, 상기 제2면으로 상기 관통전극을 노출시키는 그라인딩 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  7. 청구항 5에 있어서,
    상기 캐리어 분리 단계에서는
    상기 제1반도체 다이의 제1면에 접착된 캐리어를 분리하여, 상기 언더 범프 메탈을 외부로 노출시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  8. 청구항 7에 있어서,
    상기 캐리어 분리 단계 이후에는,
    상기 언더 범프 메탈에 접속되도록, 상기 제1반도체 다이의 제1면에 도전성 범프를 형성하는 도전성 범프 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  9. 청구항 8에 있어서,
    상기 도전성 범프 형성 단계 이후에는,
    적층된 상기 제1반도체 다이 및 제2반도체 다이를 다이싱하여, 낱개의 반도체 디바이스로 분리하는 싱귤레이션 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  10. 제1면과 상기 제1면의 반대면인 제2면을 갖으며, 상기 제2면에 형성된 다수의 본드 패드와, 제1면과 제2면 사이를 관통하고 상기 다수의 본드패드에 각각 접속된 다수의 관통 전극을 포함하는 제1반도체 다이;
    상기 본드 패드와 접속된 도전성 필러가 제1면에 형성된 제2반도체 다이;
    상기 제1반도체 다이의 제2면에 형성되어, 상기 관통 전극과 전기적으로 연결된 도전성 부재; 및
    상기 제1반도체 다이의 제2면과, 상기 제2반도체 다이를 덮도록 형성된 제1인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 청구항 10에 있어서,
    상기 도전성 부재는
    상기 제2반도체 다이의 제2면에 형성되어, 상기 관통 전극과 접속된 언더 필러인 것을 특징으로 하는 반도체 디바이스.
  12. 청구항 10에 있어서,
    상기 제1반도체 다이는
    상기 관통 전극과 각각 접속되도록 상기 제1반도체 다이의 상기 제1면에 형성된 다수의 언더 범프 메탈을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 청구항 12에 있어서,
    상기 도전성 부재는
    상기 제2반도체 다이의 제2면에 형성되어, 상기 언더 범프 메탈과 접속된 도전성 범프인 것을 특징으로 하는 반도체 디바이스.
  14. 삭제
  15. 청구항 10에 있어서,
    제1면과, 상기 제1면의 반대면인 제2면을 갖고, 상기 제2면으로 노출된 도전성 패턴이 상기 도전성 부재와 접속된 것을 특징으로 하는 회로 기판을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 청구항 15에 있어서,
    상기 회로 기판과 상기 제1반도체 다이 사이에는 언더필이 충진된 것을 특징으로 하는 반도체 디바이스.
  17. 청구항 15에 있어서,
    상기 회로 기판의 제2면, 제1반도체 다이, 제2 반도체 다이 및 제1인캡슐란트를 덮도록 형성된 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 청구항 17에 있어서,
    상기 제1인캡슐란트의 상기 제2면은 상기 제2인캡슐란트의 외부로 노출된 것을 특징으로 하는 반도체 디바이스.
  19. 청구항 15에 있어서,
    상기 회로 기판의 제2면, 제1반도체 다이 및 제2 반도체 다이를 덮도록, 상기 회로 기판에 부착된 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 청구항 10에 있어서,
    상기 제2반도체 다이의 상기 제2면은 상기 제1인캡슐란트의 외부로 노출된 것을 특징으로 하는 반도체 디바이스.
  21. 청구항 20에 있어서,
    제1면과, 상기 제1면의 반대면인 제2면을 갖고, 상기 제2면으로 노출된 도전성 패턴이 상기 도전성 부재와 접속된 것을 특징으로 하는 회로 기판을 더 포함하고,
    상기 회로 기판의 제2면, 제1반도체 다이, 제2 반도체 다이 및 제1인캡슐란트를 덮도록 형성된 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  22. 청구항 21에 있어서,
    상기 제2반도체 다이의 상기 제2면은 상기 제2인캡슐란트의 외부로 노출된 것을 특징으로 하는 반도체 디바이스.
  23. 청구항 22에 있어서,
    상기 제2인캡슐란트의 외부로 노출된 상기 제2반도체 다이의 제2면에 접착된 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  24. 청구항 20에 있어서,
    제1면과, 상기 제1면의 반대면인 제2면을 갖고, 상기 제2면으로 노출된 도전성 패턴이 상기 도전성 부재와 접속된 것을 특징으로 하는 회로 기판을 더 포함하고,
    상기 회로 기판의 제2면, 제1반도체 다이 및 제2 반도체 다이를 덮도록, 상기 회로 기판에 부착된 커버를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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