CN116072554A - 扇出封装方法 - Google Patents
扇出封装方法 Download PDFInfo
- Publication number
- CN116072554A CN116072554A CN202211636697.2A CN202211636697A CN116072554A CN 116072554 A CN116072554 A CN 116072554A CN 202211636697 A CN202211636697 A CN 202211636697A CN 116072554 A CN116072554 A CN 116072554A
- Authority
- CN
- China
- Prior art keywords
- packaging
- package
- substrate
- layer
- rewiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 136
- 238000000034 method Methods 0.000 title claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 239000004033 plastic Substances 0.000 claims abstract description 21
- 230000017525 heat dissipation Effects 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 7
- 238000000465 moulding Methods 0.000 claims description 7
- 239000003292 glue Substances 0.000 claims description 6
- 239000000178 monomer Substances 0.000 claims description 6
- 239000005022 packaging material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 238000012858 packaging process Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000003466 welding Methods 0.000 description 4
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000012778 molding material Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002633 protecting effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明提供一种扇出封装方法,所述方法包括:将封装基板的第一表面与刚性载板键合;将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接;将待封装芯片的引脚与所述重布线封装层第二表面对应的连接点进行电连接,形成第一中间封装件;对所述第一中间封装件的间隙和周围进行回填和塑封。本发明提供的扇出封装方法,能够简化封装流程并能够防止封装过程中发生的翘曲,有效提高封装良率。
Description
技术领域
本发明涉及芯片封装技术领域,尤其涉及一种扇出封装方法。
背景技术
在高端芯片封装过程中,因为芯片集成度较高,导致封装基板的设计层数过高,扇出封装无法完全替代基板,因此扇出想要在高端芯片封装过程中使用,必须先完成芯片级的扇出封装体后,再将封装体与基板做倒装焊焊接,此过程包含扇出封装工艺,芯片倒装焊封装工艺,中间过程较为复杂,且需要考虑扇出封装体的整体收缩值,防止封装体对基板做焊接时无法对位,另外封装过程中的基板翘曲也会让整个封装过程风险较高。
发明内容
本发明提供的扇出封装方法,能够简化封装流程并能够防止封装过程中发生的翘曲,有效提高封装良率。
本发明提供一种扇出封装方法,所述方法包括:
将封装基板的第一表面与刚性载板键合;
将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接;
将待封装芯片的引脚与所述重布线封装层第二表面对应的连接点进行电连接,形成第一中间封装件;
对所述第一中间封装件的间隙和周围进行回填和塑封。
可选地,在将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接的步骤之前,还包括:
将被动器件设置在所述封装基板上,使所述被动器件与所述封装基板形成电连接。
可选地,将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接之后,还包括:将被动器件设置在所述重布线封装层上,使所述被动器件与所述重布线封装层形成电连接。
可选地,对所述中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
对回填材料和塑封材料进行减薄,以使芯片的背面露出,形成第二中间封装件;
在所述第二中间封装件的背面设置散热金属层。
可选地,对所述第一中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
将所述刚性载板与所述封装基板进行拆键合,并移除残留的键合胶。
可选地,对所述第一中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
对所述封装基板和重布线封装层进行切割,以形成具有预定芯片数量的封装单体。
可选地,还包括:将所述封装单体与散热盖连接,其中,所述封装单体的芯片背面通过导热材料与所述散热盖接触。
可选地,所述封装基板和所述重布线封装层具有多个封装区域,每个所述封装区域对应于一个封装单体。
可选地,所述封装基板的顶层具有裸露的金属层。
可选地,所述刚性载板包括金属载板或玻璃载板。
本发明提供的技术方案,通过将基板与刚性载板进行键合,能够有效的防止在封装过程中产生的翘曲以及收缩等因素造成的对位错误,避免发生因对位错误导致的断路风险。同时,本发明提供的技术方案将扇出封装体与基板互联的工艺结合,将键合了刚性载板的基板逐层封装重布线封装层和芯片,可以实现简化扇出封装体与基板互联的工艺步骤。
附图说明
图1为本发明一实施例扇出封装方法的流程图;
图2为本发明另一实施例扇出封装方法的封装基板结构;
图3为本发明另一实施例扇出封装方法的键合刚性载板后的结构;
图4为本发明另一实施例扇出封装方法的设置重布线封装层后的结构;
图5为本发明另一实施例扇出封装方法的设置被动器件后的结构;
图6为本发明另一实施例扇出封装方法的设置芯片后的结构;
图7为本发明另一实施例扇出封装方法的芯片的排布结构;
图8为本发明另一实施例扇出封装方法的回填和塑封后的结构;
图9为本发明另一实施例扇出封装方法的暴露芯片背面的结构;
图10为本发明另一实施例扇出封装方法的形成散热金属层的结构;
图11为本发明另一实施例扇出封装方法的拆键合后的结构;
图12为本发明另一实施例扇出封装方法的切割后的结构;
图13为本发明另一实施例扇出封装方法的安装散热盖后的结构;
图14为本发明另一实施例扇出封装方法的设置被动器件后的结构;
图15为本发明另一实施例扇出封装方法的设置芯片后的结构
图16为本发明另一实施例扇出封装方法的设置散热金属层后的结构;
图17为本发明另一实施例扇出封装方法的设置散热后盖后的结构。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供一种扇出封装方法,如图1所示,所述方法包括:
步骤100,将封装基板的第一表面与刚性载板键合;
在一些实施例中,封装基板具有两个表面,其中一个表面为连接重布线封装基板的表面,另一个表面为封装完成后暴露在外的表面。在本实施方式中,第一表面为封装完成后暴露在外的表面。将封装基板与刚性载板进行键合是指将封装基板通过黏贴等方式进行连接,该连接方式应当能够在完成封装后进行拆卸。刚性载板能够有效的对封装基板进行刚性支撑,避免在封装的过程中发生翘曲或收缩等。
步骤200,将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接;
在一些实施例中,重布线封装层是指具有多条金属线的封装器件,重布线封装层具有两个表面,其中一个表面的连接点与封装基板上的连接点意义对应,另一个表面上的连接点与待封装的芯片上的引脚对应。重布线封装层用来将待封装的芯片与封装基板形成电连接。
步骤300,将待封装芯片的引脚与所述重布线封装层第二表面对应的连接点进行电连接,形成第一中间封装件;
在一些实施例中,待封装的芯片的引脚与重布线封装成第二表面形成电连接之后,通过重布线封装层与封装基板形成了电连接,从而,能够通过封装基板与其他器件进行组合。
步骤400,对所述第一中间封装件的间隙和周围进行回填和塑封。
在一些实施例中,在回填和塑封的过程中,对多个芯片之间的空隙以及多个芯片周围进行绝缘材料的回填和塑封,从而,对芯片形成固定和保护的作用。
本发明实施例提供的技术方案,通过将基板与刚性载板进行键合,能够有效的防止在封装过程中产生的翘曲以及收缩等因素造成的对位错误,避免发生因对位错误导致的断路风险。同时,本发明提供的技术方案将扇出封装体与基板互联的工艺结合,将键合了刚性载板的基板逐层封装重布线封装层和芯片,可以实现简化扇出封装体与基板互联的工艺步骤。
作为一种可选的实施方式,在将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接的步骤之前,还包括:
将被动器件设置在所述封装基板上,使所述被动器件与所述封装基板形成电连接。
在一些实施例中,被动器件是指无源器件,例如电容、电感及电阻等。在封装的过程中,如果需要搭配被动器件,可以在封装基板上预留连接被动器件的连接点,在封装基板键合在刚性载板上之后,将被动器件设置在封装基板上。
作为一种可选的实施方式,将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接之后,还包括:将被动器件设置在所述重布线封装层上,使所述被动器件与所述重布线封装层形成电连接。
在一些实施例中,在封装的过程中,如果需要搭配被动器件,还可以在重布线封装层上预留连接被动器件的连接点,在重布线封装层与封装基板形成电连接后,将被动器件连接在重布线封装层上。
在上述两种实施方式中,一种是将被动器件设置在重布线封装层上,这种封装方式能够有效的减少整体的封装厚度,这是由于被动器件与芯片占用同一层,无需额外占用厚度空间。而另一种是将被动器件设置在封装基板上,这种封装方式能够将被动器件覆盖在重布线封装层内,从而,使重布线封装层对被动器件形成有效的保护。
作为一种可选的实施方式,对所述中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
对回填材料和塑封材料进行减薄,以使芯片的背面露出,形成第二中间封装件;
在一些实施例中,在对中间封装件的间隙和周围进行回填和塑封的过程中,回填材料和塑封材料往往会对芯片形成覆盖,考虑到芯片的散热问题,需要对回填材料和塑封材料进行去除,知道露出芯片的背面。
在所述第二中间封装件的背面设置散热金属层。
在一些实施例中,第二中间件封装件的背面设置散热金属层,能够有效的向外导出芯片的热量,作为一种优选的实施方式,散热金属层可以布满整个第二中间件的背面,以便增大散热面积。
作为一种可选的实施方式,对所述第一中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
将所述刚性载板与所述封装基板进行拆键合,并移除残留的键合胶。
在一些实施例中,在对第一中间件的间隙和周围进行回填和塑封之后,已经完成了芯片的固定,此时,可以将刚性载板与封装基板进行拆键合,以便后续进行散热盖等部件的安装。
作为一种可选的实施方式,对所述第一中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
对所述封装基板和重布线封装层进行切割,以形成具有预定芯片数量的封装单体。
在一些实施例中,为了提高封装过程的效率及可靠性,可以将封装基板和重布线封装层设置对应多个封装单体的板级封装基板和板级的重布线封装层。一次封装流程即可完成多个封装单体的封装。在完成封装之后,再进行切割,得到能与散热盖等部件配合的封装单体。在另一些实施中,封装基板也可以为对应单个封装单体的,同理,重布线封装层也对应单个封装单体,此时,在完成回填和塑封之后,对封装基板和重布线封装层进行切割,是为了使封装单体与散热盖等部件形成可配合的形状。
作为一种可选的实施方式,还包括:将所述封装单体与散热盖连接,其中,所述封装单体的芯片背面通过导热材料与所述散热盖接触。
在一些实施例中,封装单体的芯片背面设置的散热材料可以为散热金属层,也可以为其他的导热材料,散热盖通过导热材料与芯片背面进行接触,能够有效的对芯片产生的热量向外散发,同时,还能够对芯片形成保护作用。
作为一种可选的实施方式,所述封装基板和所述重布线封装层具有多个封装区域,每个所述封装区域对应于一个封装单体。
在一些实施例中,对封装基板和重布线封装层设置封装区域,有利于在后续的封装完成后对封装单体的切割。
作为一种可选的实施方式,所述封装基板的顶层具有裸露的金属层。
作为一种可选的实施方式,所述刚性载板包括金属载板或玻璃载板。
如下提供了一种具体的示例性实施方式,对本发明提供的技术方案进行说明:
如图2所示,准备扇出封装需要的封装基板101,封装基板在顶层取消阻焊层工艺,将封装基板101最外层金属层102裸露在顶层,整个封装基板不做切割,按照工艺要求做成板级。如图3所示,将封装基板通过临时键合胶固定在玻璃或金属载板201上,以便于后续的扇出封装工艺可以更好的控制翘曲。如图4所示,在封装基板顶层按照既定的扇出设计,做重布线301工艺,形成重布线封装层。如图5所示,使用贴片方式将被动器件401贴到扇出封装体上。如图6所示,使用倒装焊方式将芯片501贴到扇出封装体上。完成上述焊接动作后,整个扇出封装结构体俯视图如图7所示。本领域技术人员应当能够理解,图7仅为示意图,芯片排布不限于4颗,最终产品结构及排布数量位置以实际设计为准。如图8所示,将被动器件以及芯片焊接在扇出封装体后,对整片封装体做板级底填和塑封601,将被动器件以及芯片底部和周围做塑封包裹。如图9所示,完成板级塑封后,将塑封料601减薄至漏出芯片,以便于后续工艺开展。如图10所示,完成后将整片扇出封装体做背金工艺701,为后续的封装提供散热需求。如图11所示,将玻璃载板201做拆键合以及清洗,将临时键合胶移除。如图12所示,使用激光或者切割刀将扇出封装体切出散热盖贴合预留区域后,将扇出封装体切单。如图13所示,将散热盖801贴到切单后的扇出封装体上。
如下提供了另一种具体的示例性实施方式,对本发明提供的技术方案进行说明:
准备扇出封装需要的基板101,基板在顶层取消组焊层工艺,将基板最外层金属层102裸露在顶层,整个基板不做切割,按照工艺要求做成板级。将基板通过临时键合胶固定在玻璃或金属载板201上,以便于后续的扇出封装工艺可以更好的控制翘曲。将被动器件401设置在基板上,形成的结构如图14所示。然后再用聚酰亚胺(302)将被动器件覆盖,接着做重布线封装层301,在重布线封装层301上贴片安装芯片,完成后的结构如图15所示。再对整片封装体做板级底填和塑封601,将被动器件以及芯片底部和周围做塑封包裹。完成板级塑封后,将塑封料601减薄至漏出芯片,以便于后续工艺开展。完成后将整片扇出封装体做背金工艺701,为后续的封装提供散热需求。完成背金工艺后,其结构如图16所示。将玻璃载板201做拆键合以及清洗,将临时键合胶移除。使用激光或者切割刀将扇出封装体切出散热盖贴合预留区域后,将扇出封装体切单。将散热盖801贴到切单后的扇出封装体上,其结构如图17所示。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种扇出封装方法,其特征在于,所述方法包括:
将封装基板的第一表面与刚性载板键合;
将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接;
将待封装芯片的引脚与所述重布线封装层第二表面对应的连接点进行电连接,形成第一中间封装件;
对所述第一中间封装件的间隙和周围进行回填和塑封。
2.根据权利要求1所述的方法,其特征在于,在将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接的步骤之前,还包括:
将被动器件设置在所述封装基板上,使所述被动器件与所述封装基板形成电连接。
3.根据权利要求1所述的方法,其特征在于,将重布线封装层第一表面的连接点与所述封装基板第二表面对应的连接点进行电连接之后,还包括:将被动器件设置在所述重布线封装层上,使所述被动器件与所述重布线封装层形成电连接。
4.根据权利要求1所述的方法,其特征在于,对所述中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
对回填材料和塑封材料进行减薄,以使芯片的背面露出,形成第二中间封装件;
在所述第二中间封装件的背面设置散热金属层。
5.根据权利要求1所述的方法,其特征在于,对所述第一中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
将所述刚性载板与所述封装基板进行拆键合,并移除残留的键合胶。
6.根据权利要求1所述的方法,其特征在于,对所述第一中间封装件的间隙和周围进行回填和塑封的步骤之后,还包括:
对所述封装基板和重布线封装层进行切割,以形成具有预定芯片数量的封装单体。
7.根据权利要求6所述的方法,其特征在于,还包括:将所述封装单体与散热盖连接,其中,所述封装单体的芯片背面通过导热材料与所述散热盖接触。
8.根据权利要求1所述的方法,其特征在于,所述封装基板和所述重布线封装层具有多个封装区域,每个所述封装区域对应于一个封装单体。
9.根据权利要求1所述的方法,其特征在于,所述封装基板的顶层具有裸露的金属层。
10.根据权利要求1所述的方法,其特征在于,所述刚性载板包括金属载板或玻璃载板。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211636697.2A CN116072554A (zh) | 2022-12-19 | 2022-12-19 | 扇出封装方法 |
PCT/CN2023/128505 WO2024131304A1 (zh) | 2022-12-19 | 2023-10-31 | 扇出封装方法、扇出型封装结构及其制造方法 |
EP23825355.3A EP4415032A1 (en) | 2022-12-19 | 2023-10-31 | Fan-out packaging method, fan-out packaging structure, and manufacturing method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211636697.2A CN116072554A (zh) | 2022-12-19 | 2022-12-19 | 扇出封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116072554A true CN116072554A (zh) | 2023-05-05 |
Family
ID=86170873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211636697.2A Pending CN116072554A (zh) | 2022-12-19 | 2022-12-19 | 扇出封装方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP4415032A1 (zh) |
CN (1) | CN116072554A (zh) |
WO (1) | WO2024131304A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024131304A1 (zh) * | 2022-12-19 | 2024-06-27 | 海光信息技术股份有限公司 | 扇出封装方法、扇出型封装结构及其制造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11282761B2 (en) * | 2018-11-29 | 2022-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of manufacturing the same |
US20210125905A1 (en) * | 2019-10-24 | 2021-04-29 | Advanced Semiconductor Engineering, Inc. | Wiring structure and method for manufacturing the same |
CN115020373B (zh) * | 2022-08-08 | 2023-05-26 | 盛合晶微半导体(江阴)有限公司 | 一种扇出型封装结构及其制造方法 |
CN116072554A (zh) * | 2022-12-19 | 2023-05-05 | 海光信息技术股份有限公司 | 扇出封装方法 |
-
2022
- 2022-12-19 CN CN202211636697.2A patent/CN116072554A/zh active Pending
-
2023
- 2023-10-31 WO PCT/CN2023/128505 patent/WO2024131304A1/zh unknown
- 2023-10-31 EP EP23825355.3A patent/EP4415032A1/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024131304A1 (zh) * | 2022-12-19 | 2024-06-27 | 海光信息技术股份有限公司 | 扇出封装方法、扇出型封装结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP4415032A1 (en) | 2024-08-14 |
WO2024131304A1 (zh) | 2024-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10867897B2 (en) | PoP device | |
US10090185B2 (en) | Semiconductor device and manufacturing method thereof | |
US8796561B1 (en) | Fan out build up substrate stackable package and method | |
EP2769412B1 (en) | Microelectronic package with stacked microelectronic units and method for manufacture thereof | |
US20110209908A1 (en) | Conductor package structure and method of the same | |
CN108987380A (zh) | 半导体封装件中的导电通孔及其形成方法 | |
CN105762084B (zh) | 倒装芯片的封装方法及封装装置 | |
CN107658274B (zh) | 半导体封装结构及其制造方法 | |
JP2003115560A (ja) | 半導体装置、積層半導体装置、半導体装置の製造方法及び積層半導体装置の製造方法 | |
CN110098130B (zh) | 一种系统级封装方法及封装器件 | |
JP2002252303A (ja) | 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法 | |
CN114050111A (zh) | 一种扇出型封装方法及扇出型封装结构 | |
TWI503928B (zh) | 半導體封裝件及其製法與中介板結構 | |
US20150187745A1 (en) | Solder pillars for embedding semiconductor die | |
US20170186678A1 (en) | Fan-out chip package and its fabricating method | |
US9425177B2 (en) | Method of manufacturing semiconductor device including grinding semiconductor wafer | |
CN213936169U (zh) | 一种二次塑封封装结构 | |
KR101547207B1 (ko) | 반도체 칩의 전기적 연결 구조 및 방법 | |
CN116072554A (zh) | 扇出封装方法 | |
US12119296B2 (en) | Encircling a semiconductor device with stacked frames on a substrate | |
JP2011243724A (ja) | 半導体装置およびその製造方法 | |
JP3529050B2 (ja) | 半導体装置の製造方法 | |
US20110031607A1 (en) | Conductor package structure and method of the same | |
US20170178993A1 (en) | Electronic component and methods of manufacturing the same | |
JP2004165190A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |