CN115020373B - 一种扇出型封装结构及其制造方法 - Google Patents

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Abstract

本发明提供一种扇出型封装结构及其制造方法，扇出型封装结构包括：扇出基板单元、二次扇出单元；扇出基板单元的第二顶面与二次扇出单元的第三底面通过第二焊料阵列形成有效电连接，扇出基板单元包括通过导电通孔柱进行连接的第一布线层和第二布线层。本发明通过包括双层布线层的扇出基板单元作为扇出布线层的基板，缩小了被扇出的电路可达到的最小线宽，从而提高扇出封装可实现的线路密度，缩小扇出封装所需尺寸；同时利用双层布线层替代传统基板，且扇出基板单元和二次扇出单元分开制备后组合的集中制备方法，缩短了整体结构制备需要的时间，提高了生产效率。

Description

一种扇出型封装结构及其制造方法
技术领域
本发明属于半导体集成电路制造技术领域，特别是涉及一种扇出型封装结构及其制造方法。
背景技术
随着半导体产业的快速发展，对封装结构能够实现的线路密度和最小尺寸都提出了更高要求，由此各种先进封装技术都应运而生，其中最受关注的技术之一就是扇出封装。
扇出（FO）封装技术通过重布线层（RDL）将焊料凸点和芯片连接起来，使原内部线路可以直接通过RDL扇出到芯片，实现了在3D维度上的线路键合，大大缩小了内部线路可达到的线宽。然而当使用后装芯片（chip last）的封装方式时，往往需要载板（substrate）来作为支撑结构，载板的使用使整体扇出型封装结构的尺寸难以做小，且增加了工艺制备时间。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的，不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上现有技术的缺点，本发明的目的在于提供一种扇出型封装结构及其制造方法，用于解决现有技术中扇出封装集成密度不够高、制备时间长的问题。
为实现上述目的，本发明提供一种扇出型封装结构，所述结构包括：扇出基板单元和二次扇出单元；
所述扇出基板单元包括第一焊料阵列、第一布线层、导电通孔柱、第二布线层、抗氧化层、第一封装层；
所述第一布线层包括相对的第一底面和第一顶面；所述第一焊料阵列设置于所述第一布线层的所述第一底面上；
所述第二布线层包括相对的第二底面和第二顶面；所述第一顶面和所述第二底面通过所述导电通孔柱形成有效电连接；所述抗氧化层设置在所述第二顶面上；
所述第一封装层填充从所述第一顶面到所述第二底面的区域，包裹所述导电通孔柱；
所述二次扇出单元包括第二封装层、第三布线层、第二焊料阵列；
所述第三布线层包括相对的第三底面和第三顶面；
所述第二焊料阵列设置于所述扇出基板单元的所述第二顶面和所述二次扇出单元的所述第三底面之间；所述二次扇出单元被所述第二封装层填充形成封装体。
可选地，所述第一封装层还包裹所述第一布线层和所述第二布线层，填充从所述第一底面到所述第二顶面的区域。
可选地，所述扇出型封装结构还包括第一填充层，所述第一填充层填充所述第二焊料阵列内部和四周的空隙。
可选地，所述扇出型封装结构还包括半导体芯片组，所述半导体芯片组设置在所述二次扇出单元的所述第三顶面上；所述半导体芯片组包括相对的焊接面和外接面；所述半导体芯片组的焊接面与所述第三布线层的所述第三顶面通过电连接结构形成有效电连接；所述半导体芯片组与所述第三顶面之间的所述电连接结构被第二填充层填充；所述第二封装层填充形成的封装体包裹所述二次扇出单元、所述半导体芯片组及其之间的所述电连接结构。
可选地，所述第一布线层、所述第二布线层、所述第三布线层均包括依次层叠的多个线路层和多个电介质层，以及位于相邻两线路层之间的导电通孔。
可选地，所述第三布线层位于所述第三顶面的线路层线宽为1.5微米-5微米，线路层线距为1.5微米-5微米。
本发明还提供一种扇出型封装结构的制造方法，所述制造方法包括如下步骤：
提供第一临时基底；于所述第一临时基底上形成第一分离层；于所述第一分离层上形成第二布线层，所述第二布线层包括相对的第二底面和第二顶面，所述第一分离层与所述第二布线层的第二顶面接触；
于所述第二布线层的第二底面上形成多个导电通孔柱；在所述多个导电通孔柱之间填充第一封装层；研磨所述第一封装层至显露出所述导电通孔柱；于所述第一封装层上形成第一布线层，所述第一布线层包括相对的第一底面和第一顶面，所述第一顶面与所述多个导电通孔柱形成有效电连接；
于所述第一底面上设置第一焊料阵列并与所述第一焊料阵列形成有效电连接；所述第一临时基底通过所述第一分离层与所述第二顶面去键合；于所述第一底面上形成抗氧化层；经过上述步骤形成扇出基板件；将得到的所述扇出基板件进行切割形成多个扇出基板单元；
提供第二临时基底，于所述第二临时基底上形成第二分离层；于所述第二分离层上形成第三布线层，所述第三布线层包括相对的第三底面和第三顶面，所述第三布线层的所述第三底面与所述第二分离层接触；
所述第二临时基底通过所述第二分离层与所述第三底面去键合；
于所述第三底面上形成第二焊料阵列，所述第二焊料阵列与所述第三底面形成有效电连接；经过上述步骤形成二次扇出件；将得到的所述二次扇出件进行切割形成多个二次扇出单元；
将所述二次扇出单元的所述第三底面通过所述第二焊料阵列设置在所述扇出基板单元的所述第二顶面上，与所述第二顶面形成有效电连接。
可选地，所述制造方法还包括：形成所述第三布线层后，于所述第三布线层的所述第三顶面上设置包括焊接面和外接面的半导体芯片组，所述半导体芯片组的焊接面通过导电连接件与所述第三顶面形成有效电连接；
所述导电连接件之间通过第二填充层进行填充；于所述半导体芯片组之间填充第二封装层形成封装体，使所述第二封装层包裹所述第三布线层、所述半导体芯片组及其之间的所述导电连接件；研磨所述第二封装层的表面至与所述半导体芯片组的所述外接面齐平以显露出所述外接面；于所述外接面上形成第三分离层，于所述第三分离层上设置第三临时基底；所述第二临时基底通过所述第二分离层与所述第三底面去键合；
在所述第三底面上形成第二焊料阵列后，所述第三临时基底通过所述第三分离层与所述外接面去键合，形成所述二次扇出件。
可选地，所述制造方法还包括：在所述第一临时基底与所述第二顶面去键合后，于所述第一焊料阵列远离所述第二顶面的一面形成支撑层；形成所述抗氧化层、切割得到所述扇出基板单元后去除所述支撑层。
可选地，所述制造方法还包括；于所述第二焊料阵列填充第一填充层，所述第一填充层包裹所述第二焊料阵列。
如上，本发明的扇出型封装结构及其制造方法，具有以下有益效果：
本发明通过包括双层布线层的扇出基板单元作为扇出布线层的基板，缩小了被扇出的电路可达到的最小线宽，从而提高扇出封装可实现的线路密度，缩小扇出封装所需尺寸；
本发明利用双层布线层替代传统基板，且扇出基板单元和二次扇出单元分开制备后组合的集中制备方法，缩短了整体结构制备需要的时间，提高了生产效率。
附图说明
图1显示为本发明实施例二中步骤1中提供第一临时基底所呈现的结构示意图。
图2显示为本发明实施例二中步骤1中在第一临时基底上形成第一分离层所呈现的结构示意图。
图3显示为本发明实施例二中步骤1中在第一分离层上形成第二布线层所呈现的结构示意图。
图4显示为本发明实施例二中步骤2中形成导电通孔柱所呈现的结构示意图。
图5显示为本发明实施例二中步骤2中在导电通孔柱之间填充第一封装层所呈现的结构示意图。
图6显示为本发明实施例二中步骤2中研磨第一封装层至显露出导电通孔柱所呈现的结构示意图。
图7显示为本发明实施例二中步骤2中于第一封装层上形成第一布线层所呈现的结构示意图。
图8显示为本发明实施例二中步骤3中于第一底面上设置第一焊料阵列所呈现的结构示意图。
图9显示为本发明实施例二中可选的步骤3中于第一焊料阵列形成支撑层所呈现的结构示意图。
图10显示为本发明实施例二中可选的步骤3中形成抗氧化层所呈现的结构示意图。
图11显示为本发明实施例二中步骤3中去除支撑层所呈现的结构示意图。
图12显示为本发明实施例二中步骤4中在第二临时基底上形成第二分离层和第三布线层所呈现的结构示意图。
图13显示为本发明实施例二中可选的步骤5中于第三顶面上设置半导体芯片组所呈现的结构示意图。
图14显示为本发明实施例二中可选的步骤5中导电连接件之间填充第二填充层所呈现的结构示意图。
图15显示为本发明实施例二中可选的步骤5中于半导体芯片组之间填充第二封装层所呈现的结构示意图。
图16显示为本发明实施例二中可选的步骤5中研磨第二封装层至显露出外接面所呈现的结构示意图。
图17显示为本发明实施例二中可选的步骤5中于外接面上设置第三分离层和第三临时基底所呈现的结构示意图。
图18显示为本发明实施例二中可选的步骤5中第二临时基底去键合所呈现的结构示意图。
图19显示为本发明实施例二中可选的步骤6中于第三底面上形成第二焊料阵列所呈现的结构示意图。
图20显示为本发明实施例二中可选的步骤6中第三临时基底去键合所呈现的结构示意图。
图21显示为本发明实施例二中步骤7中二次扇出单元设置在扇出基板单元上所呈现的结构示意图。
图22显示为本发明实施例二中可选的步骤7中于第二焊料阵列填充第一填充层所呈现的结构示意图。
图23显示为本发明实施例二中可选的步骤7中于扇出型封装结构的外围安装散热结构所呈现的结构示意图。
元件标号说明
101、第一焊料阵列；102、第一布线层；103、第一底面；104、第一顶面；105、导电通孔柱；106、第二布线层；107、第二底面；108、第二顶面；109、抗氧化层；110、第一封装层；
201、第二封装层；202、第三布线层；203、第三底面；204、第三顶面；205、第二焊料阵列；206、第一填充层；
300、半导体芯片组；301、焊接面；302、外接面；303、第二填充层；
401、第一临时基底；402、第一分离层；403、第二临时基底；404、第二分离层；405、第三临时基底；406、第三分离层；407、支撑层；408、散热结构。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示装置结构的示意图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一：
如图1-图23所示，本发明提供一种扇出型封装结构，包括：扇出基板单元和二次扇出单元；
扇出基板单元包括第一焊料阵列101、第一布线层102、导电通孔柱105、第二布线层106、抗氧化层109、第一封装层110；第一布线层102包括相对的第一底面103和第一顶面104；第一焊料阵列101设置于第一布线层102的第一底面103上；第二布线层106包括相对的第二底面107和第二顶面108；第一顶面104和第二底面107通过导电通孔柱105形成有效电连接；抗氧化层109设置在第二顶面108上；第一封装层110填充从第一顶面104到第二底面107的区域，包裹导电通孔柱105；
二次扇出单元包括第二封装层201、第三布线层202、第二焊料阵列205；第三布线层202包括相对的第三底面203和第三顶面204；第二焊料阵列205设置于扇出基板单元的第二顶面108和二次扇出单元的第三底面203之间；二次扇出单元被第二封装层201填充形成封装体。
现有技术中的扇出封装中使用后装技术（chip last）时往往需要基板（substrate）作为重布线层（RDL）的支撑，然而基板本身可以达到的线路密度较低，从而限制了整体扇出封装可以达到的最小线宽线距。本发明通过双层RDL的扇出基板单元代替基板的方式，利用RDL内部互连的特征大大提高了扇出封装可以达到的线路密度，从而可以缩小扇出封装的尺寸，提高扇出封装的集成度。
另外相比传统扇出封装需要在基板上进行RDL的制作，双层RDL的扇出基板单元和单层RDL的二次扇出单元可以分开制作后组合封装，且中道工艺、后道工艺可集中进行，大大缩小了扇出封装的制造时间，提高了扇出封装的生产效率；同时整体RDL的内部互连方式可以实现多种不同芯片和元器件的兼容，提高了扇出封装的系统级封装能力。
可选地，扇出基板单元和二次扇出单元均可以根据实际需求改变为单层或多层的RDL结构，多层RDL之间可以通过导电连接孔进行连接，也可以通过焊料阵列或其他适当的方式进行连接。
可选地，第一焊料阵列101或/和第二焊料阵列205的材料为铜、镍、金、银、锡或碳纳米管中的一种。
作为示例，第一封装层110还包裹第一布线层102和第二布线层106，填充从第一底面103到第二顶面108的区域。本发明通过第一封装层110对第一布线层102和第二布线层106的全包裹，提高了封装结构的强度，有利于提高扇出型封装结构的抗干扰性和可靠性。
具体地，第一封装层110的材料为环氧树脂。可选地，环氧树脂为热固性环氧树脂或热塑性环氧树脂。
作为示例，扇出型封装结构还包括第一填充层206，第一填充层206填充第二焊料阵列205内部和四周的空隙。具体地，第一填充层206填充第二焊料阵列205中的焊料凸块之间的空隙及焊料凸块周围以包裹各个焊料凸块不进行电连接的部位。具体地，第一填充层206的材料可包括环氧树脂层、聚酰亚胺层及硅胶层中的一种。本发明通过具有绝缘性的第一填充层206填充间隙，以加强扇出基板单元与二次扇出单元的键合效果，形成一种保护层，避免水汽、氧气等作用于扇出基板单元的第二顶面108和二次扇出单元的第三底面203，同时避免第二焊料阵列205内相邻焊料凸块发生短接现象，提高扇出型封装结构的性能可靠性。
作为示例，扇出型封装结构还包括半导体芯片组300，半导体芯片组300设置在二次扇出单元的第三顶面204上；半导体芯片组300包括相对的焊接面301和外接面302；半导体芯片组300的焊接面301与第三布线层202的第三顶面204通过电连接结构形成有效电连接；半导体芯片组300与第三顶面204之间的电连接结构被第二填充层303填充；第二封装层201填充形成的封装体包裹二次扇出单元、半导体芯片组300及其之间的电连接结构。本发明通过第二填充层303对半导体芯片组300与第三顶面204之间的电连接结构的填充，防止半导体芯片组300和RDL的热膨胀系数不同导致在扇出型封装结构使用过程中温度变化引起机械疲劳，有效避免焊点脱落或断裂现象，同时减少半导体芯片组300中不同半导体芯片和元器件之间可能产生的干扰。
作为示例，第一布线层102、第二布线层106、第三布线层202均包括依次层叠的多个线路层和多个电介质层，以及位于相邻两线路层之间的导电通孔。
可选地，第一线路层、第二线路层或/和第三线路层的材料为铜、铝、钛、金、银或镍中的一种。
作为示例，第三布线层202位于第三顶面204的线路层线宽为1.5微米-5微米，线路层线距为1.5微米-5微米。具体地，线路层线宽和线路层线距均可以根据具体应用需要进行设计。本发明由于通过双层RDL叠加RDL的设计，使线路层线宽和线路层线距可以达到接近现有技术RDL极限最小值的尺寸，即1.5微米。
作为示例，第三布线层202的每层线路层的线宽和线距自第三顶面204向第三底面203逐渐缩小。
实施例二：
本发明提供一种扇出型封装结构的制造方法，制造方法包括：
步骤1：提供第一临时基底401；于第一临时基底401上形成第一分离层402；于第一分离层402上形成第二布线层106，第二布线层106包括相对的第二底面107和第二顶面108，第一分离层402与第二布线层106的第二顶面108接触；
步骤2：于第二布线层106的第二底面107上形成多个导电通孔柱105；在多个导电通孔柱105之间填充第一封装层110；研磨第一封装层110至显露出导电通孔柱105；于第一封装层110上形成第一布线层102，第一布线层102包括相对的第一底面103和第一顶面104，第一顶面104与多个导电通孔柱105形成有效电连接；
步骤3：于第一底面103上设置第一焊料阵列101并与第一焊料阵列101形成有效电连接；第一临时基底401通过第一分离层402与第二顶面108去键合；于第一底面103上形成抗氧化层109；经过上述步骤形成扇出基板件；将得到的扇出基板件进行切割形成多个扇出基板单元；
步骤4：提供第二临时基底403，于第二临时基底403上形成第二分离层404；于第二分离层404上形成第三布线层202，第三布线层202包括相对的第三底面203和第三顶面204，第三布线层202的第三底面203与所述第二分离层404接触；
步骤5：第二临时基底403通过第二分离层404与第三底面203去键合；
步骤6：于第三底面203上形成第二焊料阵列205，第二焊料阵列205与第三底面203形成有效电连接；经过上述步骤形成二次扇出件；将得到的二次扇出件进行切割形成多个二次扇出单元；
步骤7：将二次扇出单元的第三底面203通过第二焊料阵列205设置在扇出基板单元的第二顶面108上，与第二顶面108形成有效电连接。
下面将结合附图详细说明本发明的扇出型封装结构的制造方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的扇出型封装结构的制造方法顺序，本领域技术人员可以依据实际制备步骤进行改变。
首先，如图1-图3所示，进行步骤1，提供第一临时基底401；于第一临时基底401上形成第一分离层402；于第一分离层402上形成第二布线层106，第二布线层106包括相对的第二底面107和第二顶面108，第一分离层402与第二布线层106的第二顶面108接触。
具体地，第二布线层106包括第二线路层和第二电介质层。可选地，形成导电通孔柱105之前通过激光刻蚀的方法刻蚀第二布线层106的第二底面107以显露出第二底面107的第二线路层，也可以选择其他合适的方法进行刻蚀。
然后，如图4-图7所示，进行步骤2，于第二布线层106的第二底面107上形成多个导电通孔柱105；在多个导电通孔柱105之间填充第一封装层110；研磨第一封装层110至显露出导电通孔柱105；于第一封装层110上形成第一布线层102，第一布线层102包括相对的第一底面103和第一顶面104，第一顶面104与多个导电通孔柱105形成有效电连接。
具体地，第一布线层102包括第一线路层和第一电介质层。可选地，设置第一焊料阵列101之前通过激光刻蚀的方法刻蚀第一布线层102的第一底面103以显露出第一底面103的第一线路层，也可以选择其他合适的方法进行刻蚀。
可选地，第一封装层110通过压缩成型、转移模塑、液体封装胶成型、真空层压、旋涂中的一种方法形成。
可选地，导电通孔柱105（TSV）的具体形成方法包括：通过激光钻孔或离子深刻蚀（DRIE）形成通孔；通过热氧化或等离子体增强化学气相沉积（PECVD）沉积中间介电层；通过物理气相沉积（PVD）沉积阻挡层和种子层；通过电镀或者PVD工艺将TSV孔用导电材料进行填充覆盖；对导电材料及逆行化学机械抛光（CMP)。从业人员也可以根据具体需求对形成方法进行调整。
可选地，导电通孔柱105形成方法中使用的导电材料为金、银、铝、铜、钛、钨或多晶硅中的一种或任一种以上的组合，也可以选择其他合适的导电材料。
本发明在双层RDL之间通过导电通孔柱105（TSV）进行连接的方式在占用较少扇出基板单元平面面积、双层RDL之间通路最短的情况下实现三维的堆叠连接，短通路的连接降低了寄生电容、电感，使扇出型封装结构可以达到更小的功耗和更大的带宽，同时减小了信号延迟。
接着，如图8和图11所示，进行步骤3，于第一底面103上设置第一焊料阵列101并与第一焊料阵列101形成有效电连接；第一临时基底401通过第一分离层402与第二顶面108去键合；于第一底面103上形成抗氧化层109；经过上述步骤形成扇出基板件；将得到的扇出基板件进行切割形成多个扇出基板单元。
可选地，抗氧化层109材料可以为铜或锡，在进行步骤7前需要确认抗氧化层109材料是否挥发完全，若未挥发完全，通过助焊剂进行回流焊去除抗氧化材料。
可选地，如图9-图11所示，在第一临时基底401与第二顶面108去键合后，于第一焊料阵列101远离第二顶面108的一面形成支撑层407；形成抗氧化层109、切割得到扇出基板单元后去除支撑层407。
然后，如图12所示，进行步骤4，提供第二临时基底403，于第二临时基底403上形成第二分离层404；于第二分离层404上形成第三布线层202，第三布线层202包括相对的第三底面203和第三顶面204，第三布线层202的第三底面203与所述第二分离层404接触。
具体地，第三布线层202包括第三线路层和第三电介质层。可选地，形成第三布线层202后通过激光刻蚀的方法刻蚀第三布线层202的第三顶面204以显露出第三顶面204的第三线路层，也可以选择其他合适的方法进行刻蚀。
可选地，第一线路层、第二线路层或/和第三线路层通过物理气相沉积、化学气相沉积、溅射、电镀、化学电镀中的一种方法形成。
接着，进行步骤5，第二临时基底403通过第二分离层404与第三底面203去键合；
然后，进行步骤6，于第三底面203上形成第二焊料阵列205，第二焊料阵列205与第三底面203形成有效电连接；经过上述步骤形成二次扇出件；将得到的二次扇出件进行切割形成多个二次扇出单元。
具体地，第一焊料阵列101或/和第二焊料阵列205通过电化学沉积、电镀、溅射或蒸镀中的一种方法制备。
可选地，第一焊料阵列101或/和第二焊料阵列205可以用普通的倒装焊法（FCOB）只分布在被焊接对象的外围，或者用可控塌陷芯片连接法（C4）形成焊料球覆盖第二互连面整体，也可以用超细间距专用芯片连接法（C2）在焊柱上形成焊料帽。C2可以在不易短路的前提下获得更小焊料单元间距，即更大焊料单元密度，也就是IO口（输入/输出口）的密度；但其焊料凸块由于是焊料帽的形态，表面张力不足以实现与焊柱的自对准，因此C2的焊料凸块自对准能力低于C4。从业人员需要根据对IO口密度、焊料位置精度的要求权衡选择焊料阵列的焊装方法。
最后，如图21所示，进行步骤7，将二次扇出单元的第三底面203通过第二焊料阵列205设置在扇出基板单元的第二顶面108上，与第二顶面108形成有效电连接。
现有技术中，后装芯片（chip-last）的扇出封装中也保留了基板（substrate）结构，但其制备过程中基板结构本身作为制备全过程中的支撑结构，导致基板本身内部的电路结构会受到一定的压力导致基板内部电路的不稳定性。本发明通过在第一临时基底401、第二临时基底403、第三临时基底405上制备其他结构，待制备结束后再通过去键合的方式去除第一临时基底401、第二临时基底403、第三临时基底405，且二次扇出单元和扇出基板单元分别制备后叠加连接，使制备过程中各个结构不会受到外部压力作用影响其电路可靠性，从而有利于提高扇出型封装结构的生产良率。
可选地，如图13-图20所示，形成第三布线层202后，于第三布线层202的第三顶面204上设置包括焊接面301和外接面302的半导体芯片组300，半导体芯片组300的焊接面301通过导电连接件与第三顶面204形成有效电连接；导电连接件之间通过第二填充层303进行填充；于半导体芯片组300之间填充第二封装层201形成封装体，使第二封装层201包裹第三布线层202、半导体芯片组300及其之间的导电连接件；研磨第二封装层201的表面至与半导体芯片组300的外接面302齐平以显露出外接面302；于外接面302上形成第三分离层406，于第三分离层406上设置第三临时基底405；第二临时基底403通过第二分离层404与第三底面203去键合；
于第三底面203上形成第二焊料阵列205，第二焊料阵列205与第三底面203形成有效电连接；在第三底面203上形成第二焊料阵列205后，第三临时基底405通过第三分离层406与外接面302去键合，形成二次扇出件。具体地，第二填充层303的材料为环氧树脂。
可选地，第二封装层201通过压缩成型、转移模塑、液体封装胶成型、真空层压、旋涂中的一种方法形成。
可选地，半导体芯片组300包括电容、电感、电阻、电晶体开关、毫米波天线、图形处理器、电源管理单元、动态随机存储器、闪存、滤波器中的一种或一种以上的芯片或/和元器件。
可选地，第一临时基底401、第二临时基底403、第三临时基底405的材料可以为玻璃、金属、半导体、聚合物或陶瓷中的一种。优选地，第一临时基底401、第二临时基底403、第三临时基底405的材料为玻璃，成本较低，容易在其表面形成分离层，且能降低后续的去键合的剥离工艺难度。
优选地，第一临时基底401、第二临时基底403、第三临时基底405的晶圆规格为12寸、8寸或方形拼板尺寸。
可选地，第一分离层402、第二分离层404、第三分离层406的材料为聚合物。具体地，第一分离层402、第二分离层404、第三分离层406的材料通过旋涂工艺对应地覆于第一临时基底401、第二临时基底403、第三临时基底405。
可选地，如图22所示，于第二焊料阵列205填充第一填充层206，第一填充层206包裹第二焊料阵列205内部和四周的空隙。具体地，第一填充层206的材料为环氧树脂。
可选地，如图23所示，在填充第一填充层206后，于扇出型封装结构的外围安装散热结构408。具体地，散热结构408包括导热硅脂、硅基微流道、散热片、两相强制对流器或其他可用的散热结构408。
综上，本发明的扇出型封装结构及其制造方法，可以通过包括双层布线层的扇出基板单元作为扇出布线层的基板，缩小了被扇出的电路可达到的最小线宽，从而提高扇出封装可实现的线路密度，缩小扇出封装所需尺寸；同时利用双层布线层替代传统基板，且扇出基板单元和二次扇出单元分开制备后组合的集中制备方法，缩短了整体结构制备需要的时间，提高了生产效率。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种扇出型封装结构，其特征在于，所述结构包括：扇出基板单元和二次扇出单元；
所述扇出基板单元包括第一焊料阵列、第一布线层、导电通孔柱、第二布线层、抗氧化层、第一封装层；
所述第一布线层包括相对的第一底面和第一顶面；所述第一焊料阵列设置于所述第一布线层的所述第一底面上；
所述第二布线层包括相对的第二底面和第二顶面；所述第一顶面和所述第二底面通过所述导电通孔柱形成有效电连接；所述抗氧化层设置在所述第二顶面上，所述导电通孔柱通过于所述第二布线层的第二底面上形成多个导电通孔柱后在所述多个导电通孔柱之间填充第一封装层得到，所述第一封装层的材料为环氧树脂；
所述第一封装层填充从所述第一顶面到所述第二底面的区域，包裹所述导电通孔柱；
所述二次扇出单元包括第二封装层、第三布线层、第二焊料阵列；
所述第三布线层包括相对的第三底面和第三顶面；第三布线层包括依次层叠的多个线路层，每层线路层的线宽和线距自第三顶面向第三底面逐渐缩小；
所述第一布线层、所述第二布线层、所述第三布线层均包括依次层叠的多个线路层和多个电介质层，以及位于相邻两线路层之间的导电通孔；所述第三布线层位于所述第三顶面的线路层线宽为1.5微米-5微米，线路层线距为1.5微米-5微米；
所述第二焊料阵列设置于所述扇出基板单元的所述第二顶面和所述二次扇出单元的所述第三底面之间；所述二次扇出单元被所述第二封装层填充形成封装体；所述第二焊料阵列填充有第一填充层，所述第一填充层包裹所述第二焊料阵列，所述扇出型封装结构的外围安装有散热结构，所述散热结构包括导热硅脂、硅基微流道、散热片或两相强制对流器。
2.根据权利要求1所述的扇出型封装结构，其特征在于，所述第一封装层还包裹所述第一布线层和所述第二布线层，填充从所述第一底面到所述第二顶面的区域。
3.根据权利要求1所述的扇出型封装结构，其特征在于，所述结构还包括半导体芯片组，所述半导体芯片组设置在所述二次扇出单元的所述第三顶面上；所述半导体芯片组包括相对的焊接面和外接面；所述半导体芯片组的焊接面与所述第三布线层的所述第三顶面通过电连接结构形成有效电连接；
所述半导体芯片组与所述第三顶面之间的所述电连接结构被第二填充层填充；
所述第二封装层填充形成的封装体包裹所述二次扇出单元、所述半导体芯片组及其之间的所述电连接结构。
4.一种扇出型封装结构的制造方法，其特征在于，所述制造方法包括：
提供第一临时基底；于所述第一临时基底上形成第一分离层；于所述第一分离层上形成第二布线层，所述第二布线层包括相对的第二底面和第二顶面，所述第一分离层与所述第二布线层的第二顶面接触；
于所述第二布线层的第二底面上形成多个导电通孔柱；在所述多个导电通孔柱之间填充第一封装层；研磨所述第一封装层至显露出所述导电通孔柱，所述第一封装层的材料为环氧树脂；于所述第一封装层上形成第一布线层，所述第一布线层包括相对的第一底面和第一顶面，所述第一顶面与所述多个导电通孔柱形成有效电连接；
于所述第一底面上设置第一焊料阵列并与所述第一焊料阵列形成有效电连接；所述第一临时基底通过所述第一分离层与所述第二顶面去键合；于所述第一底面上形成抗氧化层；经过上述步骤形成扇出基板件；将得到的所述扇出基板件进行切割形成多个扇出基板单元；
提供第二临时基底，于所述第二临时基底上形成第二分离层；于所述第二分离层上形成第三布线层，所述第三布线层包括相对的第三底面和第三顶面，第三布线层包括依次层叠的多个线路层，每层线路层的线宽和线距自第三顶面向第三底面逐渐缩小；所述第三布线层的所述第三底面与所述第二分离层接触；
所述第二临时基底通过所述第二分离层与所述第三底面去键合；
于所述第三底面上形成第二焊料阵列，所述第二焊料阵列与所述第三底面形成有效电连接；经过上述步骤形成二次扇出件；将得到的所述二次扇出件进行切割形成多个二次扇出单元；
将所述二次扇出单元的所述第三底面通过所述第二焊料阵列设置在所述扇出基板单元的所述第二顶面上，与所述第二顶面形成有效电连接；于所述第二焊料阵列填充第一填充层，所述第一填充层包裹所述第二焊料阵列，然后于扇出型封装结构的外围安装散热结构，所述散热结构包括导热硅脂、硅基微流道、散热片或两相强制对流器。
5.根据权利要求4所述的扇出型封装结构的制造方法，其特征在于，所述制造方法还包括：形成所述第三布线层后，于所述第三布线层的所述第三顶面上设置包括焊接面和外接面的半导体芯片组，所述半导体芯片组的焊接面通过导电连接件与所述第三顶面形成有效电连接；
所述导电连接件之间通过第二填充层进行填充；于所述半导体芯片组之间填充第二封装层形成封装体，使所述第二封装层包裹所述第三布线层、所述半导体芯片组及其之间的所述导电连接件；研磨所述第二封装层的表面至与所述半导体芯片组的所述外接面齐平以显露出所述外接面；于所述外接面上形成第三分离层，于所述第三分离层上设置第三临时基底；所述第二临时基底通过所述第二分离层与所述第三底面去键合；
在所述第三底面上形成第二焊料阵列后，所述第三临时基底通过所述第三分离层与所述外接面去键合，形成所述二次扇出件。
6.根据权利要求4所述的扇出型封装结构的制造方法，其特征在于，所述制造方法还包括：
在所述第一临时基底与所述第二顶面去键合后，于所述第一焊料阵列远离所述第二顶面的一面形成支撑层；形成所述抗氧化层、切割得到所述扇出基板单元后去除所述支撑层。
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