CN114765110A - 封装结构及其制造方法 - Google Patents

封装结构及其制造方法 Download PDF

Info

Publication number
CN114765110A
CN114765110A CN202111105540.2A CN202111105540A CN114765110A CN 114765110 A CN114765110 A CN 114765110A CN 202111105540 A CN202111105540 A CN 202111105540A CN 114765110 A CN114765110 A CN 114765110A
Authority
CN
China
Prior art keywords
region
layer
conductive
substrate
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111105540.2A
Other languages
English (en)
Inventor
叶书伸
林柏尧
汪金华
许佳桂
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114765110A publication Critical patent/CN114765110A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Battery Mounting, Suspending (AREA)
  • Packages (AREA)

Abstract

本公开提供一种封装结构及其制造方法。一种封装结构包括电路衬底、半导体器件及环状结构。所述电路衬底具有第一区及连接到所述第一区的第二区。所述电路衬底包括至少一个布线层，所述至少一个布线层包括介电部分及设置在所述介电部分上的导电部分。所述第一区内的所述布线层的所述导电部分的总体积对所述第一区内的所述布线层的所述介电部分及所述导电部分的总体积的第一比率小于所述第二区内的所述布线层的所述导电部分的总体积对所述第二区内的所述布线层的所述介电部分及所述导电部分的总体积的第二比率。所述半导体器件设置在所述第一区内的所述电路衬底上方，且电耦合到所述电路衬底。所述环状结构设置在所述第二区内的所述电路衬底上方。

Description

封装结构及其制造方法
技术领域
本发明实施例提供一种封装结构及其制造方法。
背景技术
缩小半导体器件及电子组件的尺寸的发展使得将更多的器件及组件集成到给定的体积中成为可能，并导致各种半导体器件和/或电子组件的高集成密度。
发明内容
本发明实施例提供一种封装结构包括电路衬底、半导体器件及环状结构。所述电路衬底具有第一区及连接到所述第一区的第二区，其中所述电路衬底包括至少一个布线层。所述至少一个布线层包括介电部分及设置在所述介电部分上方的导电部分，其中所述第一区内的所述至少一个布线层的所述导电部分的总体积对所述第一区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第一比率小于所述第二区内的所述至少一个布线层的所述导电部分的总体积对所述第二区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第二比率。半导体器件设置在所述第一区内的所述电路衬底上方，其中所述半导体器件电耦合到所述电路衬底。所述环状结构设置在所述第二区内的所述电路衬底上方。
本发明实施例提供一种封装结构包括衬底、半导体器件、金属支撑结构及环状结构。所述衬底具有第一区及围绕所述第一区的第二区。所述半导体器件设置在所述第一区内的所述衬底上方，并电耦合到所述衬底。所述金属支撑结构位于所述第二区内的所述衬底中，并与所述半导体器件电隔离。所述环状结构设置在所述第二区内的所述衬底上方，其中所述环状结构在沿着所述环状结构与所述衬底的堆叠方向在所述衬底上的垂直投影中与所述金属支撑结构交叠。
本发明实施例提供一种制造封装结构的方法包括以下步骤：提供具有第一区及连接到所述第一区的第二区的电路衬底，所述电路衬底包括至少一个布线层，所述至少一个布线层包括介电部分及设置在所述介电部分上方的导电部分，且包括在所述第一区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第一区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第一比率小于包括在所述第二区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第二区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第二比率；在所述电路衬底上方提供半导体器件；将所述半导体器件安装到所述第一区内的所述电路衬底上，所述半导体器件电耦合到所述电路衬底；以及在所述第二区内的所述电路衬底上方设置环状结构。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12A、图13A及图14A是示出根据本公开一些实施例的制造封装结构的方法的示意性剖视图。
图12B、图13B及图14B是分别示出在图12A、图13A及图14A中绘示的封装结构的示意性平面图。
图15是示出根据本公开一些实施例的制造封装结构的方法的流程图。
图16A到图16D是根据本公开一些实施例的放大的示意性剖视图，其示出图12A中绘出的虚线区U中的支撑结构的各种实施例。
图17是示出根据本公开替代实施例的封装结构的示意性剖视图。
图18是示出根据本公开一些实施例的封装结构的示意性剖视图。
图19A到图19D是根据本公开一些实施例的放大的示意性剖视图，其示出在图18中绘出的虚线区V中的支撑结构的各种实施例。
图20是示出根据本公开替代实施例的封装结构的示意性剖视图。
图21是示出根据本公开一些实施例的封装结构的示意性剖视图。
图22A到图22D是根据本公开一些实施例的放大的示意性剖视图，其示出在图21中绘出的虚线区W中的支撑结构的各种实施例。
图23是示出根据本公开替代实施例的封装结构的示意性剖视图。
图24A是示出根据本公开一些实施例的封装结构的示意性剖视图。
图24B是示出图24A所示封装结构的示意性平面图。
图25是示出根据本公开替代实施例的封装结构的示意性剖视图。
图26A是示出根据本公开一些实施例的封装结构的示意性剖视图。
图26B是示出图26A所示封装结构的示意性平面图。
图27是示出根据本公开替代实施例的封装结构的示意性剖视图。
图28是示出根据本公开一些实施例的封装结构的示意性剖视图。
图29是示出根据本公开一些实施例的封装结构的示意性剖视图。
图30是示出根据本公开一些实施例的封装结构的示意性剖视图。
图31是示出根据本公开一些实施例的封装结构的示意性剖视图。
图32是示出根据本公开一些实施例的封装结构的示意性剖视图。
图33是示出根据本公开一些实施例的封装结构的示意性剖视图。
图34是示出根据本公开一些实施例的封装结构的示意性剖视图。
图35是示出根据本公开一些实施例的封装结构的示意性剖视图。
图36是示出根据本公开一些实施例的封装结构的示意性剖视图。
图37是示出根据本公开一些实施例的封装结构的示意性剖视图。
[符号的说明]
10、10a、10b、10c、20、20a、20b、20c、30、30a、30b、30c、40、50：支撑结构
11：第一部分
12：第二部分
13：第三部分
102、106：载体
104、108：剥离层
110：重布线路结构
112、112a、112b、112c、118、322A、322a、322B、322b、322c：介电层
114、114a、114b、114c：晶种层
114m：晶种层材料
116、116a、116b、116c：经图案化的导电层
122、124、126：凸块下金属图案
140A、140B、230c、240c：钝化层
150A、150B、190：导电端子
160、400：底部填充材料
170、170m、860：绝缘包封体
180：导电柱
160t、170t、180t、S7、S8、S110b、S112a、S114a、S116a、S116b、S116c：表面
230、240、820a、820b：半导体管芯
230a、240a：有源表面
230b、240b：接垫
230d、240d、234：导通孔
240e、230e：保护层
230f、240f：背侧表面
230s：管芯堆叠
230sw、240sw：侧壁
240s：半导体衬底
231：载体管芯
232：介电膜
233：管芯
235：包封体
300A、300B、300C、300D、300E、810：衬底
302：第一区
304：第二区
310：芯体部分
312：芯体介电层
314：贯穿孔洞/穿孔
316A、316B：芯体导电层
318A、318B：导电盖
320A、320A’、320B、320B’：布线部分
324A、324a、324B、324b、324c：导电层
330A、330B：阻焊层
510、530：粘合剂
520、520A、520B：环状结构
520b、540b：底表面
520t：顶表面
540：盖
550：热界面材料
600：导电端子
800：封装体
830a、830b：接合线
840、850：导电接垫
1000A、1000B、2000A、2000B、3000A、3000B、4000A、4000B、5000A、5000B、6000、7000、8000A、8000B、9000A、9000B、10000A、10000B、11000A、11000B：封装结构
A-A：线
D1：距离
DA1、DA2：连接膜
ML1、ML2、ML3：金属化层
O1、O2、O3、O4、O5、O6、O7、O8：开口
P1、P2、P3：半导体器件
S10、S20、S30、S40：步骤
S110t：最外表面
T1、T2、T2’、T2”、T3、T3’、T3”：厚度
U、V、W：虚线区
W1、W1’、W1”、W2：宽度
X、Y、Z：方向
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列或类似物的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。预期存在其他组件、值、操作、材料、排列或类似物。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简明及清晰的目的，而其自身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在……下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)”及类似用语等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语旨在涵盖器件在使用或操作中的不同取向。设备可被另外取向(旋转90度或其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
另外，为易于说明，本文中可使用例如“第一(first)”、“第二(second)”、“第三(third)”、“第四(fourth)”、“第五(fifth)”、“第六(sixth)”及类似用语等用语来阐述图中所示的相似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用。
还可包括其他特征及工艺。例如，可包括测试结构，以帮助对三维(three-dimensional，3D)封装体或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，所述测试接垫使得能够对3D封装体或3DIC进行测试、对探针和/或探针卡(probecard)进行使用及类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率(yield)并降低成本。
应理解，本公开的以下实施例提供可在各种各样的具体环境中实施的可应用的概念。在本文中论述的具体实施例仅为说明性的，并不旨在限制本公开的范围。根据各种示例性实施例，提供(半导体)封装结构及其制造方法。在具体说明所示实施例之前，将概括说明本公开实施例的某些有利特征及方面。可采用封装结构来改善制造和/或操作过程中的应力集中和/或翘曲问题。以下描述的是一种封装结构，所述封装结构具有设置在嵌置有支撑结构(supporting structure)的衬底(substrate)上方的半导体器件(semiconductordevice)及环状结构(ring structure)，其中在半导体器件及衬底的堆叠方向上，环状结构的定位位置与支撑结构的定位位置交叠。由于支撑结构是由嵌置在衬底中的金属材料(例如铜或类似物)制成的结构，因此其定位位置被认为是具有高密度金属材料的区(例如，高Cu密度区)，使得环状结构与衬底之间的热膨胀系数(coefficient of thermalexpansion，CET)受到抑制，从而避免或减少(例如，环状结构与衬底之间的)应力集中和/或翘曲问题。此外，在封装结构中采用盖(lid)以将其设置在半导体器件及环状结构上方，其中盖热耦合到半导体器件及环状结构，从而增强散热。此外，盖、环状结构及用于将盖及环状结构固定到衬底上的粘合剂可一起构成半导体器件的电磁干扰屏蔽结构(electromagnetic interference shielding structure)。根据一些实施例示出形成封装结构的中间阶段。论述了一些实施例的一些变化。在各种视图及说明性实施例通篇中，相同的参考编号用于指示相同的元件。
所述实施例旨在提供进一步的解释，但不用于限制本公开的范围。举例来说，一些动作可以不同的顺序发生和/或与除了在本文中示出和/或描述的动作之外的其他动作或事件同时发生。此外，可能并非所有示出的动作都是实施本文中所作说明的一个或多个方面或实施例所必需的，并且本文中绘示的一个或多个动作可在一个或多个单独的动作和/或阶段中实行。
图1到图14B是示出根据本公开一些实施例的制造封装结构1000A的方法的示意性剖视图或平面图，其中剖视图是沿着平面图中绘示的线A-A截取的。图15是示出根据本公开一些实施例的制造封装结构的方法的流程图。图16A到图16D是根据本公开一些实施例的放大的示意性剖视图，其示出图12A中绘出的虚线区U中的支撑结构的各种实施例。在实施例中，制造方法是晶片级封装工艺的一部分。应注意，在本文中描述的工艺步骤覆盖用于制作(半导体)封装结构的制造工艺的一部分，所述(半导体)封装结构包括例如半导体器件(或管芯/芯片)等半导体组件。所述实施例旨在提供进一步的解释，但不用于限制本公开的范围。
参照图1，在一些实施例中，提供载体102。在一些实施例中，载体102是用于承载半导体晶片或重构晶片的玻璃载体或任何合适的载体，其用于半导体器件(或组件/管芯/芯片等)P1的制造方法。在一些实施例中，载体102涂布有剥离层104(如图1所示)。剥离层104的材料可为适于将载体102与位于上方的层或设置在其上的任何晶片进行接合和剥离的任何材料。
在一些实施例中，剥离层104包含由介电材料制成的介电材料层，所述介电材料包括任何合适的聚合物系介电材料(例如，苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO))。在替代实施例中，剥离层104包括在被加热时失去其粘合性质的由环氧系热释放材料制成的介电材料层，例如光-热转换(light-to-heat-conversion，LTHC)释放涂膜。在又一替代实施例中，剥离层104包括由紫外线(ultra-violet，UV)胶制成的介电材料层，所述介电材料层在暴露于UV光时失去其粘合性质。剥离层104可作为液体进行分配(dispense)并固化，可作为叠层在载体102上的叠层膜，或者可为类似物。举例来说，如图1所示，与接触载体102的剥离层104的所示底表面相对的所示顶表面是齐平的，并且具有高共面度(high degree of coplanarity)。在某些实施例中，剥离层104是具有良好耐化学性的LTHC层，并且此种层能够实现通过应用激光照射在室温下从载体102剥离，然而本公开不限于此。
在替代实施例中，将缓冲层(未示出)涂布在剥离层104上，其中剥离层104夹置在缓冲层与载体102之间，并且缓冲层的顶表面可进一步提供高共面度。在一些实施例中，缓冲层可为介电材料层。在一些实施例中，缓冲层可为由聚酰亚胺(polyimide，PI)、PBO、BCB或任何其他合适的聚合物系介电材料制成的聚合物层。在一些实施例中，缓冲层可为味之素构成膜(Ajinomoto Buildup Film，ABF)、阻焊剂膜(Solder Resist film，SR)或类似物。换句话说，缓冲层是可选的介电层，并且可基于需求和设计布局而省略；本公开不限于此。
继续图1，在一些实施例中，在剥离层104上和载体102上方形成介电层112a。在一些实施例中，介电层112a是通过(但不限于)以下方式形成：在剥离层104的所示顶表面上方形成介电材料的毯覆层以完全覆盖剥离层104，并图案化所述介电材料毯覆层以形成具有多个开口O1的介电层112a，所述多个开口O1暴露出剥离层104的位于其下方的一些部分。
介电层112a的材料可为PI、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、其组合或类似物，所述材料可使用光刻和/或刻蚀工艺来图案化。在一些实施例中，介电材料毯覆层通过例如旋涂、化学气相沉积(chemical vapor deposition，CVD)(例如，等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD))或类似工艺等合适的制作技术形成。
此后，在一些实施例中，在介电层112a上方形成晶种层材料114m，如图1所示。在一些实施例中，晶种层材料114m形成在介电层112a上，并延伸到形成在介电层112a中的开口O1中。换句话说，晶种层材料114m贯穿介电层112a，并且开口O1的侧壁被晶种层材料114m完全覆盖。
在一些实施例中，晶种层材料114m以由金属或金属合金材料制成的毯覆层的方式形成在剥离层104上和载体102上方，本公开不限于此。在一些实施例中，晶种层材料114m被称为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层材料114m包含钛、铜、钼、钨、氮化钛、钛钨、其组合或类似物。举例来说，晶种层材料114m可包括钛层和位于钛层上方的铜层。晶种层材料114m可使用例如溅镀、物理气相沉积(physical vapor deposition，PVD)或类似工艺来形成。在一些实施例中，晶种层材料114m通过溅射共形地形成在介电层112a上，并且与介电层112a和由开口O1暴露出的剥离层104接触。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜及含有少量例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。
如图1所示，在一些实施例中，在形成晶种层材料114m之后，在晶种层材料114m上和介电层112a上方形成经图案化的导电层116a。在一些实施例中，经图案化的导电层116a可通过(但不限于)以下方式形式：在介电层112a上方形成导电材料的毯覆层以完全覆盖晶种层材料114m，并且图案化导电材料毯覆层以形成经图案化的导电层116a。经图案化的导电层116a可由通过电镀或沉积形成的导电材料(例如，铜、铜合金、铝、铝合金或其组合)制成，所述导电材料可使用光刻和刻蚀工艺被图案化以形成多个导电图案/片段。在一些实施例中，所述导电图案/片段各自包括沿着水平方向(例如，方向X或方向Y)在晶种层材料114m上方延伸的线部分和/或除了沿着水平方向(例如，方向X或方向Y)在晶种层材料114m上方延伸的线部分外还包括通孔部分，所述通孔部分连接到所述线部分并沿着垂直方向(例如，方向Z)延伸到相应的一个开口O1中。方向X、方向Y和方向Z可能彼此不同。举例来说，如图1所示，方向X、方向Y和方向Z彼此垂直。在一些实施例中，经图案化的导电层116a是经图案化的铜层或其他合适的经图案化的金属层。举例来说，经图案化的导电层116a的一些部分进一步延伸到开口O1中。
参照图2，在一些实施例中，将晶种层材料114m图案化以形成晶种层114a。在一些实施例中，使用经图案化的导电层116a作为刻蚀掩模来图案化晶种层材料114m，以形成晶种层114a。举例来说，刻蚀工艺可为干刻蚀工艺、湿刻蚀工艺或其组合；本公开不限于此。换句话说，例如，沿着方向Z在介电层112a上的垂直投影中，经图案化的导电层116a与晶种层114a完全交叠。也就是说，经图案化的导电层116a的侧壁实质上与晶种层114a的侧壁对齐。在一些实施例中，如图2所示，经图案化的导电层116a电连接到分别位于其下方的晶种层114a。在一些实施例中，经图案化的导电层116a和晶种层114a一起被称为金属化层ML1(或重布线层)。
继续图2，在一些实施例中，在经图案化的导电层116a上方形成介电层112b。在一些实施例中，介电层112b具有多个开口O2，所述多个开口O2各自暴露出经图案化的导电层116a的一部分。如图2所示，举例来说，通过开口O2，经图案化的导电层116a的表面S116a被部分暴露出，用于电连接到稍后形成的连接件。介电层112b的形成和材料可与图1中所述的形成介电层112a的工艺和材料相同或类似，且因此为简洁起见，在本文中不再予以赘述。在一个实施例中，介电层112b的材料与介电层112a的材料相同。在替代实施例中，介电层112b的材料不同于介电层112a的材料；本公开不限于此。
参照图3，在一些实施例中，在图2所绘示的结构上依序形成晶种层114b、经图案化的导电层116b、介电层112c、晶种层114c、经图案化的导电层116c和介电层118，以在剥离层104上和载体102上方形成重布线路结构110。在一些实施例中，晶种层114b形成在介电层112b上，并延伸到形成在介电层112b中的开口O2中，以实体接触(physically contact)由开口O2暴露出的经图案化的导电层116a。换句话说，晶种层114b贯穿介电层112b，并且开口O2的侧壁被晶种层114b完全覆盖。在一些实施例中，经图案化的导电层116b形成在晶种层114b上(例如，与晶种层114b实体接触)，其中沿着方向Z在介电层112a上的垂直投影中，经图案化的导电层116b与晶种层114b交叠。也就是说，晶种层114b的侧壁实质上与经图案化的导电层116b的侧壁对齐。举例来说，如图3所示，经图案化的导电层116b通过晶种层114b电耦合到经图案化的导电层116a。在一些实施例中，经图案化的导电层116b和晶种层114b一起被称为金属化层ML2(或重布线层)。
在一些实施例中，具有多个开口O3的介电层112c形成在经图案化的导电层116b上，所述多个开口O3各自暴露出经图案化的导电层116b的一部分。如图3所示，通过开口O3，经图案化的导电层116b的表面S116b被部分暴露出，用于电连接到稍后形成的连接件。
在一些实施例中，晶种层114c形成在介电层112c上，并延伸到形成在介电层112c中的开口O3中，以实体接触由开口O3暴露出的经图案化的导电层116b。换句话说，晶种层114c贯穿介电层112c，并且开口O3的侧壁被晶种层114c完全覆盖。在一些实施例中，经图案化的导电层116c形成在晶种层114c上(例如，与晶种层114c实体接触)，其中沿着方向Z在介电层112a上的垂直投影中，经图案化的导电层116c与晶种层114c交叠。也就是说，晶种层114c的侧壁实质上与经图案化的导电层116c的侧壁对齐。举例来说，如图3所示，经图案化的导电层116c通过晶种层114c电耦合到经图案化的导电层116b。在一些实施例中，经图案化的导电层116c和晶种层114c一起被称为金属化层ML3(或重布线层)。
在一些实施例中，具有多个开口O4的介电层118形成在经图案化的导电层116c上，所述多个开口O4各自暴露出经图案化的导电层116c的一部分。如图3所示，通过开口O4，经图案化的导电层116c的表面S116c被部分暴露出，用于电连接到稍后形成的连接件。在此基础上，制造成重布线路结构110。
晶种层114b和晶种层114c的形成和材料可独立地与图1到图2中所述的形成晶种层114a的工艺和材料相同或类似，经图案化的导电层116b和经图案化的导电层116c的形成和材料可独立地与图1中所述的形成经图案化的导电层116a的工艺和材料相同或类似，并且介电层112b、介电层112c和介电层118的形成和材料可独立地与图1中所述的形成介电层112a的工艺和材料相同或类似，且因此在本文中不再对其予以赘述。在一个实施例中，晶种层114a、晶种层114b和晶种层114c的材料彼此相同。作为另外一种选择，晶种层114a、晶种层114b和晶种层114c的材料可部分或全部彼此不同。在一个实施例中，经图案化的导电层116a、经图案化的导电层116b和经图案化的导电层116c的材料彼此相同。作为另外一种选择，经图案化的导电层116a、经图案化的导电层116b和经图案化的导电层116c的材料可部分或全部独立地彼此不同。在一个实施例中，介电层112a、介电层112b、介电层112c和介电层118的材料彼此相同。作为另外一种选择，介电层112a、介电层112b、介电层112c和介电层118的材料可部分或全部彼此不同。
在一些实施例中，如图3所示，重布线路结构110形成在剥离层104上，并包括介电层112(例如，介电层112a到112c)、晶种层114(例如，晶种层114a到114c)、经图案化的导电层116(例如，经图案化的导电层116a到116c)和介电层118。然而，在本公开中，介电层112、晶种层114和经图案化的导电层116的层数不限于图3的附图，其中介电层112、晶种层114和经图案化的导电层116中的每一者的层数可为一层或多于一层。在一些实施例中，介电层112、晶种层114和经图案化的导电层116夹置在剥离层104与介电层118之间，并且依序堆叠。
在本公开中，一组多层(例如，介电层112a、晶种层114a和经图案化的导电层116a)、一组多层(例如，介电层112b、晶种层114b和经图案化的导电层116b)、以及一组多层(例如，介电层112c、晶种层114c和经图案化的导电层116c)可个别地被称为重布线路结构110的积层(build-up layer)，而介电层118可被称为重布线路结构110的钝化层(passivation layer)，用于为下方的积层提供保护。出于说明目的，在图3的重布线路结构110中包括三个积层；然而，本公开不限于此。在重布线路结构110中所包括的积层的数量在本公开中不受限制，并且可基于需求和设计布局来选择。也就是说，在重布线路结构110中所包括的积层的数量可为一或多于一，只要重布线路结构110能够向半导体管芯(例如，稍后将在图5中呈现230和/或240)提供足够的布线功能即可。
继续图3，在一些实施例中，在形成重布线路结构110之后，在介电层118上形成多个凸块下金属(under-bump metallurgy，UBM)图案122，且所述多个凸块下金属图案122延伸到形成在介电层118中的开口O4中，以实体接触由开口O4暴露出的经图案化的导电层116c，用于电连接重布线路结构110。在本公开中，凸块下金属图案122有助于重布线路结构110与稍后形成的导电元件(例如：连接件，例如导电球或导电凸块；半导体组件，例如半导体无源元件；或类似物)之间的电连接。然而，本公开不限于此；作为另外一种选择，可基于设计布局和需求而省略凸块下金属图案122。
凸块下金属图案122的材料可包括铜、镍、钛、钨或其合金或类似物，并且可通过电镀工艺及刻蚀工艺以单层或多层方式(例如，在一个凸块下金属图案122中的任意两个或更多个堆叠层中具有不同的材料)形成。凸块下金属图案122的数量在本公开中不受限制，并且对应于稍后形成的导电元件的数量。
参照图4，在一些实施例中，在重布线路结构110上方形成钝化层140A。在一些实施例中，钝化层140A形成在凸块下金属图案122上，其中凸块下金属图案122被重布线路结构110(例如，介电层118)和钝化层140A限制。在一些实施例中，钝化层140A通过形成在钝化层140A中的多个开口O5以可接近的方式露出凸块下金属图案122中的每一者，用于电连接到稍后形成的连接件。举例来说，凸块下金属图案122各自被形成在钝化层140A中的开口O5完全暴露出，如图4所示。然而，本公开不限于此；作为另外一种选择，钝化层140A可通过形成在钝化层140A中的开口O5以可接近的方式露出凸块下金属图案122中的每一者的一部分。
在一些实施例中，钝化层140A通过(但不限于)以下方式形成：在重布线路结构110的最外表面S110t上方形成介电材料的毯覆层以完全覆盖凸块下金属图案122，并且图案化介电材料毯覆层以形成具有开口O5的钝化层140A，开口O5暴露出凸块下金属图案122的位于其下方的部分。钝化层140A的材料可为PI、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG、其组合或类似物，所述材料可使用光刻和/或刻蚀工艺来图案化。在一些实施例中，介电材料毯覆层通过例如旋涂、CVD(例如，PECVD)或类似工艺等合适的制作技术形成。
在一些实施例中，钝化层140A被称为重布线路结构110及凸块下金属图案122的保护层，用于向重布线路结构110及凸块下金属图案122提供保护。在一个实施例中，钝化层140A的材料与介电层112(例如，介电层112a、介电层112b或介电层112c)或介电层118的材料相同。在替代实施例中，钝化层140A的材料不同于介电层112(例如，介电层112a、介电层112b或介电层112c)或介电层118的材料。然而，本公开不限于此；作为另外一种选择，可省略钝化层140A。
参照图4，在一些实施例中，在凸块下金属图案122上和重布线路结构110上方形成多个导电端子150A。在一些实施例中，导电端子150A通过凸块下金属图案122电耦合到重布线路结构110。由于存在凸块下金属图案122，导电端子150A与重布线路结构110之间的粘合强度增强。
在一些实施例中，导电端子150A通过焊剂贴合到凸块下金属图案122。在一些实施例中，导电端子150A通过植球工艺或回焊工艺设置在凸块下金属图案122上。导电端子150A例如为微凸块、芯片连接件(例如，受控塌陷芯片连接(controlled collapse chipconnection，C4)凸块、球栅阵列(ball grid array，BGA)球、焊料球或其他连接件。导电端子150A的数量不限于本公开，并且可基于开口O5的数量(或者说由开口O5暴露出的凸块下金属图案122的数量)来指定和选择。当使用焊料时，焊料可包括共晶焊料或非共晶焊料。焊料可包含铅或无包含铅，并且可包含Sn-Ag、Sn-Cu、Sn-Ag-Cu或类似物。
在一个实施例中，导电端子150A被称为用于与另一封装体或电路衬底(例如，有机衬底，例如印刷电路板(printed circuit board，PCB))连接的导电连接件。在替代实施例中，导电端子150A被称为用于输入/输出电信号和/或功率信号的导电端子。在又一替代实施例中，导电端子150A被称为用于与一个或多于一个半导体管芯连接的导电端子，所述一个或多于一个半导体管芯独立地包括有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器、电感器等)、其他组件(例如，一个或多于一个集成无源器件(integrated passive device，IPD))或其组合的。本公开不限于此。
参照图5，在一些实施例中，提供了至少一个半导体管芯。举例来说，半导体管芯230和半导体管芯240在X-Y平面上彼此并排排列(也参见图13B)。在一些实施例中，如图5所示，半导体管芯230和半导体管芯240被拾取并放置在重布线路结构110(例如，重布线路结构110的最外表面S110t)上。在一些实施例中，半导体管芯230和半导体管芯240通过导电端子150A和凸块下金属图案122接合到重布线路结构110。在本公开中，应理解，在所有附图中对半导体管芯230、半导体管芯240和其他组件的例示是示意性的，并且不是按比例的。
如图5所示，在一些实施例中，半导体管芯230包括具有有源表面230a和与有源表面230a相对的背侧表面230f的管芯堆叠(die stack)230s、分布在有源表面230a上的多个接垫(pad)230b、覆盖有源表面230a和接垫230b的一部分的钝化层230c、连接到被钝化层230c暴露出的接垫230b的多个导通孔(conductive via)230d、以及设置在导通孔240d上的保护层(protection layer)230e。接垫230b、钝化层230c、导通孔230d及保护层230e形成在管芯堆叠230s上。接垫230b被钝化层230c部分暴露出，导通孔230d分别设置在接垫230b上并电连接到接垫230b，且保护层230e覆盖被导通孔230d暴露出的钝化层230c及导通孔230d。
然而，本公开不限于此。举例来说，可省略导通孔230d及保护层230e。在替代实施例中，半导体管芯230可包括具有有源表面230a及与有源表面230a相对的背侧表面230f的管芯堆叠230s、分布在有源表面230a上的所述多个接垫230b、以及覆盖有源表面230a及接垫230b的一部分的钝化层230c。
举例来说，接垫230b是铝接垫或其他合适的金属接垫。在一些实施例中，钝化层230c及保护层230e可为PBO层、PI层或其他合适的聚合物。在一些替代实施例中，钝化层230c及保护层230e可由例如氧化硅、氮化硅、氮氧化硅或任何合适的介电材料等无机材料制成。举例来说，钝化层230c的材料可与保护层230e的材料相同或不同。举例来说，导通孔230d是铜柱、铜合金柱或含有铜金属的其他合适的金属柱。
管芯堆叠230s可包括基础层级(base tier)和堆叠在其上的至少一个内部层级(inner tier)。如图5所示，举例来说，管芯堆叠230s包括载体管芯(carrier die)231、多个介电膜(dielectric film)232、多个管芯233、多个导通孔234和包封体235，其中管芯233沿着方向Z依序地设置在载体管芯231上，并且导通孔234被分组成多个不同的组以电连接载体管芯231和管芯233中的两个相邻且交叠的管芯。在一些实施例中，不同组的导通孔234独立地被介电膜232中的相应一者覆盖，并且由介电膜232和管芯233暴露出的载体管芯231的表面、介电膜232的侧壁和管芯233的侧壁被包封体235覆盖。如图5所示，在一些实施例中，导通孔234通过介电膜232与包封体235分离。举例来说，载体管芯231被称为管芯堆叠230s的基础层级，而管芯233中的每一者被称为管芯堆叠230s的堆叠层级(stacking tier)或内部层级。如图5所示，举例来说，管芯堆叠230s的载体管芯231(例如，基础层级)通过接垫230b电连接到导通孔230d，其中导通孔230d被称为半导体管芯230的导电端子，用于电连接到外部组件。在基础层级中所包括的载体管芯231的数量和在每个内部层级中所包括的管芯233的数量独立地不限于本公开，并且可基于需求和设计布局而为一个或多于一个。
应注意，载体管芯231和管芯233中的每一个还可包括内连结构(未示出)、多个导电接垫(未示出)、钝化层(未示出)和后钝化层(post-passivation layer)(未示出)。在本文中所述的载体管芯231可被称为半导体芯片或集成电路(IC)。在一些实施例中，载体管芯231包括一个或多个数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路(application-specific integrated circuit，“ASIC”)芯片、传感器芯片、无线和射频(wireless and radio frequency，RF)芯片、逻辑芯片或电压调节器芯片。逻辑芯片可为中央处理器(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、微控制器或类似物。在一些实施例中，管芯233中的每一者包括存储器管芯(例如，动态随机存取存储器(dynamic random-access memory，DRAM)管芯、静态随机存取存储器(static random-access memory，SRAM)管芯、同步动态随机存取存储器(synchronous dynamic random-access memory，SDRAM)、与非(NAND)闪存等)。也就是说，在一些实施例中，半导体管芯230包括混合存储器立方体(hybrid memorycube，HMC)模块、高带宽存储器(high bandwidth memory，HBM)模块或类似物。举例来说，包括在半导体管芯230的管芯堆叠230s中的管芯233是高带宽存储器(HBM)管芯，并且载体管芯231是为该些存储器管芯提供控制功能的逻辑管芯，如图5所示。
在一些实施例中，介电膜232独立地包括PBO层、PI层或其他合适的聚合物。在一些替代实施例中，介电膜232的材料包括例如氧化硅、氮化硅、氮氧化硅或任何合适的介电材料等无机材料。介电膜232可通过例如旋涂、CVD(例如，PECVD)或类似工艺等合适的制作技术形成。作为另外一种选择，介电膜232各自例如为可通过叠层形成的非导电膜(non-conductive film，NCF)。举例来说，导通孔234是铜柱、铜合金柱或含有铜金属的其他合适的金属柱。
在一些实施例中，包封体235的材料包括模制化合物、模制底部填料、树脂(例如，环氧树脂)或类似物。在一些替代实施例中，包封体235的材料包括例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG、其组合或类似物。在又一替代实施例中，每个包封体235的材料包括有机材料(例如，环氧树脂、PI、PBO或类似物)、或者无机材料与有机材料的混合物(例如，氧化硅和环氧树脂的混合物或类似物)。在一些实施例中，包封体235可通过例如压缩模制工艺等模制工艺形成。在一些替代实施例中，包封体235可通过例如CVD(例如，高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition，HDPCVD)或PECVD)等合适的制作技术形成。如图5所示，举例来说，半导体管芯230的背侧表面230f包括包封体235的表面和在管芯堆叠230s中的内部层级的最外层级中所包括的管芯233的表面，其中在最外层级中所包括的管芯233的表面与包封体235的表面实质上彼此齐平并且共面。
如图5所示，在一些实施例中，半导体管芯240包括具有有源表面240a和与有源表面240a相对的背侧表面240f的半导体衬底240s、分布在有源表面240a上的多个接垫240b、覆盖有源表面240a和接垫240b的一部分的钝化层240c、连接到被钝化层240c暴露出的接垫240b的多个导通孔240d、以及设置在导通孔240d上的保护层240e。接垫240b、钝化层240c、导通孔240d和保护层240e形成在半导体衬底240s上。接垫240b被钝化层240c部分暴露出，导通孔240d分别设置在接垫240b上并电连接到接垫240b，并且保护层240e覆盖由导通孔240d暴露出的钝化层240c和导通孔240d。
半导体衬底240s的材料可包括硅衬底，所述硅衬底包括形成于其中的有源组件(例如，晶体管和/或存储器，例如N型金属氧化物半导体(N-type metal-oxidesemiconductor，NMOS)和/或P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)器件或类似物)和/或无源组件(例如，电阻器、电容器、电感器或类似物)。在一些实施例中，可在工艺前端(front-end-of-line，FEOL)工艺中形成此种有源组件和无源组件。在替代实施例中，半导体衬底240s可为块状硅衬底(例如，块状单晶硅衬底)、经掺杂硅衬底、未经掺杂硅衬底或绝缘体上硅(silicon-on-insulator，SOI)衬底，其中经掺杂硅衬底的掺杂剂可为N型掺杂剂、P型掺杂剂或其组合。本公开不限于此。
另外，半导体衬底240s还可包括设置在有源表面240a上的内连结构(未示出)。在某些实施例中，内连结构可包括为嵌置在半导体衬底240s中的有源组件和无源组件提供布线功能的交替堆叠的一个或多个层间介电层及一个或多个经图案化的导电层，其中接垫240b可被称为经图案化的导电层的最外层。在一个实施例中，可在工艺后端(back-end-of-line，BEOL)工艺中形成内连结构。举例来说，层间介电层可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的介电材料形成的介电层，且可通过沉积或类似工艺形成层间介电层。举例来说，经图案化的导电层可为经图案化的铜层或其他合适的经图案化的金属层，且可通过电镀或沉积形成经图案化的导电层。然而，本公开不限于此。
接垫240b、钝化层240c、导通孔240d及保护层240e的材料可分别与上述接垫230b、钝化层230c、导通孔230d及保护层230e的材料类似或实质上相同；因此，为简洁起见，在本文中不再重复。举例来说，钝化层240c的材料实质上与保护层240e的材料相同或不同。
然而，本公开可能不限于此；作为另外一种选择，可省略导通孔240d和保护层240e。在替代实施例中，半导体管芯240可包括具有有源表面240a和与有源表面240a相对的背侧表面240f的半导体衬底240s、分布在有源表面240a上的多个接垫240b、以及覆盖有源表面240a和接垫240b的一部分的钝化层240c。
半导体管芯240可被称为独立地包括数字芯片、模拟芯片或混合信号芯片的半导体管芯或芯片。在一些实施例中，半导体管芯240为：逻辑管芯，例如CPU、GPU、神经网络处理单元(neural network processing unit，NPU)、深度学习处理单元(deep learningprocessing unit，DPU)、张量处理单元(tensor processing unit，TPU)、SoC、应用处理器(application processor，AP)和微控制器；电源管理管芯，例如电源管理集成电路(powermanagement integrated circuit，PMIC)管芯；无线和射频(RF)管芯；基带(baseband，BB)管芯；传感器管芯，例如光/图像传感器芯片；微机电系统(micro-electro-mechanical-system，MEMS)管芯；信号处理管芯，例如数字信号处理(digital signal processing，DSP)管芯；前端管芯，例如模拟前端(analog front-end，AFE)管芯；应用专用管芯，例如应用专用集成电路(ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)等)；其组合；或类似物。在替代实施例中，半导体管芯240独立地为：人工智能(artificialintelligence，AI)引擎，例如AI加速器；计算系统，例如AI服务器、高性能计算(high-performance computing，HPC)系统、高功率计算器件、云计算系统、边缘计算系统等；其组合；或类似物。半导体管芯240的类型可基于需求和设计要求来选择和指定，且因此在本公开中不受具体限制。
如图5所示，出于说明目的，仅示出一个半导体管芯230和一个半导体管芯240，然而，应注意，半导体管芯230的数量和半导体管芯240的数量可基于需求及设计布局独立地选择及指定；本公开不限于此。在一些实施例中，半导体管芯230的数量是一个或多于一个，且半导体管芯240的数量是零、一个或多于一个。在半导体管芯230的数量多于一个的实施例中，半导体管芯230可为相同的类型。作为另外一种选择，半导体管芯230可部分或全部为不同的类型。在半导体管芯240的数量多于一个的实施例中，半导体管芯240可为相同的类型。作为另外一种选择，半导体管芯240可部分或全部为不同的类型。
如图5所示，举例来说，半导体管芯230及半导体管芯240通过倒装芯片接合而安装到重布线路结构110上。然而，本公开不限于此；作为另外一种选择，半导体管芯230及240通过混合接合(hybrid bonding)安装到重布线路结构110上(参见图28中绘示的封装结构6000的半导体器件P2)。在某些实施例中，还提供除了半导体管芯230和半导体管芯240之外的一个或多于一个附加半导体管芯，其中与半导体管芯230和/或半导体管芯240的类型相比，所述附加半导体管芯可独立地为相同的类型或不同的类型。本公开不限于此。在本公开中，方向Z可被称为重布线路结构110与半导体管芯230、240的堆叠方向。
参照图6，在一些实施例中，在半导体管芯230、240与重布线路结构110之间形成底部填充材料160，并且将底部填充材料160分配在导电端子150A周围。在一些实施例中，底部填充材料160至少填充导电端子150A之间以及重布线路结构110、导电端子150A、半导体管芯230和半导体管芯240之间的间隙。如图6所示，举例来说，底部填充材料160设置在重布线路结构110上，并包裹导电端子150A的侧壁，以向导电端子150A提供结构支撑和保护。在一些实施例中，底部填充材料160完全覆盖半导体管芯230、240的侧壁(例如，侧壁230sw、侧壁240sw)，并且以可接近的方式暴露出半导体管芯230、240的背侧表面(例如，背侧表面230f、背侧表面240f)，如图6所示。
然而，本公开不限于此。在替代实施例中(未示出)，底部填充材料160覆盖半导体管芯230的侧壁230sw的一部分及半导体管芯240的侧壁240sw的一部分，并进一步完全暴露出半导体管芯230的背侧表面230f及半导体管芯240的背侧表面240f。在又一替代实施例中(未示出)，底部填充材料160完全覆盖半导体管芯230及240的侧壁(例如，侧壁230sw、侧壁240sw)及背侧表面(例如，背侧表面230f、背侧表面240f)。在又一替代实施例中(未示出)，底部填充材料160完全且以可接近的方式暴露出半导体管芯230、240的侧壁(例如，侧壁230sw、侧壁240sw)和背侧表面(例如，背侧表面230f、背侧表面240f)。由于存在底部填充材料160，导通孔230d、240d与导电端子150A之间的接合强度增强，从而确保半导体管芯230、240及重布线路结构110的电耦合。
在一个实施例中，底部填充材料160可通过底部填充分配(underfilldispensing)或任何其他合适的方法形成。在一些实施例中，底部填充材料160可为包括具有或不具有硬化剂的聚合物材料(例如，环氧树脂、树脂及类似物)、填料(例如，二氧化硅填料、玻璃填料、氧化铝、氧化硅及类似物)、粘合促进剂、其组合及类似物的模制化合物。作为另外一种选择，可省略底部填充材料160。
参照图7，在一些实施例中，将半导体管芯230、240包封在绝缘包封体170m中。在一些实施例中，绝缘包封体170m形成在底部填充材料160上和重布线路结构110上方。绝缘包封体170m可至少填满半导体管芯230与半导体管芯240之间以及底部填充材料160与半导体管芯230、240之间的间隙。在一些实施例中，绝缘包封体170m覆盖半导体管芯230、240、底部填充材料160以及由半导体管芯230、240和底部填充材料160暴露出的重布线路结构110。换句话说，例如，半导体管芯230、240不以可接近的方式被绝缘包封体170m露出并埋入于绝缘包封体170m中。
在一些实施例中，绝缘包封体170m是通过模制工艺形成的模制化合物。模制工艺可包括压缩模制工艺或传递模制工艺。绝缘包封体170m可包括聚合物(例如，环氧树脂、酚醛树脂、含硅树脂或其他合适的树脂)、介电材料或其他合适的材料。作为另外一种选择，绝缘包封体170m可包含可接受的绝缘包封体材料。在一些实施例中，绝缘包封体170m还包含可被添加到绝缘包封体170m中以优化绝缘包封体170m的热膨胀系数(coefficient ofthermal expansion，CTE)的无机填料或无机化合物(例如，二氧化硅、粘土等)。本公开不限于此。
在一个实施例中，绝缘包封体170m的材料可不同于底部填充材料160的材料，其中在绝缘包封体170m与底部填充材料160之间存在清晰的界面(未标示)，如图7所示。然而，本公开不限于此；绝缘包封体170m的材料可与底部填充材料160的材料相同，其中在绝缘包封体170m与底部填充材料160之间没有清晰的界面。
参照图8，在一些实施例中，将绝缘包封体170m平坦化以形成暴露出半导体管芯230和半导体管芯240的绝缘包封体170。在某些实施例中，如图8所示，在平坦化之后，半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f及底部填充材料160的表面160t被绝缘包封体170的表面170t暴露出。也就是说，例如，半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f及底部填充材料160的表面160t变得与绝缘包封体170的表面170t实质上齐平。换句话说，半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f、底部填充材料160的表面160t及绝缘包封体170的表面170t实质上彼此共面。
举例来说，绝缘包封体170m可通过机械研磨或化学机械抛光(chemicalmechanical polishing，CMP)来平坦化。在平坦化步骤之后，可视情况执行清洁步骤，例如以清洁和移除由平坦化步骤产生的残留物。然而，本公开不限于此，且平坦化步骤可通过任何其他合适的方法来执行。在一些实施例中，在平坦化绝缘包封体170m期间，半导体管芯230、半导体管芯240和/或底部填充材料160也可被平坦化。在某些实施例中，可例如对过模制(over-molded)的绝缘包封体170m执行平坦化步骤，以使绝缘包封体170的表面170t、半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f和/或底部填充材料160的表面160t齐平。
举例来说，半导体管芯230和半导体管芯240在侧向上被绝缘包封体170暴露出。在一些实施例中，如图8所示，半导体管芯230和半导体管芯240被绝缘包封体170以可接近的方式露出。由于存在此种构造，确保了半导体管芯230及240的更好的散热。
在替代实施例中，底部填充材料160的表面160t低于绝缘包封体170的表面170t。在此类替代实施例中，底部填充材料160内埋在绝缘包封体170中，且不被绝缘包封体170的表面170t以可接近的方式露出。
参照图9，在一些实施例中，将图8中所绘示的整个结构翻转(上下颠倒)并放置在涂布有剥离层108的载体106上，并且从重布线路结构110剥离载体102。在一些实施例中，重布线路结构110(例如，介电层112a和晶种层114a)由于存在剥离层104而容易地与载体102分离，其中重布线路结构110(例如，介电层112a的表面S112a和晶种层114a的表面S114a)被暴露出。在一些实施例中，通过剥离工艺将载体102从重布线路结构110分离，并且移除载体102和剥离层104。在一个实施例中，剥离工艺为激光剥离工艺。
在一些实施例中，载体106的材料与载体102的材料可相同，然而本公开不限于此。在替代实施例中，载体106的材料可不同于载体102的材料。在一些实施例中，剥离层108的材料和形成可与剥离层104的材料和形成相同或不同，本公开不限于此。
参照图10，在重布线路结构110上形成钝化层140B(例如，在方向Z上，表面S110b与最外表面S110t相对)。举例来说，钝化层140B通过形成在钝化层140B中的多个开口O6以可接近的方式露出晶种层114a的被暴露出的部分的至少一部分，用于电连接到稍后形成的连接件。在一个实施例中，晶种层114a的被暴露出的部分被形成在钝化层140B中的开口O6部分地且以可接近的方式暴露出。然而，本公开不限于此；作为另外一种选择，晶种层114a的被暴露出的部分各自可被形成在钝化层140B中的开口O6完全地且以可接近的方式暴露出，如图10所示。
钝化层140B的形成、材料和构造与先前在图4中所述的形成钝化层140A的工艺、材料和构造类似或相同，且因此为简洁起见，在本文中不再予以赘述。在一些实施例中，钝化层140B被称为重布线路结构110的保护层，用于向重布线路结构110提供保护。类似于钝化层140A，作为替代选择，可省略钝化层140B。
继续图10，在一些实施例中，在钝化层140B上形成多个凸块下金属图案124，并使所述多个凸块下金属图案124延伸到形成在钝化层140B中的开口O6中，以实体接触由开口O6暴露出的晶种层114a，用于电连接重布线路结构110。在本公开中，凸块下金属图案124有助于重布线路结构110与稍后形成的导电元件(例如：连接件，例如导电球或导电凸块；半导体组件，例如半导体无源元件；或类似物)之间的电连接。
然而，本公开不限于此；作为另外一种选择，可基于设计布局和需求而省略凸块下金属图案124。凸块下金属图案124的形成、材料和构造与先前在图3中所述的形成凸块下金属图案122的工艺、材料和构造类似或相同，且因此为简洁起见，在本文中不再予以赘述。
此后，继续图10，在一些实施例中，在凸块下金属图案124上和重布线路结构110上方形成多个导电端子150B。在一些实施例中，导电端子150B通过凸块下金属图案124电耦合到重布线路结构110。由于存在凸块下金属图案124，导电端子150B与重布线路结构110之间的粘合强度增强。在一些实施例中，导电端子150B被称为用于与另一封装体或电路衬底(例如，有机衬底，例如PCB)连接的导电连接件。
本公开不限于此。在替代实施例中，导电端子150B被称为用于输入/输出电信号和/或功率信号的导电端子。在又一替代实施例中，导电端子150B被称为用于与一个或多于一个半导体管芯连接的导电端子，所述一个或多于一个半导体管芯独立地包括有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器、电感器等)、其他组件(例如，一个或多于一个集成无源器件(IPD))或其组合。导电端子150B的形成、材料和构造与先前在图5中所述的形成导电端子150A的工艺、材料和构造类似或相同，且因此为简洁起见，在本文中不再予以赘述。
另外，半导体管芯230、240排列成阵列，导电端子150B可被分成对应于半导体管芯230、240的数量的多个组。在一些实施例中，导电端子150B中的一些导电端子150B通过凸块下金属图案124中的一些凸块下金属图案124、重布线路结构110、凸块下金属图案122中的一些凸块下金属图案122和导电端子150A中的一些导电端子150A电连接到半导体管芯230。在一些实施例中，导电端子150B中的一些导电端子150B通过凸块下金属图案124中的一些凸块下金属图案124、重布线路结构110、凸块下金属图案122中的一些凸块下金属图案122和导电端子150A中的一些导电端子150A电连接到半导体管芯240。在某些实施例中，导电端子150B中的一些导电端子150B可电浮动或接地，本公开不限于此。然而，本公开不限于此；作为替代，可省略导电端子150B，其中被暴露出的金属化层ML1可发挥如上所述的导电端子150B的作用。
参照图11，在一些实施例中，将图10中所绘示的整个结构翻转(上下颠倒)，且然后从所述结构剥离载体106以形成半导体器件P1。在一些实施例中，通过剥离工艺从半导体管芯230、240、底部填充材料160和绝缘包封体170分离载体106，其中载体106和剥离层108被移除，并且半导体管芯230、240、底部填充材料160和绝缘包封体170被暴露出。在一个实施例中，剥离工艺是激光剥离工艺。在剥离步骤期间，采用保持装置(未示出)来保持导电端子150B，用于在剥离载体106之前固定半导体器件P1。保持装置可为胶带、粘合剂载体或吸盘。
在一些实施例中，从保持器件释放导电端子150B，以形成半导体器件P1。在一些实施例中，在从保持器件释放导电端子150B之前，执行分割工艺以将彼此连接的半导体器件P1(例如，呈晶片形式)切割成单独且分离的半导体器件P1(例如，呈单体化形式)。在一个实施例中，分割工艺是包括机械锯片锯切或激光切割的晶片分割工艺。至此，半导体器件P1的制造完成。在一些实施例中，半导体器件P1被称为集成扇出型(integrated fan-out，InFO)封装体。半导体器件P1可进一步安装有中介层、附加封装体、芯片/管芯和/或其他电子器件，以形成堆叠的半导体器件(stacked semiconductor device)，例如InFO叠层封装(package-on-package，PoP)结构，参见图29中绘示的封装结构7000的半导体器件P3(稍后将更详细地对其进行论述)。
参照图12A及图12B，在一些实施例中，根据图15的步骤S10，提供其中嵌置有支撑结构10的衬底300A。在一些实施例中，衬底300A包括芯体部分(core portion)310、多个布线部分(routing portion)320A、320B及多个阻焊层(solder resist layer)330A、330B，其中布线部分320A及布线部分320B分别沿着方向Z位于芯体部分310的相对侧处，阻焊层330A设置在布线部分320A上，且阻焊层330B设置在布线部分320B上。在一些实施例中，布线部分320A夹置在阻焊层330A与芯体部分310之间，且布线部分320B夹置在阻焊层330B与芯体部分310之间。
在一些实施例中，芯体部分310包括芯体介电层(core dielectric layer)312、多个贯穿孔洞(through holes)314、多个芯体导电层(core conductive layer)316A、316B及多个导电盖318A、318B。在一些实施例中，芯体介电层312包含预浸体(其含有环氧树脂、树脂、二氧化硅填料和/或玻璃纤维)、ABF、树脂涂布铜箔(resin coated copper foil，RCC)、聚酰亚胺、照片图像介电质(photo image dielectric，PID)、陶瓷芯体、玻璃芯体、模制化合物、其组合或类似物。然而，本公开不限于此，且也可使用其他介电材料。芯体介电层312可通过层叠工艺、涂布工艺或类似工艺形成。在一些实施例中，芯体导电层316A及芯体导电层316B形成在芯体介电层312的相对侧上。在一些实施例中，芯体导电层316A及芯体导电层316B包含铜、钨、铝、银、金、其组合或类似物。导电盖318A及导电盖318B分别位于芯体导电层316A及芯体导电层316B上方。在一些实施例中，举例来说，导电盖318A及导电盖318B包含铜或其他合适的导电材料。在一些实施例中，芯体介电层312被称为基础衬底(basesubstrate)或芯体衬底(core substrate)。
在一些实施例中，贯穿孔洞314设置在芯体介电层312中并穿透芯体介电层312，此在芯体导电层316A与芯体导电层316B之间提供电连接。换句话说，贯穿孔洞314提供位于芯体介电层312的两个相对侧上的电路之间的多个电路径。在一些实施例中，贯穿孔洞314衬有绝缘材料，其中衬垫(未示出)将贯穿孔洞314与芯体介电层312分开。衬垫可被称为阻挡层。在一些实施例中，形成贯穿孔洞314的方法包括以下操作。首先，通过例如机械或激光钻孔、刻蚀或其他合适的移除技术在(贯穿孔洞314的)预定位置处形成多个开口孔(未示出)。可执行去污处理(desmear treatment)以移除残留在形成于芯体介电层312中的开口孔中的残留物。随后，开口孔可用一种或多种导电材料填充到预定厚度，从而提供贯穿孔洞314。举例来说，可通过电镀或无电镀覆、沉积工艺或类似工艺用铜填充开口孔。在一些实施例中，贯穿孔洞314被称为导通孔(conductive via)或穿孔(through via)。
本公开不限于此；作为另外一种选择，贯穿孔洞可包括镀覆穿孔(plated throughvia)(未示出)，其中开口孔可衬有导电材料并填充有绝缘材料。在一些替代实施例中，形成贯穿孔洞的方法包括以下操作。首先，通过例如机械或激光钻孔、刻蚀或其他合适的移除技术在预定位置处形成多个开口孔(未示出)。可执行去污处理以移除残留在开口孔中的残留物。随后，可用一种或多种导电材料将开口孔镀覆到预定厚度，从而提供多个镀覆贯穿孔洞。举例来说，可通过电镀或无电镀覆用铜对开口孔进行镀覆。
在一些实施例中，芯体导电层316A、芯体导电层316B、导电盖318A、导电盖318B以及贯穿孔洞314可通过以下步骤形成。首先，在芯体介电层312的两个相对表面上分别形成第一导电材料(未示出)。然后，如上所述，形成贯穿孔洞314以穿过芯体介电层312，并在分别形成在芯体介电层312的两个表面上的第一导电材料之间提供电连接。此后，在芯体介电层312的相对表面上的第一导电材料上方分别形成第二导电材料，其中第二导电材料可不同于第一导电材料。在一些实施例中，第一导电材料及第二导电材料可通过任何合适的方法(例如，化学气相沉积(CVD)、溅射、印刷、镀覆或类似工艺)形成。然后，可一起将第一导电材料及第二导电材料图案化，以分别形成芯体导电层316A、316B及导电盖318A、318B。在一些实施例中，可使用光刻及刻蚀工艺或其他合适的移除技术来部分移除第一导电材料及第二导电材料。也就是说，例如，贯穿孔洞314进一步穿透芯体导电层316A及316B，如图12A及图16A所示。
然而，本公开不限于此；作为另外一种选择，芯体导电层316A、芯体导电层316B、导电盖318A、导电盖318B以及贯穿孔洞314可通过以下步骤形成：如上所述形成贯穿孔洞314以穿过芯体介电层312，在芯体介电层312的相对表面上方依序形成第一导电材料及第二导电材料，并且图案化第一导电材料及第二导电材料以形成芯体导电层316A、316B及导电盖318A、318B；由此，贯穿孔洞314提供分别形成在芯体介电层312的两个表面上的第一导电材料与第二导电材料之间的电连接。对于此类替代实施例，贯穿孔洞314不穿透芯体导电层316A及芯体导电层316B(参见图16B)。
如图12A所示，在一些实施例中，布线部分320A及布线部分320B分别在方向Z上设置在芯体部分310的相对侧上。举例来说，布线部分320A形成在芯体部分310的导电盖318A上方，而布线部分320B形成在芯体部分310的导电盖318B上方。在一些实施例中，布线部分320A的形成可包括依序形成多个介电层322A(包括介电层322a、介电层322b及介电层322c)及多个导电层324A(包括导电层324a、导电层324b及导电层324c)。举例来说，介电层322A及导电层324A交替堆叠在芯体部分310的所示顶表面(未标记)上方。类似地，布线部分320B的形成可包括依序形成多个介电层322B(包括介电层322a、介电层322b及介电层322c)及多个导电层324B(包括导电层324a、导电层324b及导电层324c)。举例来说，介电层322B及导电层324B交替堆叠在芯体部分310的所示底表面(未标记)上方。
在一些实施例中，布线部分320A及布线部分320B个别地被称为重布线路结构或重布线结构，其中介电层322a及导电层324a一起被视为一个布线层，介电层322b及导电层324b一起被视为一个布线层，并且介电层322c及导电层324c一起被视为一个布线层。在一些实施例中，介电层322A及322B(例如介电层322a、介电层322b及介电层322c等每一层的)的材料可为ABF、预浸体、RCC、聚酰亚胺、PID、模制化合物、其组合或类似物。在一些替代实施例中，芯体介电层312及介电层322A、322B可由相同的材料制成。举例来说，芯体介电层312及介电层322A、322B的材料可为例如环氧模制化合物(epoxy molding compound，EMC)等模制化合物。介电层322A及介电层322B可通过层叠工艺、涂布工艺或类似工艺形成。
在一些实施例中，导电层324A及导电层324B(例如导电层324a、导电层324b及导电层324c等每一层的)的材料包括铝、钛、铜、镍、钨和/或其合金。导电层324A及导电层324B可通过经由层叠工艺、沉积工艺或类似工艺形成导电材料层、且然后进行图案化工艺来形成。图案化工艺可包括干法刻蚀、湿法刻蚀或其组合。在某些实施例中，导电层324A及导电层324B中的每一层的形成及材料与图1到图3中描述的形成金属化层ML1到ML3的工艺及材料相同或类似。
尽管在图12A中为布线部分320A及布线部分320B中的每一者示出三层导电层及三层介电层，但本公开不限于此。在一些替代实施例中，介电层322A、322B的数量及导电层324A、324B的数量可根据设计要求进行调整。在一些实施例中，布线部分320A及布线部分320B中的每一者包括在其中的导电层及介电层中的每一者的总层数可合计为总共一层到八层。在一些实施例中，布线部分320A中的导电层及介电层中的每一者的层数等于布线部分320B中的导电层及介电层中的每一者的层数。作为另外一种选择，布线部分320A中的导电层及介电层中的每一者的总层数可不同于布线部分320B中的导电层及介电层中的每一者的总层数。
在一些实施例中，芯体部分310的厚度大约在30μm到2000μm的范围内。在一些实施例中，在方向Z上，介电层322A、322B中的每一层的厚度大约在5μm到50μm的范围内，且导电层324A、324B中的每一层的厚度大约在2μm到50μm的范围内。在一些实施例中，最外部的导电层(例如，导电层324c)的厚度可比内部导电层(例如，导电层324a及导电层324b)的厚度大。
继续图12A，在一些实施例中，在布线部分320A的背离芯体部分310的最外表面上形成阻焊层330A，并且在布线部分320B的背离芯体部分310的最外表面上形成阻焊层330B。举例来说，布线部分320A及布线部分320B的最外部导电层(例如，导电层324c)分别通过阻焊层330A的最外表面及阻焊层330B的最外表面以可接近的方式露出。举例来说，布线部分320A的最外部导电层324c实质上与阻焊层330A的最外表面共面并且实质上与其齐平，并且布线部分320B的最外部导电层324c实质上与阻焊层330B的最外表面共面并且实质上与其齐平。
在一些实施例中，衬底300A具有第一区302及围绕第一区302的第二区304，参见图12A及图12B。举例来说，第一区302连接到(例如，接触)第二区304。在一些实施例中，第一区被称为器件区，所述器件区设置有稍后形成或稍后设置的半导体组件，例如半导体器件P1。在一些实施例中，第二区被称为包围器件区的周边区，所述周边区设置有稍后形成或稍后设置的非半导体组件，例如连接结构(例如，插座或类似物)、支撑结构(例如，加强件或类似物)、散热器、其组合或类似物。在一些实施例中，衬底300A被视为电路结构(例如，其中嵌置有电路系统结构的有机衬底，例如PCB)。
如图12A及图12B所示，在一些实施例中，支撑结构10位于衬底300A内部。举例来说，位于衬底300的第二区304内的布线部分320A的导电层324A的每一层(例如，导电层324a到导电层324c)的一部分、芯体部分310的贯穿孔洞314的一部分及布线部分320B的导电层324B的每一层(例如，导电层324a到导电层324c)的一部分一起构成支撑结构10。在一些实施例中，支撑结构10穿透布线部分320A、芯体部分310及布线部分320B。换句话说，支撑结构10可穿透衬底300A。如图12A所示，举例来说，支撑结构10的厚度T2实质上等于衬底300A的厚度T1。本公开不限于此；作为另外一种选择，本公开中的支撑结构可不穿透衬底。在本公开中，支撑部分10可被称为金属或导电支撑结构。
在一些实施例中，支撑结构10与包括在衬底300A中的布线部分320A、320B的一些部分及芯体部分310的一些部分电隔离，所述部分用于向设置在第一区302内的稍后形成或稍后设置的半导体组件提供布线功能。也就是说，不会有由支撑结构10引起对稍后形成或稍后设置的半导体组件的电性影响(electrical impact)(例如，例如噪声或类似物等负面影响)。另一方面，支撑结构10可电耦合到包括在衬底300A中的布线部分320A、320B的其他部分及芯体部分310的其他部分，所述部分不用于向设置在第一区302内的稍后形成或稍后设置的半导体组件提供布线功能。也就是说，支撑结构10可通过衬底300A电浮动或电接地。然而，本公开不限于此；作为另外一种选择，支撑结构10可与衬底300A电隔离。也就是说，支撑结构10可通过其自身电浮动或电接地。
举例来说，如图12A及图16A所示，支撑结构10包括第一部分11、第二部分12及位于第一部分11与第二部分12之间并电连接第一部分11与第二部分12的第三部分13。在一些实施例中，第一部分11包括位于衬底300A的第二区内的布线部分320A的一些部分，例如布线部分320A中包括的导电层324a的一部分、导电层324b的一部分及导电层324c的一部分。在一些实施例中，第二部分12包括位于衬底300A的第二区内的布线部分320B的一些部分，例如布线部分320B中包括的导电层324a的一部分、导电层324b的一部分及导电层324c的一部分。在一些实施例中，第三部分13包括位于衬底300A的第二区内的芯体部分310的一些部分，例如芯体部分310中包括的贯穿孔洞324。举例来说，如图12B所示，支撑结构10呈完整(连续)框架环的形式。在一些实施例中，包括在第一部分11中的导电层324a到导电层324c的一些部分中的至少一个部分或所有部分呈完整(连续)框架环的形式。在一些实施例中，包括在第二部分12中的导电层324a到324c的一些部分中的至少一个部分或所有部分呈完整(连续)框架环的形式。在一些实施例中，第三部分13包括一个或多于一个贯穿孔洞314，其中此类贯穿孔洞314呈完整(连续)框架环的形式。
举例来说，如图12A及图16A所示，支撑结构10的侧壁呈波浪状形式。在一些实施例中，支撑结构10中包括的导电层324a到导电层324c的横截面形状包括T形。
然而，本公开不具体受限于此。在一些替代实施例中，支撑结构的侧壁呈非波浪状形式。举例来说，支撑结构10a包括连续且垂直的侧壁，参见图16B。在一些实施例中，图16B的支撑结构10a中包括的导电层324a到导电层324c的横截面形状包括矩形形状。
在替代实施例中，支撑结构10b包括不连续且平坦的侧壁。举例来说，支撑结构10b及支撑结构10c各自包括侧壁，所述侧壁包括第一部分11的连续且倾斜的侧壁、第二部分12的连续且倾斜的侧壁及第三部分13的连续且垂直的侧壁，参见图16C及图16D。在一些实施例中，图16C的支撑结构10b中包括的第一部分11中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330A逐渐减小的尺寸，并且图16C的支撑结构10b中包括的第二部分12中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330B逐渐减小的尺寸。在一些实施例中，图16D的支撑结构10c中包括的第一部分11中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330A逐渐增大的尺寸，并且图16D的支撑结构10c中包括的第二部分12中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330B逐渐增大的尺寸。
返回参照图12A及图16A，在一些实施例中，对于衬底300A的布线部分320A中的每个布线层，第一区302内的导电部分(例如，导电层324a到导电层324c中的一者)的总体积对第一区302内的布线层的所述导电部分(例如，导电层324a到导电层324c中的所述一者)及相应的一个介电部分(例如，介电层322a到介电层322c中的相应一者)的总体积的第一比率是A，且第二区304内的导电部分(例如，导电层324a到导电层324c中的一者)的总体积对第二区304内的布线层的所述导电部分(例如，导电层324a到导电层324c中的所述一者)及相应的一个介电部分(例如，介电层322a到介电层322c中的相应一者)的总体积的第二比率是B，其中第一比率A小于第二比率B。在一些实施例中，第一比率A小于80％。举例来说，第一比率A大约大于或实质上等于60％，并且大约小于80％。在一些实施例中，第二比率B大于或实质上等于80％。举例来说，第二比率B大约大于或实质上等于80％，并且大约小于或实质上等于100％。
在一些实施例中，对于衬底300A的布线部分320B中的每个布线层，第一区302内的导电部分(例如，导电层324a到导电层324c中的一者)的总体积对第一区302内的布线层的所述导电部分(例如，导电层324a到导电层324c中的所述一者)及相应的一个介电部分(例如，介电层322a到介电层322c中的相应一者)的总体积的第三比率是C，且第二区304内的导电部分(例如，导电层324a到导电层324c中的一者)的总体积对第二区304内的布线层的所述导电部分(例如，导电层324a到导电层324c中的所述一者)及相应的一个介电部分(例如，介电层322a到介电层322c中的相应一者)的总体积的第四比率是D，其中第三比率C小于第四比率D。在一些实施例中，第三比率C小于80％。举例来说，第三比率C大约大于或实质上等于60％，并且大约小于80％。在一些实施例中，第四比率D大于或实质上等于80％。举例来说，第四比率D大约大于或实质上等于80％，并且大约小于或实质上等于100％。
在一些实施例中，对于衬底300A的芯体部分310，第一区302内的导电部分(例如，穿孔314)的总体积对第一区302内的所述导电部分(例如，穿孔314)及相应的一个介电部分(例如，芯体介电层312)的总体积的第五比率是E，且第二区304内的导电部分(例如，穿孔314)的总体积对第二区304内的所述导电部分(例如，穿孔314)及相应的一个介电部分(例如，芯体介电层312)的总体积的第六比率是F，其中第五比率E小于第六比率F。在一些实施例中，第五比率E小于80％。举例来说，第五比率E大约大于或实质上等于60％，并且大约小于80％。在一些实施例中，第六比率F大于或实质上等于80％。举例来说，第六比率F大约大于或实质上等于80％，并且大约小于或实质上等于100％。在第六比率F实质上等于100％的实施例中，在第二区304中无介电质。
在一个实施例中，第一比率A、第三比率C及第五比率E实质上彼此相等。在替代实施例中，第一比率A、第三比率C及第五比率E部分或全部彼此不同。在一个实施例中，包括在布线部分310A中的布线层具有相同的第一比率A。作为另外一种选择，包括在布线部分310A中的布线层部分或全部具有不同的第一比率A。在一个实施例中，包括在布线部分310B中的布线层具有相同的第三比率C。作为另外一种选择，包括在布线部分310B中的布线层部分或全部具有不同的第三比率C。
类似地，在一个实施例中，第二比率B、第四比率D及第六比率F实质上彼此相等。在替代实施例中，第二比率B、第四比率D及第六比率F部分或全部彼此不同。在一个实施例中，包括在布线部分310A中的布线层具有相同的第二比率B。作为另外一种选择，包括在布线部分310A中的布线层部分或全部具有不同的第二比率B。在一个实施例中，包括在布线部分310B中的布线层具有相同的第四比率D。作为另外一种选择，包括在布线部分310B中的布线层部分或全部具有不同的第四比率D。
在一个实施例中，衬底300A包括可用于产生封装结构1000A的功能设计的有源和/或无源器件(未示出)，例如晶体管、电容器、电阻器、其组合或类似物。有源和/或无源器件可使用任何合适的方法形成。然而，本公开不限于此；在替代实施例中，衬底300A实质上不具有有源和/或无源器件。
参照图13A及图13B，在一些实施例中，根据图15的步骤S20，将半导体器件P1放置在第一区302内的衬底300A上方并安装在第一区302内的衬底300A上。举例来说，将半导体器件P1拾取并放置在衬底300A上，且然后通过倒装芯片接合将其接合到衬底300A。在一些实施例中，半导体器件P1通过将导电端子150B连接到布线部分320A(例如，由阻焊层330A暴露出的最外部导电层(例如，导电层324c))而电耦合到衬底300A。举例来说，通过导电端子150B，半导体器件P1机械连接及电连接到衬底300A。在一些实施例中，半导体器件P1与支撑结构10电隔离。尽管出于说明目的，在图13A及图13B中仅示出一个半导体器件P1，但基于需求及设计布局，半导体器件P1的数量可为一个或多于一个。
在替代实施例中，在将半导体器件P1安装在衬底300A上之前，可在由阻焊层330A暴露出的布线部分320A的最外部导电层(例如，导电层324c)上形成多个焊料区(未示出)。焊料区可为通过印刷或类似技术形成的预焊膏。在一些实施例中，焊料区的材料可包括具有或不具有附加杂质(例如，Ni、Bi、Sb、Au或类似物)的无铅焊料材料(例如Sn-Ag系材料或Sn-Ag-Cu系材料)。
在一些实施例中，如图13A所示，在衬底300A上形成底部填充材料400，以填充半导体器件P1与衬底300A之间的间隙，并包裹导电端子150B的侧壁。由于存在底部填充材料400，半导体器件P1与衬底300A之间的接合强度增强，从而确保半导体器件P1与衬底300A的电耦合。底部填充材料400的形成及材料可与如图6中描述的形成底部填充材料160的工艺及材料相同或类似，且因此为简洁起见，在本文中不再予以赘述。在替代实施例中，可省略底部填充材料400。
在省略钝化层140B、凸块下金属图案124及导电端子150B的实施例中，半导体器件P1可通过混合接合(包括金属对金属接合及介电质对介电质接合)安装到衬底300A。本公开不限于此。
在其他替代实施例中，在将半导体器件P1安装在衬底300A上之前，可将半导体器件P1安装到中介层(未示出)，其中通过多个附加的导电连接件将中介层进一步安装到衬底300A上。举例来说，此种中介层被夹置在半导体器件P1与衬底300A之间。中介层可向半导体器件P1提供进一步的布线功能，半导体器件P1可为或者可包括具有附带有/不附带有附加布线层的衬底穿孔的衬底类型，或者可为或者可包括重布线路结构的类型，但本公开不限于此。在包括中介层的实施例中，所制造的封装结构被称为衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)封装体。附加导电连接件可为微凸块、金属柱、无电镀镍钯浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)形成的凸块、受控塌陷芯片连接(C4)凸块(例如，其可具有但不限于约80μm的尺寸)、球栅阵列(BGA)凸块或球(例如，其可具有但不限于约400μm的尺寸)、焊料球或类似物。本公开不限于此。
参照图14A及图14B，在一些实施例中，根据图15的步骤S30，提供环状结构520，且然后将其接合到第二区304内的衬底300A。举例来说，环状结构520的底表面520b通过粘合剂510粘附到衬底300A的所示顶表面，其中环状结构520围绕半导体器件P1。在一些实施例中，在平面视图(例如，X-Y平面)中，环状结构520呈完整(连续)框架环的形式，所述完整(连续)框架环具有面向半导体器件P1的侧壁的内侧壁(未标记)及与内侧壁相对的外侧壁(未标记)。举例来说，在平面图中，环状结构520靠近半导体器件P1，并与半导体器件P1分隔开一定间隙。到此，封装结构1000A已制造完成。封装结构1000A可被称为倒装芯片封装体(具有InFO封装体)。由于存在环状结构520，抑制了衬底300A的负载效应(loading effect)(例如，在第一区302与第二区304之间)，实现了封装结构1000A的翘曲控制。
在一些实施例中，环状结构520的材料包括导电材料、导热材料或导电导热材料。在一些实施例中，环状结构520的材料包括金属或金属合金，例如铜、铝、其合金、其组合或类似物。在一些实施例中，粘合剂510包括导电粘合剂、导热粘合剂或导电导热粘合剂。粘合剂510还可包含填料。举例来说，填料包括金属填料或金属合金填料。通过粘合剂510，环状结构520电连接及热连接到衬底300A。如图14A所示，在一些实施例中，在环状结构520安装到衬底300A上之后，半导体器件P1的所示顶表面(例如，170t/160t)以距离D1低于环状结构520的顶表面520t，其中顶表面520t在方向Z上与底表面520b相对。如此一来，环状结构520进一步为半导体器件P1提供保护，使其在运输、转移和/或操作期间免受物理损坏。在一些实施例中，环状结构520与半导体器件P1电隔离。也就是说，不会由环状结构520引起对半导体器件P1的电性影响(例如，例如噪声或类似物等负面影响)。
在如图14A及图14B所示的封装结构1000A的一些实施例中，在沿着方向Z在衬底300A上的垂直投影中，环状结构520的定位位置与支撑结构10的定位位置交叠。在一些实施例中，环状结构520的宽度(例如，侧向尺寸或水平尺寸)W1实质上等于支撑结构10的宽度(例如，侧向尺寸或水平尺寸)W2。基于环状结构520及支撑结构10的配置，环状结构520与衬底300A之间的CTE失配(CTE mismatch)被进一步抑制，因此确保了对封装结构1000A的更好的翘曲控制。本公开不限于此；支撑结构10可采用其他可能的轮廓或侧向尺寸(在剖视图中)，只要环状结构520的定位位置与支撑结构10的定位位置交叠即可。举例来说，作为其他替代选择，支撑结构的宽度可大于或小于环状结构的宽度。
图17是示出根据本公开替代实施例的封装结构1000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。参照图17，在一些实施例中，封装结构1000B是通过根据图15的步骤S40遵循如图14A中描述的工艺提供盖540并将盖540安装到环状结构520上来制造的。
举例来说，盖540的底表面540b通过粘合剂530粘附到环状结构520的顶表面520t，其中盖540、粘合剂530、环状结构520、粘合剂510及衬底300A一起限定包围半导体器件P1的容纳空间(未标记)。在一些实施例中，在平面图(未示出)中，盖540呈实心块的形式，所述实心块具有在方向Z上与衬底300A的外侧壁实质上对齐的侧壁。盖540可被称为封装结构1000B的散热元件。作为另外一种选择，盖540、环状结构520及其之间的粘合剂530可一起被称为封装结构1000B的散热元件。由于存在此种散热元件，封装结构1000B中的半导体器件P1的散热得以改善。
此外，热界面材料(thermal interface material)可涂布在半导体器件P1上，以便于封装结构1000B的散热。如图17的封装结构1000B中所示，热界面材料550位于半导体器件P1的所示顶表面(例如，表面170t/表面160t)与盖540的底表面540b之间，以将半导体器件P1热耦合到盖540，此进一步有助于将热量从半导体器件P1散发到盖540。
热界面材料550可包括任何合适的导热材料，例如具有良好的导热系数(其可在约3W/(m·K)到约10W/(m·K)之间或更高)的聚合物，并且可通过液体分配形成在半导体器件P1的所示顶表面(例如，表面170t/表面160t)上。在一些实施例中，热界面材料550是薄膜型热界面材料，例如石墨烯片、碳纳米管片或类似物，并且通过层叠或类似方式形成在半导体器件P1的所示顶表面(例如，表面170t/表面160t)上。本公开未具体限制热界面材料550的厚度，只要热界面材料550足够厚以将热量从半导体器件P1充分散发到盖540即可。
然而，本公开不限于此；作为另外一种选择，可省略热界面材料550，其中盖540与半导体器件P1(例如其的所示顶表面(例如，表面170t/表面160t))分隔开一定间隙(例如，空气间隙)。在一些实施例中，盖540的材料包括导电材料、导热材料或导电导热材料。在一些实施例中，盖540的材料包括金属或金属合金，例如铜、铝、其合金、其组合或类似物。在一些实施例中，粘合剂530包括导电粘合剂、导热粘合剂或导电导热粘合剂。粘合剂530还可包含填料。举例来说，所述填料包括金属填料或金属合金填料。粘合剂510的材料可与粘合剂530的材料相同。作为另外一种选择，粘合剂510的材料可不同于粘合剂530的材料。此外，环状结构520的材料可与盖540的材料相同。作为另外一种选择，环状结构520的材料可不同于盖540的材料。
通过粘合剂530，盖540电连接及热连接到环状结构520，并且进一步通过环状结构520及粘合剂510电连接及热连接到衬底300A。在一些实施例中，盖540、粘合剂530、环状结构520及粘合剂510一起构成用于半导体器件P1的电磁干扰(electromagneticinterference，EMI)屏蔽结构(其电连接到衬底300A)。基于此种EMI屏蔽结构，可抑制由位于封装结构1000B外部的其他电子元件产生的电磁波引起的影响，从而增强封装结构1000B的可靠性及性能。
在一些实施例中，当沿着方向Z测量时，环状结构520的厚度大于盖540的厚度。然而，本公开不限于此；作为另外一种选择，当沿着方向Z测量时，环状结构520的厚度可小于或实质上等于盖540的厚度。
在一些实施例中，封装结构1000B还包括设置在衬底300A的所示底表面上的多个导电端子600，如图17所示。在一些实施例中，导电端子600中的一些导电端子600通过衬底300A电连接到半导体器件P1。在一些实施例中，导电端子600中的一些导电端子600电连接到支撑结构10。导电端子600可用于将衬底300A和/或支撑结构10物理及电连接到其他器件、封装体、连接组件及类似物。在一些实施例中，导电端子600被称为封装结构1000B的导电连接件(充当半导体器件P1的导电输入/输出端子)，用于向外部组件提供物理和/或电连接。在替代实施例中，在封装结构1000A中也可采用多个导电端子600。
导电端子600的数量不限于所述实施例，并且可基于需求及设计布局来选择。导电端子600可为微凸块、金属柱、无电镀镍钯浸金(ENEPIG)形成的凸块、受控塌陷芯片连接(C4)凸块(例如，其可具有但不限于约80μm的尺寸)、球栅阵列(BGA)凸块或球(例如，其可具有但不限于约400μm的尺寸)、焊料球或类似物。本公开不限于此。当使用焊料时，所述焊料可包含共晶焊料或非共晶焊料。焊料可包含铅或无包含铅，并且可包含Sn-Ag、Sn-Cu、Sn-Ag-Cu或类似物。在替代实施例中，可从封装结构1000B省略导电端子600。
在其他实施例中，采用多个附加半导体器件(未示出)，以将其形成在封装结构1000A及封装结构1000B中的衬底300A的所示顶表面或底表面中的至少一者上。附加半导体器件可用于向半导体器件P1提供附加功能或编程的表面器件。举例来说，附加半导体器件包括表面安装器件(surface mount device，SMD)或集成无源器件(integrated passivedevice，IPD)，所述附加半导体器件包括期望连接到半导体器件P1并与半导体器件P1接合使用的无源器件，例如电阻器、电感器、电容器、跳线、其组合或类似物。举例来说，附加半导体器件通过衬底300A电连接到半导体器件P1。附加半导体器件的数量不受限制，并且可基于需求及设计布局来选择。
图18是示出根据本公开一些实施例的封装结构2000A的示意性剖视图。图19A到图19D是根据本公开一些实施例的放大的示意性剖视图，其示出在图18中绘出的虚线区V中的支撑结构的各种实施例。图20是示出根据本公开替代实施例的封装结构2000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。
在一些实施例中，图18的封装结构2000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构2000A中，支撑结构10被支撑结构20替代，其中支撑结构20包括第一部分11及连接到第一部分11的第三部分13。换句话说，支撑结构20不包括支撑结构10的第二部分12。举例来说，支撑结构20不穿透衬底300A。举例来说，如图18所示，支撑结构20的厚度T2’小于衬底300A的厚度T1。在一些实施例中，支撑结构20穿透布线部分320A及芯体部分310，其中布线部分320B不具有支撑结构20。支撑结构20的第一部分11及第三部分13的细节与先前在图12A、图12B及图16A中描述的支撑结构10的第一部分11及第三部分13相同，并且支撑结构20及环状结构520的配置与先前在图14A及图14B中描述的支撑结构10及环状结构520的配置相同或类似；因此为简洁起见，在本文中不再予以赘述。在一些实施例中，支撑结构20的宽度实质上等于环状结构520的宽度。作为另外一种选择，作为其他替代选择，支撑结构20的宽度可大于或小于环状结构520的宽度。
类似于支撑结构10，支撑结构20的侧壁呈如图18及图19A所示的波浪状形式，其中支撑结构20中包括的导电层324a到导电层324c的横截面形状包括T形。应理解，支撑结构20也可采用对支撑结构10的修改，参见图19B的支撑结构20a、图19C的支撑结构20b及图19D的支撑结构20c。举例来说，图19B的支撑结构20a包括连续且垂直的侧壁，其中支撑结构20a中包括的导电层324a到导电层324c的横截面形状包括矩形形状。对于其他实例，图19C的支撑结构20b及图19D的支撑结构20c各自包括不连续且平坦的侧壁，其中包括在图19C的支撑结构20b中的第一部分11中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330A逐渐减小的尺寸，并且包括在图19D的支撑结构20c中的第一部分11中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330A逐渐增加的尺寸。
本公开不限于此；支撑结构20可采用其他可能的轮廓或侧向宽度(在剖视图中)，只要环状结构520的定位位置与支撑结构20的定位位置交叠即可。
此外，为更好地散热，可采用盖。举例来说，图20的封装结构2000B与图18的封装结构2000A类似；不同之处在于，封装结构2000B还包括粘合剂530、盖540、热界面材料550及多个导电端子600。如图20的封装结构2000B所示，在一些实施例中，盖540通过粘合剂530粘附到环状结构520，并通过热界面材料550粘附到半导体器件P1，并且导电端子600与半导体器件P1相对地连接到的衬底300A。
举例来说，盖540、粘合剂530、环状结构520、粘合剂510及衬底300A一起限定包围半导体器件P1的容纳空间(未标记)。盖540(或者与环状结构520及其间的粘合剂530接合在一起)可被称为封装结构2000B的散热元件。基于此种散热元件，封装结构2000B中的半导体器件P1的散热得以改善。在一些实施例中，盖540、粘合剂530、环状结构520及粘合剂510一起构成半导体器件P1的EMI屏蔽结构(其电连接到衬底300A)。基于此种EMI屏蔽结构，可抑制由位于封装结构2000B外部的其他电子元件产生的电磁波引起的影响，从而增强封装结构2000B的可靠性及性能。
由于热界面材料550将盖540与半导体器件P1热耦合，因此散热得到进一步改善。然而，可省略热界面材料550。在一些实施例中，导电端子600物理及电连接衬底300A和/或支撑结构20，以用于进一步电连接到其他器件、封装体、连接组件及类似物。然而，可省略热界面材料550和/或导电端子600。粘合剂530、盖540、热界面材料550及导电端子600的细节、形成及材料已在图17中进行了描述，且因此为简单起见，在本文中不再予以赘述。在替代实施例中，在封装结构2000A中也可采用多个导电端子600，用于进一步电连接到外部组件。
图21是示出根据本公开一些实施例的封装结构3000A的示意性剖视图。图22A到图22D是根据本公开一些实施例的放大的示意性剖视图，其示出在图21中绘出的虚线区W中的支撑结构的各种实施例。图23是示出根据本公开替代实施例的封装结构3000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。
在一些实施例中，图21的封装结构3000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构3000A中，支撑结构10被支撑结构30替代，其中支撑结构30包括第二部分12及连接到第二部分12的第三部分13。换句话说，支撑结构30不包括支撑结构10的第一部分11。举例来说，支撑结构30不穿透衬底300A。举例来说，如图21所示，支撑结构30的厚度T2”小于衬底300A的厚度T1。在一些实施例中，支撑结构30穿透布线部分320B及芯体部分310，其中布线部分320A不具有支撑结构30。支撑结构30的第二部分12及第三部分13的细节与先前在图12A、图12B及图16A中描述的支撑结构10的第二部分12及第三部分13相同，并且支撑结构30及环状结构520的配置与先前在图14A及图14B中描述的支撑结构10及环状结构520的配置相同或类似；因此为简洁起见，在本文中不再予以赘述。在一些实施例中，支撑结构30的宽度实质上等于环状结构520的宽度。作为另外一种选择，作为其他替代选择，支撑结构30的宽度可大于或小于环状结构520的宽度。
类似于支撑结构10，支撑结构30的侧壁呈如图21及图22A所示的波浪状形式，其中支撑结构30中包括的导电层324a到导电层324c的横截面形状包括T形。应理解，支撑结构30也可采用对支撑结构10的修改，参见图22B的支撑结构30a、图22C的支撑结构30b及图22D的支撑结构30c。举例来说，图22B的支撑结构30a包括连续且垂直的侧壁，其中支撑结构30a中包括的导电层324a到导电层324c的横截面形状包括矩形形状。对于其他实例，图22C的支撑结构30b及图22D的支撑结构30c各自包括不连续且平坦的侧壁，其中包括在图22C的支撑结构30b中的第二部分12中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330B逐渐减小的尺寸，并且包括在图22D的支撑结构30c中的第二部分12中的导电层324a到导电层324c的横截面形状包括梯形形状，所述梯形形状具有从芯体部分310朝向阻焊层330B逐渐增加的尺寸。本公开不限于此；支撑结构30可采用其他可能的轮廓或侧向宽度(在剖视图中)，只要环状结构520的定位位置与支撑结构30的定位位置交叠即可。
此外，为更好地散热，可采用盖。举例来说，图23的封装结构3000B与图21的封装结构3000A类似；不同之处在于，封装结构3000B还包括粘合剂530、盖540、热界面材料550及多个导电端子600。如图22的封装结构3000B所示，在一些实施例中，盖540通过粘合剂530粘附到环状结构520，并通过热界面材料550粘附到半导体器件P1，并且导电端子600与半导体器件P1相对地连接到的衬底300A，用于进一步电连接到外部组件。在一些替代实施例中，可省略热界面材料550和/或导电端子600。粘合剂530、盖540、热界面材料550及导电端子600的细节、形成及材料已在图17中进行了描述，且因此为简单起见，在本文中不再予以赘述。在其他替代实施例中，在封装结构3000A中也可采用多个导电端子600。
在替代实施例中，本公开中的支撑结构的宽度可大于或小于环状结构的宽度。在各种实施例中，图24A及图24B是封装结构4000A的示意性剖视图及示意性平面图，且图25是封装结构4000B的示意性剖视图。在各种实施例中，图26A及图26B是封装结构5000A的示意性剖视图及示意性平面图，且图27是封装结构5000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。
在一些实施例中，图24A及图24B的封装结构4000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构4000A中，环状结构520被环状结构520A替代，其中环状结构520A的宽度W1’小于支撑结构10的宽度W2。在一些实施例中，在沿着方向Z在衬底300A上的垂直投影中，环状结构520A的定位位置与支撑结构10的定位位置完全交叠(例如完全落入其中)。此外，可采用盖(例如，盖540)来更好地散热，并且可采用多个导电端子(例如，导电端子600)来进一步电连接到外部组件，参见图25的封装结构4000B。在其他替代实施例中，在封装结构4000A中也可采用多个导电端子(例如，导电端子600)。
在一些实施例中，图26A及图26B的封装结构5000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构5000A中，环状结构520被环状结构520B替代，其中环状结构520B的宽度W1”大于支撑结构10的宽度W2。在一些实施例中，在沿着方向Z在衬底300A上的垂直投影中，支撑结构10的定位位置与环状结构520A的定位位置完全交叠(例如完全落入其中)。此外，可采用盖(例如，盖540)来更好地散热，并且可采用多个导电端子(例如，导电端子600)来进一步电连接到外部组件，参见图27的封装结构5000B。在其他替代实施例中，在封装结构5000A中也可采用多个导电端子(例如，导电端子600)。
作为另外一种选择，环状结构520的宽度可保持不变，而支撑结构10的宽度可被修改(例如，与宽度W2相比宽度减小或宽度增加)，只要环状结构520的定位位置与支撑结构10的定位位置交叠即可。本公开不限于此。
图29是示出根据本公开一些实施例的封装结构7000的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。在一些实施例中，图29的封装结构7000类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构7000中，半导体器件P1被半导体器件P3替代。半导体器件P3类似于半导体器件P1；不同之处在于，半导体器件P3还包括多个导电柱180、多个导电端子190以及封装体800，被包封在绝缘包封体170中的导电柱180以及导电端子190用于电连接半导体管芯230、240与封装体800。
参照图29，在一些实施例中，导电柱180形成在重布线路结构110上(例如，在最外表面S110t所在的一侧)。在一些实施例中，导电柱180可为集成扇出型(InFO)穿孔。如图29所示，导电柱180通过形成在介电层118上并延伸到形成在介电层118中的多个开口O7中的凸块下金属图案126物理连接到重布线路结构110的金属化层ML3，使得导电柱180电连接到重布线路结构110。在一些实施例中，凸块下金属图案126通过形成在钝化层140A中的多个开口O8而被钝化层140A暴露出。凸块下金属图案126的形成和材料与图3中所述的凸块下金属图案122的形成和材料类似或相同，开口O7和开口O8的形成分别与图1到图4中所述的开口O4和开口O5的形成类似或相同，且因此在本文中不再对其予以赘述。在一些实施例中，导电柱180排列在半导体管芯230和半导体管芯240的旁边，并且沿着半导体器件P3的周边定位。导电柱180的数量不限于图29的附图，并且可基于需求和设计要求通过改变开口O7和开口O8的数量来调整。
在一些实施例中，导电柱180通过光刻、镀覆、光刻胶剥离工艺或任何其他合适的方法形成。举例来说，镀覆工艺可包括电镀、无电镀覆或类似工艺。举例来说，导电柱180可通过以下方式形成：形成覆盖重布线路结构110的掩模图案(未示出)，所述掩模图案具有暴露出由形成在钝化层140A中的开口O8暴露出的凸块下金属图案126的多个开口，通过电镀或沉积形成填充形成在掩模图案中的开口和开口O8的金属材料以形成导电柱180，且然后移除掩模图案。在一个实施例中，掩模图案可例如使用氧等离子体或类似物通过可接受的灰化工艺和/或光刻胶剥离工艺来移除。在一些实施例中，导电柱180的材料可包括金属材料，例如铜或铜合金或类似物。
然而，本公开不限于此。在替代实施例中，导电柱180可为可通过拾取和放置而设置在重布线路结构110上的预先制作的导电柱。作为另外一种选择，可省略凸块下金属图案126。
此后，在一些实施例中，分别在导电柱180的表面180t上形成多个导电端子190。举例来说，导电端子190通过焊接工艺接合到导电柱180。导电端子190的材料可包括焊料球或BGA球。在一些实施例中，如图29所示，导电端子190通过导电柱180和凸块下金属图案126电连接到重布线路结构110。也就是说，例如，导电端子190中的一些导电端子190通过重布线路结构110、相应的导电柱180和相应的凸块下金属图案126电连接到半导体管芯230，并且导电端子190中的一些导电端子190通过重布线路结构110、相应的导电柱180和相应的凸块下金属图案126电连接到半导体管芯240。
在一些实施例中，在将半导体管芯230和半导体管芯240设置在重布线路结构110上方之前，在重布线路结构110上形成导电柱180。在替代实施例中，在将半导体管芯230和半导体管芯240设置在重布线路结构110上方之后，在重布线路结构110上形成导电柱180。在一些实施例中，绝缘包封体170通过转移模制工艺或压缩模制工艺、然后进行CMP工艺形成，使得导电柱180的表面180t实质上与绝缘包封体170的表面170t共面，如图29所示。
如图29所示，举例来说，导电柱180嵌置在绝缘包封体170内部，其中导电端子190设置在被绝缘包封体170暴露出的导电柱180的表面180t上。在一些实施例中，底部填充材料160、导电柱180及半导体管芯230、240被包封在绝缘包封体170中，其中底部填充材料160的表面160t、导电柱180的表面180t、半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f实质上与绝缘包封体170的表面170t齐平并且共面(例如，通过绝缘包封体170的表面170t以可接近的方式露出)。
在一些实施例中，提供封装体800并通过由绝缘包封体170暴露出的导电端子190将封装体800接合到导电柱180，用于形成半导体器件P3。
在一些实施例中，封装体800具有衬底810、半导体管芯820a和820b、接合线830a和830b、导电接垫840、导电接垫850、绝缘包封体860和接合焊料球(未示出)。如图29所示，举例来说，其上设置有连接膜DA1的半导体管芯820a和其上设置有连接膜DA2的半导体管芯820b被提供并设置在衬底810上。在一些实施例中，连接膜DA1位于半导体管芯820a与衬底810之间，且连接膜DA2位于半导体管芯820a与半导体管芯820b之间。在一些实施例中，由于存在分别设置在半导体管芯820a与衬底810之间以及半导体管芯820a与半导体管芯820b之间的连接膜DA1和连接膜DA2，半导体管芯820a、820b稳定地粘合到衬底810。在一些实施例中，连接膜DA1、DA2可为例如管芯贴合膜、由粘合剂或环氧树脂制成的层、或类似物。
举例来说，半导体管芯820a和半导体管芯820b安装在衬底810的一侧(例如，表面S7)上。在一些实施例中，半导体管芯820a和半导体管芯820b可为逻辑芯片(例如，中央处理器、微控制器等)、存储器芯片(例如，动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片等)、电源管理芯片(例如，电源管理集成电路(PMIC)芯片)、射频(RF)芯片、传感器芯片、信号处理芯片(例如，数字信号处理(DSP)芯片)、前端芯片(例如，模拟前端(AFE)芯片、类似物或其组合)。举例来说，半导体管芯820a和半导体管芯820b是DRAM芯片，如图29所示。在一个实施例中，半导体管芯820a和半导体管芯820b可为相同的。然而，本公开不限于此；在替代实施例中，半导体管芯820a和半导体管芯820b可彼此不同。半导体管芯820a和半导体管芯820b中的每一者的数量可为一个或多于一个，本公开不特别受限于此。
在一些实施例中，接合线830a和接合线830b分别用于在半导体管芯820a、820b与位于衬底810的表面S7上的一些导电接垫840(例如，接合接垫)之间提供电连接。由于存在接合线830a和接合线830b，半导体管芯820a和半导体管芯820b电连接到衬底810。
在一些实施例中，绝缘包封体860形成在衬底810的表面S7上，以包封半导体管芯820a、820b、接合线830a、830b和导电接垫840，从而保护该些组件。在一些实施例中，绝缘包封体860的材料与绝缘包封体170m/绝缘包封体170或包封体235相同，且因此在本文中不再对其予以赘述。在一个实施例中，绝缘包封体860的材料不同于绝缘包封体170m/绝缘包封体170或包封体235，本公开不限于此。
在一些实施例中，嵌置在衬底810中的内连件(interconnect)(未示出)或绝缘体穿孔(through insulator via)(未示出)可用于在导电接垫840与位于衬底810的另一表面(例如，沿着方向Z与表面S7相对的表面S8)上的导电接垫850(例如，接合接垫)之间提供电连接。在某些实施例中，除了导电接垫840中的一些导电接垫840和接合线830a、830b之外，导电接垫850中的一些导电接垫850也通过该些绝缘体穿孔或内连件(未示出)电连接到半导体管芯820a和半导体管芯820b。
在一些实施例中，封装体800的导电接垫850通过夹置在导电接垫850与导电柱180之间的导电端子190电连接到导电柱180。在一些实施例中，重布线路结构110通过导电柱180、导电端子190和导电接垫850电连接到封装体800的衬底810。在一些实施例中，导电端子150A中的一些导电端子150A通过重布线路结构110、导电柱180、导电端子190和导电接垫850电连接到封装体800的衬底810。在一些实施例中，半导体管芯230、240通过重布线路结构110、导电柱180、导电端子190、导电接垫850、导电接垫840和接合线830a、830b独立地电连接到封装体800的半导体管芯820a、820b。换句话说，例如，半导体管芯820a、820b与半导体管芯230、240电连通。在一些实施例中，半导体器件P3被称为具有PoP结构的InFO封装体。封装结构7000可被称为具有PoP InFO封装体的倒装芯片封装体。
图30是示出根据本公开一些实施例的封装结构8000A的示意性剖视图。图31是示出根据本公开一些实施例的封装结构8000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。在一些实施例中，图30的封装结构8000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构8000A中，衬底300A被衬底300B替代，其中衬底300B包括芯体部分310、布线部分320A’、布线部分320B’、阻焊层330A及阻焊层330B。芯体部分310、阻焊层330A及阻焊层330B的细节先前已在图12A、图12B及图16A中进行了描述；因此为简洁起见，在本文中不再予以赘述。
在一些实施例中，布线部分320A’及布线部分320B’设置在芯体部分310的两个相对侧上，阻焊层330A设置在布线部分320A’上，且阻焊层330B设置在布线部分320B’上。布线部分320A’及布线部分320B’通过芯体部分310彼此电耦合。如图30所示，举例来说，布线部分320A’及布线部分320B’各自仅包括一个布线层，例如设置在其上的介电层322a及导电层324a。布线部分320A’及布线部分320B’的形成、材料及配置与先前在图12A、图12B及图16A中描述的形成布线部分320A及布线部分320B的工艺、材料及配置类似或相同，且因此为简洁起见，在本文中不再予以赘述。此外，可采用盖(例如，盖540)来更好地散热，并且可采用多个导电端子(例如，导电端子600)来进一步电连接到外部组件，参见图31的封装结构8000B。在其他替代实施例中，在封装结构8000A中也可采用多个导电端子(例如，导电端子600)。
在上述实施例中，衬底300A及衬底300B是有芯衬底或有芯电路衬底。然而，本公开不限于此；作为另外一种选择，本公开的衬底(例如，衬底300C、衬底300D及衬底300E)可为无芯衬底或无芯电路衬底。
图32是示出根据本公开一些实施例的封装结构9000A的示意性剖视图。图33是示出根据本公开一些实施例的封装结构9000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。在一些实施例中，图32的封装结构9000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构9000A中，衬底300A被衬底300C替代，其中衬底300C包括布线部分320A、布线部分320B、阻焊层330A及阻焊层330B。布线部分320A、布线部分320B、阻焊层330A及阻焊层330B的细节先前已在图12A、图12B及图16A中进行了描述；因此，为简洁起见，在本文中不再予以赘述。
在此类实施例中，支撑结构10被支撑结构40替代，其中支撑结构40包括第一部分11及连接到第一部分11的第二部分12。支撑结构40的第一部分11及第二部分12的细节与先前在图12A、图12B及图16A中描述的支撑结构10的第一部分11及第二部分12相同，并且支撑结构40及环状结构520的配置与先前在图14A及图14B中描述的支撑结构10及环状结构520的配置相同或类似；因此为简洁起见，在本文中不再予以赘述。在一些实施例中，布线部分320A连接到(例如，接触)布线部分320B，阻焊层330A设置在布线部分320A上，且阻焊层330B设置在布线部分320B上。也就是说，例如，布线部分320A及布线部分320B彼此直接电耦合。此外，可采用盖(例如，盖540)来更好地散热，并且可采用多个导电端子(例如，导电端子600)来进一步电连接到外部组件，参见图33的封装结构9000B。在其他替代实施例中，在封装结构9000A中也可采用多个导电端子(例如，导电端子600)。
如图32及图33所示，在沿着方向Z测量时，支撑结构40的厚度T3实质上与衬底300C的厚度(未标记)相同。然而，本公开不限于此；作为另外一种选择，支撑结构40的厚度T3可小于衬底300C的厚度。
在一个实施例中，封装结构9000A和/或封装结构9000B中包括的支撑结构可仅包括第一部分11或第二部分12。换句话说，若考虑到封装结构9000A和/或封装结构9000B中包括的支撑结构仅包括第一部分11，则支撑结构可从衬底300C的第一最外表面延伸到衬底300C中，并且可不被衬底300C的第二最外表面以可接近的方式露出。举例来说，衬底300C的第一最外表面与衬底300C的第二最外表面相对，并且第一最外表面设置有半导体器件P1。
另一方面，若考虑到封装结构9000A和/或封装结构9000B中包括的支撑结构仅包括第二部分12，则支撑结构可从衬底300C的第二最外表面延伸到衬底300C中，并且可不被衬底300C的第一最外表面以可接近的方式露出。举例来说，衬底300C的第一最外表面与衬底300C的第二最外表面相对，并且第一最外表面设置有半导体器件P1。
此外，在一些其他实施例中，封装结构9000A和/或封装结构9000B中包括的支撑结构可包括第一部分11及第二部分12的一部分，或者包括第二部分12及第一部分11的一部分，其具有小于衬底300C的厚度的厚度，并且可仅被衬底300C的第一最外表面或衬底300C的第二最外表面以可接近的方式暴露出。
图34是示出根据本公开一些实施例的封装结构10000A的示意性剖视图。图35是示出根据本公开一些实施例的封装结构10000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。在一些实施例中，图34的封装结构10000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构10000A中，衬底300A被衬底300D替代，其中衬底300D包括布线部分320A及设置在其上的阻焊层330A。布线部分320A及阻焊层330A的细节先前已在图12A、图12B及图16A中进行了描述；因此，为简洁起见，在本文中不再予以赘述。
在实施例中，支撑结构10被支撑结构50替代，其中支撑结构50可仅包括第一部分11。支撑结构50的第一部分11的细节与先前在图12A、图12B及图16A中描述的支撑结构10的第一部分11相同，并且支撑结构50及环状结构520的配置与先前在图14A及图14B中描述的支撑结构10及环状结构520的配置相同或类似；因此为简洁起见，在本文中不再予以赘述。此外，可采用盖(例如，盖540)来更好地散热，并且可采用多个导电端子(例如，导电端子600)来进一步电连接到外部组件，参见图35的封装结构10000B。在其他替代实施例中，在封装结构10000A中也可采用多个导电端子(例如，导电端子600)。
如图34及图35所示，在沿着方向Z测量时，支撑结构50的厚度T3’实质上与衬底300D的厚度(未标记)相同。然而，本公开不限于此；作为另外一种选择，支撑结构50的厚度T3’可小于衬底300D的厚度。在一个实施例中，在封装结构10000A和/或封装结构10000B中所包括的支撑结构具有包括在第一部分11中的布线层的数量少于衬底300D的布线部分320A中所包括的布线层的数量。换句话说，若考虑到包括在衬底300D的布线部分320A中的布线层是三个，则包括在支撑结构的第一部分11中的布线层大于一个并且小于三个。举例来说，支撑结构从衬底300D的第一最外表面延伸到衬底300D中，并且不被衬底300D的第二最外表面以可接近的方式露出。再举例来说，支撑结构从衬底300D的第二最外表面延伸到衬底300D中，并且不被衬底300D的第一最外表面以可接近的方式露出。在一些实施例中，衬底300D的第一最外表面与衬底300D的第二最外表面相对，并且第一最外表面设置有半导体器件P1。
然而，本公开不限于此；作为另外一种选择，封装结构10000A和/或封装结构10000B可代替地包括布线部分320B及设置在其上的阻焊层330B。在此类替代实施例中，在封装结构10000A和/或封装结构10000B中所包括的支撑结构具有包括在第二部分12中的布线层的数量少于衬底300D的布线部分320B中所包括的布线层的数量。换句话说，若考虑到包括在衬底300D的布线部分320B中的布线层是三个，则包括在支撑结构的第二部分12中的布线层大于一个并且小于三个。举例来说，支撑结构从衬底300D的第一最外表面延伸到衬底300D中，并且不被衬底300D的第二最外表面以可接近的方式露出；或者，支撑结构从衬底300D的第二最外表面延伸到衬底300D中，并且不被衬底300D的第一最外表面以可接近的方式露出。在一些实施例中，衬底300D的第一最外表面与衬底300D的第二最外表面相对，并且第一最外表面设置有半导体器件P1。
图36是示出根据本公开一些实施例的封装结构11000A的示意性剖视图。图37是示出根据本公开一些实施例的封装结构11000B的示意性剖视图。与上述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，形成及材料)及其关系(例如，相对定位配置及电连接)在此不再予以赘述。在一些实施例中，图36的封装结构11000A类似于图14A及图14B的封装结构1000A；不同之处在于，在封装结构11000A中，衬底300A被衬底300E替代，其中衬底300E包括布线部分320A’及设置在其上的阻焊层330A。阻焊层330A的细节先前已在图12A、图12B及图16A中进行了描述，且布线部分320A’的形成、材料及配置类似于或相同于如先前在图12A、图12B及图16A中描述的形成布线部分320A的工艺、材料及配置；因此为简洁起见，在本文中不再予以赘述。如图36所示，举例来说，布线部分320A’仅包括一个布线层，例如设置在其上的介电层322a及导电层324a。
在实施例中，支撑结构10被支撑结构50替代，其中支撑结构50可仅包括第一部分11。支撑结构50的第一部分11的细节与先前在图12A、图12B及图16A中描述的支撑结构10的第一部分11相同，并且支撑结构50及环状结构520的配置与先前在图14A及图14B中描述的支撑结构10及环状结构520的配置相同或类似；因此为简洁起见，在本文中不再予以赘述。此外，可采用盖(例如，盖540)来更好地散热，并且可采用多个导电端子(例如，导电端子600)来进一步电连接到外部组件，参见图37的封装结构11000B。在其他替代实施例中，在封装结构11000A中也可采用多个导电端子(例如，导电端子600)。
如图36及图37所示，举例来说，在沿着方向Z测量时，支撑结构50的厚度T3”实质上与衬底300E的厚度(未标记)相同。在一些实施例中，支撑结构50从衬底300E的第一最外表面延伸到衬底300E中，并且可被衬底300D的第二最外表面以可接近的方式露出。举例来说，衬底300E的第一最外表面与衬底300E的第二最外表面相对，并且第一最外表面设置有半导体器件P1。也就是说，支撑结构50穿透衬底300E。
然而，本公开不限于此；作为另外一种选择，封装结构11000A和/或封装结构11000B可包括布线部分320B’及设置在其上的阻焊层330B。举例来说，布线部分320B’仅包括一个布线层，例如设置在其上的介电层322a及导电层324a。
应理解，若适用，则封装结构7000、8000A、8000B、9000A、9000B、10000A、10000B、11000A、11000B也可采用对封装结构1000A的修改。由于在图16A到图28中已经描述了对封装结构1000A的修改的细节，因此为简洁起见，省略了详细描述。
根据一些实施例，一种封装结构包括电路衬底、半导体器件及环状结构。所述电路衬底具有第一区及连接到所述第一区的第二区，其中所述电路衬底包括至少一个布线层。所述至少一个布线层包括介电部分及设置在所述介电部分上方的导电部分，其中所述第一区内的所述至少一个布线层的所述导电部分的总体积对所述第一区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第一比率小于所述第二区内的所述至少一个布线层的所述导电部分的总体积对所述第二区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第二比率。半导体器件设置在所述第一区内的所述电路衬底上方，其中所述半导体器件电耦合到所述电路衬底。所述环状结构设置在所述第二区内的所述电路衬底上方。
根据一些实施例，在所述的封装结构中，其中所述第一比率小于80％，并且所述第二比率大于或实质上等于80％。根据一些实施例，在所述的封装结构中，其中在所述第二区内的所述至少一个布线层中不包括介电部分。根据一些实施例，在所述的封装结构中，其中所述至少一个布线层包括多个布线层，所述多个布线层在所述半导体器件与所述电路衬底的堆叠方向上彼此堆叠并电耦合。根据一些实施例，在所述的封装结构中，其中所述电路衬底还包括：芯体衬底；多个导通孔，穿透所述芯体衬底；以及至少一个附加布线层，其中所述至少一个布线层及所述至少一个附加布线层位于所述芯体衬底的相对侧上，并且经由所述多个导通孔彼此电耦合，其中包括在所述第一区内的所述芯体衬底中的导电部分的总体积对包括在所述第一区内的所述芯体衬底中的介电部分及导电部分的总体积的第三比率小于包括在所述第二区内的所述芯体衬底中的导电部分的总体积对包括在所述第二区内的所述芯体衬底中的介电部分及导电部分的总体积的第四比率。根据一些实施例，在所述的封装结构中，其中：所述至少一个布线层夹置在所述半导体器件与所述芯体衬底之间，或者所述至少一个附加布线层夹置在所述半导体器件与所述芯体衬底之间。根据一些实施例，在所述的封装结构中，其中包括在所述第一区内的所述至少一个附加布线层中的导电部分的总体积对包括在所述第一区内的所述至少一个附加布线层中的介电部分及导电部分的总体积的第五比率小于包括在所述第二区内的所述至少一个附加布线层中的导电部分的总体积对包括在所述第二区内的所述至少一个附加布线层中的介电部分及导电部分的总体积的第六比率。
根据一些实施例，一种封装结构包括衬底、半导体器件、金属支撑结构及环状结构。所述衬底具有第一区及围绕所述第一区的第二区。所述半导体器件设置在所述第一区内的所述衬底上方，并电耦合到所述衬底。所述金属支撑结构位于所述第二区内的所述衬底中，并与所述半导体器件电隔离。所述环状结构设置在所述第二区内的所述衬底上方，其中所述环状结构在沿着所述环状结构与所述衬底的堆叠方向在所述衬底上的垂直投影中与所述金属支撑结构交叠。
根据一些实施例，在所述的封装结构中，其中所述衬底包括：基础衬底；多个穿孔，穿透所述基础衬底；第一重布线路结构，设置在所述基础衬底的第一侧上方，并电连接到所述多个穿孔；以及第二重布线路结构，设置在所述基础衬底的第二侧上方，并电连接到所述多个穿孔，其中所述第一重布线路结构经由所述多个穿孔电耦合到所述第二重布线路结构，并且所述第一侧沿着所述堆叠方向与所述第二侧相对，其中所述半导体器件及所述环状结构位于所述基础衬底的所述第一侧上，且所述金属支撑结构嵌置于并穿透所述基础衬底及所述第一重布线路结构。根据一些实施例，在所述的封装结构中，其中所述金属支撑结构不存在于所述第二重布线路结构。根据一些实施例，在所述的封装结构中，其中所述金属支撑结构进一步嵌置于并穿透所述第二重布线路结构。根据一些实施例，在所述的封装结构中，其中所述衬底包括：基础衬底；多个穿孔，穿透所述基础衬底；第一重布线路结构，设置在所述基础衬底的第一侧上方，并电连接到所述多个穿孔；以及第二重布线路结构，设置在所述基础衬底的第二侧上方，并电连接到所述多个穿孔，其中所述第一重布线路结构经由所述多个穿孔电耦合到所述第二重布线路结构，并且所述第一侧沿着所述堆叠方向与所述第二侧相对，其中所述半导体器件及所述环状结构位于所述基础衬底的所述第一侧上，并且所述金属支撑结构嵌置于并穿透所述基础衬底及所述第二重布线路结构，其中所述金属支撑结构不存在于所述第一重布线路结构。根据一些实施例，在所述的封装结构中，其中所述衬底包括：重布线路结构，包括至少一个介电层及设置在所述至少一个介电层上方的至少一个导电层，其中所述半导体器件及所述环状结构位于所述重布线路结构的一侧上，并且所述金属支撑结构嵌置在所述重布线路结构中，其中所述金属支撑结构从所述重布线路结构的最外表面延伸到所述重布线路结构中。根据一些实施例，在所述的封装结构中，其中在沿着所述堆叠方向的所述封装结构的横截面中，所述金属支撑结构的侧向尺寸小于所述第二区的侧向尺寸，并且所述金属支撑结构的所述侧向尺寸大于、小于或实质上等于所述环状结构的侧向尺寸。根据一些实施例，在所述的封装结构中，其中在沿着所述堆叠方向的所述封装结构的横截面中，所述金属支撑结构的侧向尺寸实质上等于所述第二区的侧向尺寸，并且所述金属支撑结构的所述侧向尺寸大于或实质上等于所述环状结构的侧向尺寸。根据一些实施例，所述的封装结构还包括：盖，设置在所述环状结构及所述半导体器件上方并热耦合到所述环状结构及所述半导体器件；以及热界面材料，插置在所述盖与所述半导体器件之间并热耦合所述盖及所述半导体器件。
根据一些实施例，一种制造封装结构的方法包括以下步骤：提供具有第一区及连接到所述第一区的第二区的电路衬底，所述电路衬底包括至少一个布线层，所述至少一个布线层包括介电部分及设置在所述介电部分上方的导电部分，且包括在所述第一区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第一区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第一比率小于包括在所述第二区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第二区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第二比率；在所述电路衬底上方提供半导体器件；将所述半导体器件安装到所述第一区内的所述电路衬底上，所述半导体器件电耦合到所述电路衬底；以及在所述第二区内的所述电路衬底上方设置环状结构。
根据一些实施例，在所述的制造封装结构的方法中，其中提供所述电路衬底包括形成所述至少一个布线层，其中形成所述至少一个布线层包括：形成介电材料；图案化所述介电材料以在所述第一区及所述第二区内形成所述介电部分；以及在所述介电部分上形成导电材料，以在所述第一区及所述第二区内形成所述导电部分，其中所述第一比率小于80％，且所述第二比率大于或实质上等于80％。根据一些实施例，在所述的制造封装结构的方法中，其中提供所述电路衬底还包括：在形成所述至少一个布线层之前，形成具有穿过其中的多个导通孔的芯体衬底，其中包括在所述第一区内的所述芯体衬底中的导电部分的总体积对包括在所述第一区内的所述芯体衬底中的介电部分及导电部分的总体积的第三比率小于包括在所述第二区内的所述芯体衬底中的导电部分的总体积对包括在所述第二区内的所述芯体衬底中的介电部分及导电部分的总体积的第四比率；以及形成所述至少一个附加布线层，包括：在所述芯体衬底上方形成附加介电材料；图案化所述附加介电材料以在所述第一区及所述第二区内形成附加介电部分；以及在所述附加介电部分上方形成附加导电材料，以在所述第一区及所述第二区内形成附加导电部分，其中所述至少一个布线层及所述至少一个附加布线层位于所述芯体衬底的相对侧。根据一些实施例，在所述的制造封装结构的方法中，其中所述至少一个附加布线层被形成为：包括在所述第一区内的所述至少一个附加布线层中的导电部分的总体积对包括在所述第一区内的所述至少一个附加布线层中的介电部分及导电部分的总体积的第五比率小于包括在所述第二区内的所述至少一个附加布线层中的导电部分的总体积对包括在所述第二区内的所述至少一个附加布线层中的介电部分及导电部分的总体积的第六比率。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、取代及变更。

Claims (10)

1.一种封装结构，包括：
电路衬底，具有第一区及连接到所述第一区的第二区，其中所述电路衬底包括：
至少一个布线层，包括介电部分及设置在所述介电部分上方的导电部分，
其中所述第一区内的所述至少一个布线层的所述导电部分的总体积对所述第一区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第一比率小于所述第二区内的所述至少一个布线层的所述导电部分的总体积对所述第二区内的所述至少一个布线层的所述介电部分及所述导电部分的总体积的第二比率；
半导体器件，设置在所述第一区内的所述电路衬底上方，其中所述半导体器件电耦合到所述电路衬底；以及
环状结构，设置在所述第二区内的所述电路衬底上方。
2.根据权利要求1所述的封装结构，其中所述第一比率小于80％，并且所述第二比率大于或实质上等于80％。
3.根据权利要求1所述的封装结构，其中在所述第二区内的所述至少一个布线层中不包括介电部分。
4.根据权利要求1所述的封装结构，其中所述电路衬底还包括：
芯体衬底；
多个导通孔，穿透所述芯体衬底；以及
至少一个附加布线层，其中所述至少一个布线层及所述至少一个附加布线层位于所述芯体衬底的相对侧上，并且经由所述多个导通孔彼此电耦合，
其中包括在所述第一区内的所述芯体衬底中的导电部分的总体积对包括在所述第一区内的所述芯体衬底中的介电部分及导电部分的总体积的第三比率小于包括在所述第二区内的所述芯体衬底中的导电部分的总体积对包括在所述第二区内的所述芯体衬底中的介电部分及导电部分的总体积的第四比率。
5.根据权利要求4所述的封装结构，其中：
所述至少一个布线层夹置在所述半导体器件与所述芯体衬底之间，或者
所述至少一个附加布线层夹置在所述半导体器件与所述芯体衬底之间。
6.根据权利要求4所述的封装结构，其中包括在所述第一区内的所述至少一个附加布线层中的导电部分的总体积对包括在所述第一区内的所述至少一个附加布线层中的介电部分及导电部分的总体积的第五比率小于包括在所述第二区内的所述至少一个附加布线层中的导电部分的总体积对包括在所述第二区内的所述至少一个附加布线层中的介电部分及导电部分的总体积的第六比率。
7.一种封装结构，包括：
衬底，具有第一区及围绕所述第一区的第二区；
半导体器件，设置在所述第一区内的所述衬底上方，并电耦合到所述衬底；
金属支撑结构，位于所述第二区内的所述衬底中，并与所述半导体器件电隔离；以及
环状结构，设置在所述第二区内的所述衬底上方，其中所述环状结构在沿着所述环状结构与所述衬底的堆叠方向在所述衬底上的垂直投影中与所述金属支撑结构交叠。
8.根据权利要求7所述的封装结构，其中在沿着所述堆叠方向的所述封装结构的横截面中，
所述金属支撑结构的侧向尺寸实质上等于所述第二区的侧向尺寸，并且所述金属支撑结构的所述侧向尺寸大于或实质上等于所述环状结构的侧向尺寸。
9.根据权利要求7所述的封装结构，还包括：
盖，设置在所述环状结构及所述半导体器件上方并热耦合到所述环状结构及所述半导体器件；以及
热界面材料，插置在所述盖与所述半导体器件之间并热耦合所述盖及所述半导体器件。
10.一种制造封装结构的方法，包括：
提供具有第一区及连接到所述第一区的第二区的电路衬底，所述电路衬底包括至少一个布线层，所述至少一个布线层包括介电部分及设置在所述介电部分上方的导电部分，且包括在所述第一区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第一区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第一比率小于包括在所述第二区内的所述至少一个布线层中的所述导电部分的总体积对包括在所述第二区内的所述至少一个布线层中的所述介电部分及所述导电部分的总体积的第二比率；
在所述电路衬底上方提供半导体器件；
将所述半导体器件安装到所述第一区内的所述电路衬底上，所述半导体器件电耦合到所述电路衬底；以及
在所述第二区内的所述电路衬底上方设置环状结构。
CN202111105540.2A 2021-03-26 2021-09-22 封装结构及其制造方法 Pending CN114765110A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163166252P 2021-03-26 2021-03-26
US63/166,252 2021-03-26
US17/363,030 US11798897B2 (en) 2021-03-26 2021-06-30 Package structure and methods of manufacturing the same
US17/363,030 2021-06-30

Publications (1)

Publication Number Publication Date
CN114765110A true CN114765110A (zh) 2022-07-19

Family

ID=82365084

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111105540.2A Pending CN114765110A (zh) 2021-03-26 2021-09-22 封装结构及其制造方法

Country Status (3)

Country Link
US (2) US11798897B2 (zh)
CN (1) CN114765110A (zh)
TW (1) TWI789881B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220007340A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 언더필을 갖는 패키지 구조물
US11527457B2 (en) * 2021-02-26 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with buffer layer embedded in lid layer
US20230378724A1 (en) * 2022-05-23 2023-11-23 Hamilton Sundstrand Corporation Power converter

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9716051B2 (en) * 2012-11-02 2017-07-25 Nvidia Corporation Open solder mask and or dielectric to increase lid or ring thickness and contact area to improve package coplanarity
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
KR102629208B1 (ko) * 2016-09-22 2024-01-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102491103B1 (ko) * 2018-02-06 2023-01-20 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10867925B2 (en) 2018-07-19 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
US10720377B2 (en) * 2018-11-09 2020-07-21 Xilinx, Inc. Electronic device apparatus with multiple thermally conductive paths for heat dissipation
US11502017B2 (en) * 2018-12-10 2022-11-15 Intel Corporation Effective heat conduction from hotspot to heat spreader through package substrate
US11217547B2 (en) 2019-09-03 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure with reduced step height and increased electrical isolation
US11664300B2 (en) 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-out packages and methods of forming the same

Also Published As

Publication number Publication date
US20230369246A1 (en) 2023-11-16
TWI789881B (zh) 2023-01-11
US20220310532A1 (en) 2022-09-29
TW202238907A (zh) 2022-10-01
US11798897B2 (en) 2023-10-24

Similar Documents

Publication Publication Date Title
US11018088B2 (en) Dummy features in redistribution layers (RDLS) and methods of forming same
CN110504247B (zh) 集成电路封装件及其形成方法
TWI710072B (zh) 半導體裝置封裝體及其製造方法
US10629537B2 (en) Conductive vias in semiconductor packages and methods of forming same
US20190393153A1 (en) Semiconductor Device and Method of Manufacture
US12009281B2 (en) Package structure and method of manufacturing the same
US10720416B2 (en) Semiconductor package including thermal relaxation block and manufacturing method thereof
US11756855B2 (en) Method of fabricating package structure
TWI789881B (zh) 封裝結構及其製造方法
US11195802B2 (en) Semiconductor package including shielding plate in redistribution structure, semiconductor package including conductive via in redistribution structure, and manufacturing method thereof
US10923421B2 (en) Package structure and method of manufacturing the same
US20240088085A1 (en) Package structure and method of manufacturing the same
KR20210010798A (ko) 집적 회로 패키지 및 방법
TW202109784A (zh) 封裝結構及製作所述封裝結構的方法
US11855060B2 (en) Package structure and method of fabricating the same
US20240014180A1 (en) Semiconductor package and method of manufacturing the same
US11581268B2 (en) Semiconductor package with redistribution structure and manufacturing method thereof
US20210242100A1 (en) Semiconductor package and manufacturing method thereof
US11862594B2 (en) Package structure with solder resist underlayer for warpage control and method of manufacturing the same
US20240071947A1 (en) Semiconductor package and method
US20240021491A1 (en) Semiconductor device and method of forming the same
CN115513149A (zh) 半导体封装及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination