KR102491103B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
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    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
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Abstract

본 발명에 따르면, 반도체 패키지 및 그 제조 방법이 제공된다. 실시예들에 따른 반도체 패키지는 제1 재배선 패드들 포함하는 재배선층, 상기 제1 재배선 패드들은 상기 재배선층의 제1 면 상에 제공되고; 상기 재배선층의 제2 면 상에 배치된 반도체칩; 상기 재배선층의 상기 제2 면 상에 배치되고, 상기 반도체칩과 이격된 도전 구조체들; 및상기 도전 구조체들 상에 배치되어, 상기 도전 구조체들과 접속하는 외부 접속 단자들을 포함할 수 있다. 상기 반도체칩의 활성면은 상기 재배선층을 향하고, 상기 재배선 패드들은 상기 외부 접속 단자들보다 더 작은 피치를 가질 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지, 보다 구체적으로 재배선층을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 표준화 및 소형화에 대한 관심이 증대되고 있다. 또한, 반도체 패키지의 호환성 향상 및 동작 속도 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 내구성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명에 따르면 반도체 패키지는 제1 재배선 패드들 포함하는 재배선층, 상기 제1 재배선 패드들은 상기 재배선층의 제1 면 상에 제공되고; 상기 재배선층의 제2 면 상에 배치된 반도체칩; 상기 재배선층의 상기 제2 면 상에 배치되고, 상기 반도체칩과 이격된 도전 구조체들; 및상기 도전 구조체들 상에 배치되어, 상기 도전 구조체들과 접속하는 외부 접속 단자들을 포함할 수 있다. 상기 반도체칩의 활성면은 상기 재배선층을 향하고, 상기 재배선 패드들은 상기 외부 접속 단자들보다 더 작은 피치를 가질 수 있다.
본 발명에 따르면 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 재배선층; 상기 재배선층의 상기 제2 면 상에 배치된 반도체칩;
상기 재배선층의 상기 제2 면 상에 배치되고, 상기 반도체칩과 이격된 도전 구조체들; 및 상기 반도체칩의 상기 제1 면 상에 실장된 제1 반도체 장치를 포함할 수 있다. 상기 반도체칩의 칩 패드들은 상기 재배선층을 향하고, 상기 제1 반도체 장치의 접속 패드들은 상기 재배선층을 향할 수 있다.
본 발명에 따르면 반도체 패키지의 제조 방법은 반도체칩, 도전 구조체들, 및 몰딩 패턴을 포함하는 예비 패키지를 제공하되, 상기 반도체칩의 칩 패드들은 상기 예비 패키지의 일면 상에 노출되고, 상기 도전 구조체들은 상기 반도체칩과 이격되고; 상기 예비 패키지의 상기 일면 상에 재배선층을 형성하는 것; 및 상기 예비 패키지의 타면 상에 상기 도전 구조체들과 접속하는 외부 접속 단자들을 형성하는 것을 포함하되, 상기 재배선층은 상기 칩 패드들과 접속하는 재배선 패턴 및 상기 재배선 패턴과 접속하는 제1 재배선 패드들을 포함하고, 상기 제1 재배선 패드들의 피치는 상기 외부 접속 단자들의 피치보다 더 작을 수 있다.
본 발명에 따르면 반도체 패키지의 제조 방법은 제1 재배선 패드들을 갖는 재배선층을 형성하는 것, 상기 제1 재배선 패드들은 상기 재배선층의 제1 면 상에 제공되고; 상기 재배선층의 제2 면 상에 반도체칩을 실장하여, 상기 반도체칩을 상기 재배선층과 전기적으로 연결시키는 것; 상기 재배선층의 상기 제2 면 상에 도전 구조체들을 형성하여, 상기 도전 구조체들을 상기 재배선층과 전기적으로 연결시키는 것; 및 상기 도전 구조체들들 상에 외부 접속 단자들을 형성하는 것을 포함하되, 상기 외부 접속 단자들은 상기 제1 재배선 패드들보다 더 큰 피치를 가질 수 있다.
본 발명에 따르면, 연결 패키지는 재배선층, 반도체칩, 도전 구조체, 및 몰딩 패턴을 포함할 수 있다. 연결 패키지는 양호한 호환성을 가질 수 있다. 반도체 장치들의 크기, 기능, 접속 패드들의 피치, 및 저장 용량이 다르더라도, 연결 패키지는 반도체 장치들과 접속할 수 있다. 연결 패키지가 재배선층을 포함하며, 반도체 장치들의 실장이 반도체칩의 너비 및 길이에 제약되지 않을 수 있다. 반도체 장치들 전기적 통로가 보다 자유롭게 설계될 수 있다.
연결 패키지를 사용하여, 반도체 장치들과 반도체칩의 전기적 연결이 규격화되고, 시스템화될 수 있다. 반도체 패키지는 소형화될 수 있다.
도 1a는 실시예들에 따른 연결 패키지를 도시한 평면도이다.
도 1b는 실시예들에 따른 재배선층의 외부 접속 단자들을 도시한 도면이다.
도 2a, 도 2c, 도 2d, 도 2e, 및 도 2f는 실시예들에 따른 연결 패키지의 제조 공정을 도시한 도면들이다.
도 2b는 도 2a의 Ⅲ영역을 확대 도시한 단면이다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다.
도 4는 실시예들에 따른 패키지 모듈을 도시한 단면이다.
도 5a 내지 도 5c는 실시예들에 따른 연결 패키지의 제조 방법을 도시한 도면들이다.
도 6은 실시예들에 따른 연결 패키지를 도시한 단면도이다.
도 7a는 실시예들에 따른 배선 기판을 설명하기 위한 도면이다.
도 7b는 도 7a의 Ⅰ-Ⅱ선을 따라 자른 단면 및 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 8a 내지 도 8d는 실시예들에 따른 연결 패키지의 제조 방법을 도시한 도면들이다.
도 9a 내지 도 9c는 실시예들에 따른 연결 패키지의 제조 방법을 도시한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 연결 패키지를 도시한 평면도이다. 도 1b는 실시예들에 따른 재배선층의 외부 접속 단자들을 도시한 도면으로, 연결 패키지의 하면을 보여준다. 도 2a, 도 2c, 도 2d, 도 2e, 및 도 2f는 실시예들에 따른 연결 패키지의 제조 공정을 도시한 도면들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 2b는 도 2a의 Ⅲ영역을 확대 도시한 단면이다. 이하의 설명에 있어서, 설명의 일관성을 위해 상면, 상부, 하면, 및 하부는 도 2e을 기준으로 기술한다.
도 1a, 도 1b, 도 2a, 및 도 2b를 참조하면, 예비 패키지(999)가 제1 캐리어 기판(910) 상에 형성될 수 있다. 예비 패키지(999)는 반도체칩(100), 배선 기판(200), 및 몰딩 패턴(300)을 포함할 수 있다. 실시예들에 따르면, 제1 캐리어 기판(910)이 준비될 수 있다. 캐리어 접착층(미도시)이 제1 캐리어 기판(910) 상에 더 제공될 수 있다.
배선 기판(200)이 제1 캐리어 기판(910) 상에 제공될 수 있다. 배선 기판(200)은 그 내부를 관통하는 홀(290)을 가질 수 있다. 일 예로, 인쇄회로기판(PCB) 내에 홀(290)을 형성하여, 배선 기판(200)으로 사용될 수 있다. 평면적 관점에서, 홀(290)은 배선 기판(200)의 센터 부분에 형성될 수 있다. 홀(290)은 제1 캐리어 기판(910)을 노출시킬 수 있다.
배선 기판(200)은 베이스층(210) 및 도전 구조체들(250)을 포함할 수 있다. 베이스층(210)은 적층된 베이스층들(210)을 포함할 수 있다. 베이스층들(210)은 비전도성 물질을 포함할 수 있다. 예를 들어, 베이스층들(210)은 세라믹, 실리콘계 물질, 또는 폴리머를 포함할 수 있다. 홀(290)은 베이스층들(210)을 관통할 수 있디. 도전 구조체들(250)은 베이스층들(210) 내에 제공될 수 있다. 도 2b와 같이 도전 구조체들(250) 각각은 제1 패드(251), 도전 패턴(252), 비아들(253), 및 제2 패드(254) 포함할 수 있다. 제1 패드(251)는 배선 기판(200)의 일면(200a) 상에 제공될 수 있다. 도전 패턴(252)은 베이스층들(210) 사이에 개재될 수 있다. 비아들(253)은 베이스층들(210)을 관통하며, 도전 패턴(252)과 접속할 수 있다. 제2 패드(254)는 배선 기판(200)의 타면(200b) 상에 배치되며, 비아들(253) 중에서 적어도 하나와 접속할 수 있다. 배선 기판(200)의 타면(200b)은 배선 기판(200)의 일면(200a)과 대향될 수 있다. 제2 패드(254)은 비아들(253) 및 도전 패턴(252)를 통해 제1 패드(251)과 전기적으로 연결될 수 있다. 제2 패드(254)는 제1 패드(251)와 제2 방향(D2)을 따라 정렬되지 않을 수 있다. 제2 패드(254)의 개수, 피치, 또는 배치는 제1 패드(251)의 개수, 피치, 또는 배치와 다를 수 있다. 여기에서, 제1 방향(D1)은 반도체칩(100)의 일면(100a)과 나란한 방향으로, 제2 방향(D2) 및 제3 방향(D3)은 반도체칩(100)의 일면(100a)에 수직한 방향으로 정의될 수 있다. 제3 방향(D3)은 제2 방향(D2)과 반대 방향일 수 있다.
반도체칩(100)이 제1 캐리어 기판(910) 상에 제공될 수 있다. 반도체칩(100)은 배선 기판(200)의 홀(290) 내에 제공될 수 있다. 반도체칩(100)의 일면(100a)은 활성면일 수 있다. 반도체칩(100)은 일면(100a) 상에 칩 패드들(105)을 가질 수 있다. 칩 패드들(105)은 알루미늄 또는 구리와 같은 금속을 포함할 수 있다. 칩 패드들(105)이 제1 캐리어 기판(910)을 향하도록, 반도체칩(100)이 제1 캐리어 기판(910) 상에 배치될 수 있다. 반도체칩(100)은 프로그램 가능한 칩일 수 있다. 반도체칩(100)은 내부에 집적 회로들을 포함하며, 상기 집적 회로들은 로직 회로들을 포함할 수 있다. 예를 들어, 반도체칩(100)은 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA) 또는 어플리케이션 프로세서(application processor)를 포함할 수 있다. 배선 기판(200)이 배치되기 이전 또는 이후에, 반도체칩(100)이 제1 캐리어 기판(910) 상에 제공될 수 있다.
몰딩 패턴(300)이 반도체칩(100) 및 배선 기판(200) 상에 형성될 수 있다. 몰딩 패턴(300)은 반도체칩(100) 및 배선 기판(200) 사이의 갭을 채울 수 있다. 몰딩 패턴(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 일 예로, 몰딩 패턴(300)은 아지노모토 빌드 업 필름(Ajinomoto Build-up Film, ABF)과 같은 접착성 절연 필름을 포함할 수 있다. 배선 기판(200) 및 반도체칩(100) 상에 접착성 절연 필름이 부착되어, 몰딩 패턴(300)을 형성할 수 있다.
도 1a, 도 1b, 및 도 2c를 참조하면, 제2 캐리어 기판(920)이 몰딩 패턴(300) 상에 제공될 있다. 일 예로, 탈착 가능한 금속 호일(foil)이 제2 캐리어 기판(920)으로 사용될 수 있다.
도 2c 및 도 2d를 차례로 참조하면, 제1 캐리어 기판(910)이 제거되어, 반도체칩(100)의 일면(100a) 및 배선 기판(200)의 일면(200a)이 노출될 수 있다. 반도체칩(100)의 일면(100a)이 위를 향하도록, 예비 패키지(999)가 뒤집어질 수 있다.
도 1a, 도 1b, 및 도 2e를 참조하면, 재배선층(400)이 예비 패키지(999)의 상면 상에 형성될 수 있다. 예를 들어, 재배선층(400)은 반도체칩(100)의 일면(100a) 및 배선 기판(200)의 일면(200a) 상에 형성될 수 있다. 실시예들에 따르면, 절연 패턴(410)이 예비 패키지(999)의 상면 상에 형성되어, 반도체칩(100) 및 배선 기판(200)을 덮을 수 있다. 절연 패턴(410)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다. 절연 패턴(410)의 형성은 상기 폴리머를 도포하여 폴리머층을 형성하는 것 및 상기 폴리머층을 패터닝하는 것을 포함할 수 있다. 상기 폴리머층의 패터닝은 노광 및 현상 공정에 의해 수행될 수 있다. 절연 패턴(410)은 칩 패드들(105) 및 도전 구조체들(250)을 노출시키는 개구부들을 가질 수 있다.
재배선 패턴(415)이 절연 패턴(410) 상에 형성될 수 있다. 실시예들에 따르면, 시드층이 절연 패턴(410) 상에 형성될 수 있다. 상기 시드층을 전극으로 사용한 전기 도금 공정이 실시되어, 도전막을 형성할 수 있다. 도전막은 구리와 같은 금속을 포함할 수 있다. 상기 시드막 및 상기 도전막을 패터닝하여, 재배선 패턴(415)이 형성될 수 있다. 재배선 패턴(415)은 절연 패턴(410)의 개구부들 내에 제공된 비아 부분들 및 절연 패턴(410) 상에 배치된 배선 부분을 포함할 수 있다. 절연 패턴(410) 형성 공정 및 재배선 패턴(415)의 형성 공정이 반복하여 수행될 수 있다. 재배선 패턴들(415)은 칩 패드들(105) 및 도전 구조체들(250)과 전기적으로 연결될 수 있다.
제1 재배선 패드들(451), 제2 재배선 패드들(452), 및 제3 재배선 패드들(453)이 절연 패턴들(410) 중 최상부층 상에 형성될 수 있다. 재배선 패드들(451, 452, 453)은 재배선 패턴들(415)과 접속할 수 있다. 이에 따라, 재배선층(400)이 제조될 수 있다. 재배선층(400)은 복수의 절연 패턴(410), 상기 절연 패턴들(410) 사이의 재배선 패턴들(415), 및 재배선 패드들(451, 452, 453)을 포함할 수 있다. 절연 패턴들(410)의 개수 및 재배선 패턴들(415)의 개수는 도시된 바에 제한되지 않고 다양할 수 있다. 예를 들어, 재배선층(400)은 단수개의 재배선 패턴(415)을 포함할 수 있다.
재배선층(400)은 반도체칩(100) 및 배선 기판(200) 상에 제공될 수 있다. 재배선층(400)의 너비는 반도체칩(100)의 너비보다 더 클 수 있다. 도 1a와 같이 재배선층(400)의 길이는 반도체칩(100)의 길이보다 더 클 수 있다. 재배선층(400)은 비교적 작은 두께를 가질 수 있다. 예를 들어, 재배선층(400)의 두께는 인쇄회로기판에 비해 얇을 수 있다.
재배선층(400)은 서로 대향하는 제1 면(400a) 및 제2 면(400b)을 가질 수 있다. 재배선층(400)의 제2 면(400b)은 반도체칩(100)을 향할 수 있다. 재배선층(400)은 평면적 관점에서 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 가질 수 있다. 이하, 재배선 패드들(451, 452, 453)에 대하여 보다 상세하게 설명한다.
제1 재배선 패드들(451)은 재배선층(400)의 제1 영역(R1)의 제1 면(400a)에 제공될 수 있다. 재배선층(400)이 배선 기판(200) 상에 제공되므로, 제1 재배선 패드들(451)의 배치가 보다 다양해질 수 있다. 예를 들어, 제1 재배선 패드들(451) 중 적어도 하나는 도 1a와 같이 평면적 관점에서 반도체칩(100)과 이격 배치될 수 있다. 도 2e와 같이 제1 재배선 패드들(451) 중 일부는 재배선 패턴(415)을 통해 칩 패드들(105)과 접속하고, 상기 제1 재배선 패드들(451) 중 다른 일부는 도전 구조체들(250)과 접속할 수 있다. 제1 재배선 패드들(451)은 제1 피치(P1)를 가질 수 있다. 예를 들어, 제1 피치(P1)는 50μm 내지 200μm 일 수 있다. 그러나, 제1 피치(P1)의 범위는 이에 제한되지 않고, 다양하게 변형될 수 있다.
제2 재배선 패드들(452)은 재배선층(400)의 제2 영역(R2)의 제1 면(400a)상에 제공될 수 있다. 제2 재배선 패드들(452)은 재배선 패턴(415)을 통해 칩 패드들(105)과 접속할 수 있다. 도시되지 않았으나, 제2 재배선 패드들(452) 중 일부는 도전 구조체들(250)과 접속할 수 있다. 제2 재배선 패드들(452)은 제2 피치(P2)를 가질 수 있다. 예를 들어, 제2 피치(P2)는 제1 피치(P1)보다 클 수 있다.
제3 재배선 패드들(453)은 재배선층(400)의 제3 영역(R3)의 제1 면(400a)에 제공될 수 있다. 제3 재배선 패드들(453) 중 적어도 하나는 도 1a와 같이 평면적 관점에서 반도체칩(100)과 이격될 수 있다. 도 2e와 같이 제3 재배선 패드들(453) 중 일부는 칩 패드들(105)과 접속하고, 다른 일부는 도전 구조체들(250)과 접속할 수 있다. 제3 재배선 패드들(453)은 제3 피치(P3)를 가질 수 있다. 제3 피치(P3)는 제1 피치(P1) 및 제2 피치(P2)와 다를 수 있다. 예를 들어, 제3 피치(P3)는 제1 피치(P1) 및 제2 피치(P2)보다 클 수 있다. 그러나, 제1 피치(P1), 제2 피치(P2), 및 제3 피치(P3)의 대소 관계는 이에 제한되지 않고 다양하게 변형될 수 있다.
이 후, 제2 캐리어 기판(920)이 제거되어, 예비 패키지(999)의 하면(예를 들어, 몰딩 패턴(300))이 노출될 수 있다.
도 1a, 도 1b, 및 도 2f를 참조하면, 외부 접속 단자들(500)이 예비 패키지(999)의 하면 상에 형성되어, 도전 구조체들(250)과 접속할 수 있다. 외부 접속 단자들(500)은 배선 기판(200)의 타면(200b) 상에 제공될 수 있다. 예를 들어, 개구부들(미도시)이 몰딩 패턴들(300) 내에 형성되어, 도전 구조체들(250)을 노출시킬 수 있다. 예를 들어, 도전 구조체들(250)의 제2 패드들(254)이 노출될 수 있다. 외부 접속 단자들(500)은 몰딩 패턴(300)의 개구부들 내에 형성되어, 도전 구조체들(250)의 제2 패드들(254)과 접속할 수 있다. 외부 접속 단자들(500)은 제4 피치(P4)를 가질 수 있다. 제4 피치(P4)는 제2 패드들(254)의 피치와 동일 또는 유사할 수 있다. 상기 제4 피치(P4)는 외부 접속 단자들(500)이 전기적으로 연결되는 단자들의 피치에 의해 결정될 수 있다. 제4 피치(P4)는 재배선 패드들(451, 452, 453)의 최소 피치보다 클 수 있다. 예를 들어, 제4 피치(P4)는 제1 피치(P1), 제2 피치(P3), 및 제3 피치(P3) 중에서 최소값보다 클 수 있다. 일 예로, 제4 피치(P4)는 제1 피치(P1)보다 클 수 있다. 제4 피치(P4)는 예를 들어, 200μm 내지 800μm 일 수 있다. 외부 접속 단자들(500)은 도전성 물질, 예를 들어, 주석(Sn), 납(Pb), 인듐(In), 또는 이들의 합금을 포함할 수 있다. 이에 따라, 연결 패키지(1000)가 형성될 수 있다. 연결 패키지(1000)는 팬 아웃 패널 레벨 패키지(Fan-out panel level package)로 제조될 수 있다. 재배선층(400)은 비교적 작은 두께를 가져, 연결 패키지(1000)가 소형화될 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 이하의 설명에서 도 1b를 함께 참조하여 설명한다.
도 3a 및 도 3b를 참조하면, 제1 반도체 장치(2000), 제2 반도체 장치(3000), 및 제3 반도체 장치(4000)가 연결 패키지(1000) 상에 실장되어, 반도체 패키지(PKG)가 제조될 수 있다. 연결 패키지(1000)는 앞서 도 2a 내지 도 2f와 같이 제조될 수 있다.
제1 반도체 장치(2000)는 재배선층(400)의 제1 영역(R1)의 제1 면(400a) 상에 배치될 수 있다. 제1 반도체 장치(2000)는 반도체칩일 수 있다. 따라서, 제1 반도체 장치(2000)의 접속 패드들(2005)의 피치 및 크기(예를 들어, 평면적)는 비교적 작을 수 있다. 예를 들어, 제1 반도체 장치(2000)의 접속 패드들(2005)의 피치는 50μm 내지 200μm일 수 있다. 제1 연결부들(651)이 제1 반도체 장치(2000) 및 재배선층(400) 사이에 형성되어, 제1 반도체 장치(2000)의 접속 패드들(2005) 및 제1 재배선 패드들(451)과 접속할 수 있다. 제1 연결부들(651)은 솔더볼들, 범프들, 및 필러들 중에서 적어도 하나를 포함할 수 있다. 제1 연결부들(651)의 피치는 제1 반도체 장치(2000)의 접속 패드들(2005)의 피치 및 제1 재배선 패드들(451)의 제1 피치(P1)의 피치와 동일 또는 유사할 수 있다. 따라서, 제1 재배선 패드들(451)의 제1 피치(P1)는 제1 반도체 장치(2000)의 접속 패드들(2005)의 피치에 의해 결정될 수 있다. 제1 반도체 장치(2000)는 재배선층(400)을 통해 반도체칩(100) 및 도전 구조체들(250)과 전기적으로 연결될 수 있다. 본 명세서에서 재배선층(400)과 전기적으로 연결/접속된다는 것은 재배선 패턴(415)와 전기적으로 연결/접속된다는 것을 의미한다. 반도체칩(100)과 전기적으로 연결/접속된다는 것은 반도체칩(100)의 칩 패드들(105) 및 반도체칩(100) 내의 집적 회로들과 전기적으로 연결/접속된다는 것을 의미한다.
제2 반도체 장치(3000)는 재배선층(400)의 제2 영역(R2)의 제1 면(400a) 상에 배치될 수 있다. 제2 반도체 장치(3000)는 반도체칩일 수 있다. 따라서, 제2 반도체 장치(3000)의 접속 패드들(3005)의 피치 및 크기(예를 들어, 평면적)는 비교적 작을 수 있다. 제2 연결부들(652)이 제2 반도체 장치(3000) 및 재배선층(400) 사이에 형성되어, 제2 반도체 장치(3000)의 접속 패드들(3005) 및 제2 재배선 패드들(452)과 접속할 수 있다. 제2 연결부들(652)은 솔더볼들, 범프들, 및 필러들 중에서 적어도 하나를 포함할 수 있다. 제2 재배선 패드들(452)의 제2 피치(P2)는 제2 반도체 장치(3000)의 접속 패드들(3005)의 피치에 의해 결정될 수 있다. 제2 피치(P2)는 비교적 작을 수 있다. 예를 들어, 제2 피치(P2)는 50μm 내지 200μm일 수 있다. 제2 반도체 장치(3000)는 재배선층(400)을 통해 반도체칩(100) 및 도전 구조체들(250)과 전기적으로 연결될 수 있다. 더하여, 제2 반도체 장치(3000)는 재배선층(400)을 통해 제1 반도체 장치(2000)와 전기적으로 연결될 수 있다.
제3 반도체 장치(4000)가 재배선층(400)의 제3 영역(R3)의 제1 면(400a) 상에 배치될 수 있다. 제3 반도체 장치(4000)는 반도체 패키지일 수 있다. 예를 들어, 제3 반도체 장치(4000)는 패키지 기판(1310), 제1 반도체칩(1320), 및 몰딩부(1330)를 포함할 수 있다. 제1 반도체칩(1320)은 패키지 기판(1310) 상에 배치될 수 있다. 도시된 바와 달리, 제1 반도체칩(1320)은 복수로 제공될 수 있다. 몰딩부(1330)은 패키지 기판(1310) 상에서 제1 반도체칩(1320)을 밀봉할 수 있다. 접속 패드들(4005)이 패키지 기판(1310)의 하면 상에 제공될 수 있다. 제3 반도체 장치(4000)의 접속 패드들(4005)의 피치는 비교적 클 수 있다. 제3 연결부들(653)이 제3 반도체 장치(4000) 및 재배선층(400) 사이에 형성되어, 제3 반도체 장치(4000)의 접속 패드들(4005) 및 제3 재배선 패드들(453)과 접속할 수 있다. 제3 연결부들(653)은 솔더볼들, 범프들, 및 필러들 중에서 적어도 하나를 포함할 수 있다. 제3 연결부들(653)의 피치는 제3 반도체 장치(4000)의 접속 패드들(4005)의 피치 및 제3 재배선 패드들(453)의 제3 피치(P3)와 실질적으로 동일할 수 있다. 제3 피치(P3)는 제3 반도체 장치(4000)의 접속 패드들(4005)의 피치에 의해 결정될 수 있다. 제3 반도체 장치(4000)는 재배선층(400)을 통해 반도체칩(100) 및 도전 구조체들(250)과 전기적으로 연결될 수 있다. 더불어, 제3 반도체 장치(4000)는 재배선층(400)을 통해 제1 반도체 장치(2000) 및/또는 제2 반도체 장치(3000)와 전기적으로 연결될 수 있다.
제1 반도체 장치(2000)는 제2 반도체 장치(3000) 및 제3 반도체 장치(4000)와 다를 수 있다. 제3 반도체 장치(4000)는 제2 반도체 장치(3000)와 다를 수 있다. 반도체 장치들(2000, 3000, 4000)이 서로 다르다는 것은 반도체 장치의 크기, 기능, 및 저장 용량 중에서 적어도 하나가 다르다는 것을 의미할 수 있다. 여기에서, 반도체 장치들(2000, 3000, 4000)의 크기는 높이, 너비, 및 길이를 포함할 수 있다. 사용자(user)가 제1 반도체 장치(2000)의 접속 패드들(2005), 제2 반도체 장치(3000)의 접속 패드들(3005), 및 제3 반도체 장치(4000)의 접속 패드들(4005)의 피치들 및 크기들을 조절하기 어려울 수 있다. 실시예들에 따르면, 제1 재배선 패드들(451), 제2 재배선 패드들(452), 및 제3 재배선 패드들(453)이 재배선층(400)을 통해 반도체칩(100)의 칩 패드들(105) 및/또는 도전 구조체들(250)과 접속하므로, 재배선 패드들(451, 452, 453)의 피치들 및 배열들은 칩 패드들(105) 및 도전 구조체들(250)의 피치들 및 배열들에 제약받지 않고 자유롭게 형성될 수 있다. 반도체 장치들(2000, 3000, 4000)의 접속 패드들(2005, 3005, 4005)이 서로 다른 피치들을 가지더라도, 제1 재배선 패드들(451), 제2 재배선 패드들(452), 및 제3 재배선 패드들(453)의 피치들이 이에 대응하여 용이하게 조절될 수 있다.
실시예들에 따른 연결 패키지(1000)의 경우, 재배선 패드들(451, 452, 453)은 재배선층(400)의 영역들(R1, R2, R3)에 따라 서로 다른 피치들(P1, P2, P3)로 형성될 수 있다. 연결 패키지(1000)를 사용하여, 반도체 장치들(2000, 3000, 4000)과 반도체칩(100)의 전기적 연결이 규격화되고, 시스템화될 수 있다. 사용자가 어떤 반도체 장치와 반도체칩(100)의 전기적 연결을 원하는 경우, 연결 패키지(1000)가 상기 반도체 장치의 전기적 연결에 사용될 수 있다. 사용자는 연결 패키지(1000)의 재배선층(400)의 대응되는 영역(R1, R2, 및 R3 중 어느 하나)에 상기 반도체 장치를 실장할 수 있다. 여기에서 대응되는 영역은 상기 반도체 장치의 접속 패드들과 대응되는 피치 및 배열을 갖는 재배선 패드들(451, 452, 453)이 제공된 영역을 의미할 수 있다. 일 예로, 제1 반도체 장치(2000)와 반도체칩(100)의 전기적 연결이 필요한 경우, 재배선층(400)의 제1 영역(R1)에 제1 반도체 장치(2000)를 배치하여, 제1 재배선 패드들(451)과 제1 반도체 장치(2000)를 용이하게 접속시킬 수 있다.
실시예들에 따르면, 반도체 장치들(2000, 3000, 4000)의 접속 패드들(2005, 3005, 4005)은 반도체 장치들(2000, 3000, 4000)의 하면들 상에 제공될 수 있다. 반도체 장치들(2000, 3000, 4000)의 하면들은 재배선층(400)을 향할 수 있다. 반도체칩(100)의 칩 패드들(105)은 반도체칩(100)의 일면(100a) 상에 제공되고, 상기 반도체칩(100)의 일면(100a)은 재배선층(400)을 향할 수 있다. 즉, 반도체칩(100) 및 반도체 장치들(2000, 3000, 4000)은 재배선층(400)을 통하여 페이스 투 페이스(face to face) 방식으로 연결될 수 있다. 이에 따라, 반도체칩(100) 및 반도체 장치들(2000, 3000, 4000) 사이의 전기적 연결의 길이가 감소될 수 있다. 반도체 패키지(PKG)는 향상된 동작 속도를 가질 수 있다.
재배선층(400)이 생략되거나 재배선층(400)이 배선 기판(200) 상으로 연장되지 않는 경우, 반도체 장치들(2000, 3000, 4000)의 배치는 반도체칩(100) 상에 한정될 수 있다. 실시예들에 따르면, 연결 패키지(1000)는 재배선층(400)을 포함하며, 재배선층(400)은 배선 기판(200)의 일면(200a) 상으로 연장될 수 있다. 반도체 장치들(2000, 3000, 4000)은 반도체칩(100) 상에 한정되지 않고, 보다 자유롭게 배치될 수 있다. 예를 들어, 제1 반도체 장치(2000)의 일부 및 제3 반도체 장치(4000)의 일부는 평면적 관점에서 반도체칩(100)과 중첩되지 않을 수 있다. 반도체 장치들(2000, 3000, 4000)의 평면적 배치는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 반도체 장치들(2000, 3000, 4000)은 재배선층(400) 및 도전 구조체들(250)을 통해 외부 장치와 전기적으로 연결될 수 있다. 반도체 장치들(2000, 3000, 4000)은 반도체칩(100)을 통하지 않고 외부 장치와 연결되는 전기적 통로를 더 가질 수 있다. 이에 따라, 반도체 장치들(2000, 3000, 4000)의 전기적 통로가 보다 자유롭게 설계될 수 있다. 상기 전기적 통로가 전원/접지 전압을 공급하는 통로인 경우, 전기적 통로에 대한 제약이 더욱 감소할 수 있다.
제2 반도체 장치(3000)는 제1 반도체 장치(2000)보다 더 큰 높이를 가질 수 있다. 제3 반도체 장치(4000)는 제1 반도체 장치(2000) 및 제2 반도체 장치(3000)보다 더 큰 높이를 가질 수 있다.
제1 내지 제3 반도체 장치들(2000, 3000, 4000)은 서로 다른 기능을 수행할 수 있다. 예를 들어, 제1 내지 제3 반도체 장치들(2000, 3000, 4000) 중에서 어느 하나는 전력 관리 집적 회로(Power Management Integrated Circuit)를 포함하고, 다른 하나는 RF(Radio Frequency) 소자를 포함하고, 또 다른 하나는 지문 센싱 소자를 포함할 수 있다.
연결 패키지(1000)는 양호한 호환성을 가질 수 있다. 앞서 설명한 바와 같이 반도체 장치들(2000, 3000, 4000)의 크기, 기능, 저장용량, 및 반도체 장치들(2000, 3000, 4000)의 접속 패드들(2005, 3005, 4005)의 피치가 다르더라도, 연결 패키지(1000)가 반도체 장치들(2000, 3000, 4000)과 접속할 수 있다.
실시예들에 따르면, 다양한 종류의 반도체 장치들이 제1 내지 제3 반도체 장치들(2000, 3000, 4000)로 사용될 수 있다. 예를 들어, 제3 반도체 장치(4000)는 반도체칩일 수 있다. 다른 예로, 제1 반도체 장치(2000) 및 제2 반도체 장치(3000) 중에서 적어도 하나는 반도체 패키지일 수 있다. 또 다른 예로, 제1 내지 제3 반도체 장치들(2000, 3000, 4000) 중 적어도 하나는 패키지 온 패키지(Package on Package), 복수의 칩들이 적층된 멀티칩 패키지, 또는 시스템 인 패키지(System In Package)일 수 있다. 제1 내지 제3 반도체 장치들(2000, 3000, 4000)의 종류에 따라, 재배선 패드들(451, 452, 453)의 피치 및 종류가 조절될 수 있다.
실시예들에 따르면, 몰딩막(5000)이 재배선층(400)의 제1 면(400a) 상에 더 형성되어, 제1 반도체 장치(2000), 제2 반도체 장치(3000), 및 제3 반도체 장치(4000)를 덮을 수 있다. 몰딩막(5000)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
도 4는 실시예들에 따른 패키지 모듈을 도시한 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 4를 참조하면, 패키지 모듈(1)은 모듈 기판(10) 및 반도체 패키지(PKG)를 포함할 수 있다. 인쇄회로기판이 모듈 기판(10)으로 사용될 수 있다. 모듈 기판(10)은 상면 상에 제공된 도전 패드들(15)을 가질 수 있다. 상기 도전 패드들(15)은 비교적 큰 피치를 가질 수 있다. 이에 따라, 도전 패드들(15)과 접속하는 단자들은 비교적 큰 피치를 가질 것이 요구될 수 있다
반도체 패키지(PKG)가 모듈 기판(10) 상에 실장될 수 있다. 반도체 패키지(PKG)의 외부 접속 단자들(500)이 도전 패드들(15)과 정렬되도록, 반도체 패키지(PKG)가 모듈 기판(10) 상에 배치될 수 있다. 외부 접속 단자들(500)은 제4 피치(P4)를 가질 수 있다. 제4 피치(P4)는 도전 패드들(15)의 피치와 실질적으로 동일 또는 유사할 수 있다. 외부 접속 단자들(500)이 도전 패드들(15)에 접속하여, 반도체 패키지(PKG)가 모듈 기판(10)과 전기적으로 연결될 수 있다. 모듈 기판(10)과 전기적으로 연결된다는 것은 모듈 기판(10) 내의 배선들(미도시)와 전기적으로 연결되는 것을 의미할 수 있다.
도 5a 내지 도 5c는 실시예들에 따른 연결 패키지의 제조 방법을 도시한 도면들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 5a를 참조하면, 절연 패턴들(410) 및 재배선 패턴들(415)이 제3 캐리어 기판(930) 상에 형성되어, 예비 재배선층(401)을 형성할 수 있다. 절연 패턴들(410) 중 어느 하나는 제3 캐리어 기판(930)을 덮을 수 있다. 재배선 패턴들(415)은 절연 패턴들(410) 사이에 개재될 수 있다. 절연 패턴들(410) 및 재배선 패턴들(415)은 앞서 도 2e에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 도전 패드들(416)이 예비 재배선층(401) 상에 형성되어, 재배선 패턴들(415)과 접속할 수 있다.
도 1a, 도 1b, 및 도 5b를 참조하면, 반도체칩(100) 및 배선 기판(200)이 예비 재배선층(401) 상에 배치될 수 있다. 반도체칩(100)의 일면(100a)이 예비 재배선층(401)을 향하도록, 반도체칩(100)이 예비 재배선층(401) 상에 배치될 수 있다. 반도체칩(100)은 평면적 관점에서 예비 재배선층(401)의 센터 부분에 배치될 수 있다. 제1 도전 인터포저들(461)이 반도체칩(100) 및 예비 재배선층(401) 사이에 형성되어, 칩 패드들(105) 및 도전 패드들(416)과 접속할 수 있다. 이에 따라, 반도체칩(100)이 재배선 패턴들(415)과 전기적으로 연결될 수 있다. 제1 도전 인터포저들(461)은 솔더볼들, 범프들, 및 필러들 중에서 적어도 하나를 포함할 수 있다. 제1 언더필 패턴(310)이 반도체칩(100)과 예비 재배선층(401) 사이의 갭에 형성되어, 제1 도전 인터포저들(461)을 밀봉할 수 있다.
배선 기판(200)의 일면(200a)이 예비 재배선층(401)의 제2 면(400b)을 향하도록, 배선 기판(200)이 예비 재배선층(401) 상에 배치될 수 있다. 이 때, 반도체칩(100)은 배선 기판(200)의 홀(290) 내에 제공될 수 있다. 제2 도전 인터포저들(462)이 배선 기판(200) 및 예비 재배선층(401) 사이에 형성되어, 도전 구조체들(250) 및 도전 패드들(416)과 접속할 수 있다. 이에 따라, 도전 구조체들(250)이 재배선 패턴들(415)과 전기적으로 연결될 수 있다. 제2 도전 인터포저들(462)은 솔더볼들, 범프들, 및 필러들 중에서 적어도 하나를 포함할 수 있다. 제2 언더필 패턴(320)이 배선 기판(200)과 예비 재배선층(401) 사이의 갭에 더 형성되어, 제2 도전 인터포저들(462)을 밀봉할 수 있다. 제1 및 제2 언더필 패턴들(310, 320)은 절연성 수지(예를 들어, 에폭시계 수지)를 포함할 수 있다.
몰딩 패턴(300)이 반도체칩(100) 및 배선 기판(200) 상에 형성될 수 있다. 몰딩 패턴(300)은 반도체칩(100) 및 배선 기판(200) 사이의 갭을 채울 수 있다. 외부 접속 단자들(500)이 배선 기판(200)의 타면(200b) 상에 형성되어, 도전 구조체들(250)과 접속할 수 있다.
도 1a, 도 1b, 및 도 5c를 참조하면, 반도체칩(100)의 일면(100a)이 위를 향하도록, 반도체칩(100), 배선 기판(200), 몰딩 패턴(300), 및 예비 재배선층(401)이 뒤집어질 수 있다. 제3 캐리어 기판(930)이 제거되어, 예비 재배선층(401)이 노출될 수 있다.
제1 재배선 패드들(451), 제2 재배선 패드들(452), 및 제3 재배선 패드들(453)이 노출된 예비 재배선층(401) 상에 형성되어, 재배선층(400)이 제조될 수 있다. 재배선 패드들(451, 452, 453)의 형성 방법 및 배열은 앞서 설명한 바와 실질적으로 동일할 수 있다. 이에 따라, 연결 패키지(1001)의 제조가 완성될 수 있다.
도 6은 실시예들에 따른 연결 패키지를 도시한 단면도로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 6을 참조하면, 연결 패키지(1002)는 반도체칩(100), 재배선층(400), 배선 기판(200), 몰딩 패턴(300), 및 재배선층(400)에 더하여 하부 재배선층(700)을 포함할 수 있다. 반도체칩(100), 재배선층(400), 배선 기판(200), 몰딩 패턴(300), 및 재배선층(400)은 앞서 도 2a 내지 도 2f의 예, 도 5a 내지 도 5d의 예와 같이 제조될 수 있다.
하부 재배선층(700)은 몰딩 패턴(300)의 하면 및 도전 구조체들(250)의 하면들 상에 형성될 수 있다. 실시예들에 따르면, 몰딩 패턴(300) 내에 하부 홀들이 형성되어, 도전 구조체들(250)을 노출시킬 수 있다. 하부 홀들은 예를 들어, 제2 패드들(254)을 노출시킬 수 있다. 하부 재배선층(700)은 하부 절연 패턴들(710) 및 하부 재배선 패턴들(715)을 포함할 수 있다. 하부 절연 패턴들(710)은 몰딩 패턴(300) 상에 적층될 수 있다. 하부 재배선 패턴들(715)은 배선 부분들 및 비아 부분들을 포함할 수 있다. 배선 부분들은 하부 절연 패턴들(710)의 일면들 상에 제공될 수 있다. 비아 부분들은 하부 절연 패턴들(710)을 관통하거나, 몰딩 패턴(300)의 하부홀들 내에 제공될 수 있다. 하부 재배선 패턴들(715)은 도전 구조체들(250)과 접속할 수 있다. 외부 접속 단자들(500)이 하부 재배선층(700) 상에 형성되어, 하부 재배선 패턴들(715)과 접속할 수 있다.
외부 접속 단자들(500)은 제4 피치(P4')를 가질 수 있다. 제4 피치(P4')는 도전 구조체들(250)의 제2 패드들(254)의 피치와 다를 수 있다. 외부 접속 단자들(500)의 배열은 도전 구조체들(250)의 제2 패드들(254)의 배열과 다를 수 있다. 예를 들어, 외부 접속 단자들(500)은 도전 구조체들(250)의 제2 패드들(254)과 제2 방향(D2)으로 정렬되지 않을 수 있다. 실시예들에 따르면, 하부 재배선층(700)이 제공되어, 외부 접속 단자들(500)의 배치가 보다 자유롭게 디자인될 수 있다.
도 7a는 실시예들에 따른 배선 기판을 설명하기 위한 도면으로, 연결 패키지의 평면도에 대응된다. 도 7b는 도 7a의 Ⅰ-Ⅱ선을 따라 자른 단면 및 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a, 도 7a, 및 도 7b를 참조하면, 연결 패키지(1003)는 배선 기판(201), 반도체칩(100), 재배선층(400), 외부 접속 단자들(500), 및 몰딩 패턴(300)을 포함할 수 있다. 도 7a에 도시된 바와 같이, 배선 기판(201)은 사각형 형상을 가질 수 있다. 배선 기판(201)은 복수 개로 제공될 수 있다. 평면적 관점에서 반도체칩(100)은 복수의 배선 기판들(201)에 의해 둘러싸일 수 있다. 반도체칩(100)은 배선 기판들(201)과 이격될 수 있다. 배선 기판들(201) 각각은 베이스층들(210) 및 도전 구조체들(250)을 포함할 수 있다. 반도체칩(100), 재배선층(400), 외부 접속 단자들(500), 및 몰딩 패턴(300)은 도 2a 내지 도 2f의 예, 도 5a 내지 도 5d의 예에서 설명한 방법으로 형성될 수 있다.
다른 예로, 도 6에서 설명한 하부 재배선층(700)이 몰딩 패턴(300)의 하면 상에 더 형성될 수 있다. 이 경우, 외부 접속 단자들(500)은 하부 재배선층(700)의 하면 상에 배치될 수 있다.
도 8a 내지 도 8d는 실시예들에 따른 연결 패키지의 제조 방법을 도시한 도면들로, 도 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 8a 내지 도 8d의 설명에 있어서, 상면, 상부, 하면, 및 하부는 도 8d을 기준으로 기술한다.
도 1a 및 도 8a를 참조하면, 예비 패키지(998)가 제1 캐리어 기판(910) 상에 형성될 수 있다. 예비 패키지(998)는 도전 구조체들(250'), 반도체칩(100), 및 몰딩 패턴(300) 포함할 수 있다. 이 때, 도 2a의 도전 구조체들(250')을 포함하는 배선 기판(200)은 제공되지 않을 수 있다. 배선 기판(200)의 제공 대신, 금속 기둥들이 제1 캐리어 기판(910) 상에 배치되어, 도전 구조체들(250')이 제공될 수 있다. 도전 구조체들(250')은 금속 기둥들을 포함할 수 있다.
몰딩 패턴(300)이 제1 캐리어 기판(910) 상에 형성되어, 반도체칩(100)을 덮을 수 있다. 몰딩 패턴(300)은 도전 구조체들(250') 사이 및 도전 구조체들(250')과 반도체칩(100) 사이의 갭을 채울 수 있다. 도전 구조체들(250')의 하면들(250b)은 몰딩 패턴(300)에 의해 노출될 수 있다. 제2 캐리어 기판(920)이 예비 패키지(998) 상에 제공되어, 몰딩 패턴(300) 및 도전 구조체들(250')을 덮을 수 있다.
도 1a 및 도 8b를 참조하면, 반도체칩(100)의 일면(100a)이 위를 향하도록, 예비 패키지(998) 및 제2 캐리어 기판(920)이 뒤집어질 수 있다. 제1 캐리어 기판(910)이 제거되어, 반도체칩(100)의 일면(100a)이 노출될 수 있다.
도 1a 및 도 8c를 참조하면, 재배선층(400)이 노출된 예비 패키지(998)의 상면 상에 형성될 수 있다. 재배선층(400)은 반도체칩(100)의 일면(100a), 도전 구조체들(250'), 및 몰딩 패턴(300)을 덮을 수 있다. 재배선층(400)의 형성은 도 2e에서 설명한 바와 실질적으로 동일할 수 있다. 재배선층(400)은 절연 패턴들(410), 재배선 패턴들(415), 및 제1 내지 제3 재배선 패드들(451, 452, 453)을 포함할 수 있다. 제2 캐리어 기판(920)이 제거되어, 몰딩 패턴(300) 및 도전 구조체들(250')의 하면(250b)이 노출될 수 있다.
도 1a 및 도 8d를 참조하면, 외부 접속 단자들(500)이 예비 패키지(998)의 하면 상에 형성되어, 도전 구조체들(250')과 접속할 수 있다. 예를 들어, 외부 접속 단자들(500)은 도전 구조체들(250')의 하면들(250b) 상에 형성될 수 있다. 이에 따라, 연결 패키지(1004)의 제조가 완성될 수 있다. 연결 패키지(1001)는 팬 아웃 패널 웨이퍼 레벨 패키지(Fan-out wafer level package)로 제조될 수 있다.
다른 예로, 도 6에서 설명한 하부 재배선층(700)이 몰딩 패턴(300)의 하면 상에 더 형성될 수 있다. 이 경우, 외부 접속 단자들(500)은 하부 재배선층(700)의 하면 상에 배치될 수 있다. 외부 접속 단자들(500)은 도전 구조체들(250')과 다른 피치 또는 배열을 가질 수 있다.
도 9a 내지 도 9c는 실시예들에 따른 연결 패키지의 제조 방법을 도시한 도면들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 9a 내지 도 9c의 설명에 있어서, 상면, 상부, 하면, 및 하부는 도 9c을 기준으로 기술한다.
도 1a 및 도 9a를 참조하면, 절연 패턴들(410) 및 재배선 패턴들(415)이 제3 캐리어 기판(930) 상에 형성되어, 예비 재배선층(401)을 형성할 수 있다. 도전 패드들(416)이 예비 재배선층(401) 상에 형성될 수 있다. 예비 재배선층(401)의 형성은 앞서 도 5a에서 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 도전 패드들(416)이 예비 재배선층(401) 상에 형성되어, 재배선 패턴들(415)과 접속할 수 있다.
도 1a 및 도 9b를 참조하면, 반도체칩(100), 도전 구조체들(250'), 몰딩 패턴(300), 및 외부 접속 단자들(500)이 예비 재배선층(401) 상에 형성될 수 있다. 반도체칩(100)의 일면(100a)이 예비 재배선층(401)을 향하도록, 반도체칩(100)이 예비 재배선층(401) 상에 배치될 수 있다. 반도체칩(100)은 평면적 관점에서 예비 재배선층(401)의 센터 부분에 배치될 수 있다. 제1 도전 인터포저들(461)이 반도체칩(100) 및 예비 재배선층(401) 사이에 형성되어, 칩 패드들(105) 및 도전 패드들(416)과 접속할 수 있다.
금속 기둥들이 제1 캐리어 기판(910) 상에 배치되어, 도전 구조체들(250')을 형성할 수 있다. 제2 도전 인터포저들(462)이 도전 구조체들(250') 및 예비 재배선층(401) 사이에 형성되어, 도전 구조체들(250') 및 도전 패드들(416)과 접속할 수 있다.
몰딩 패턴(300)이 예비 재배선층(401) 상에 형성되어, 반도체칩(100)을 덮을 수 있다. 몰딩 패턴(300)은 도전 구조체들(250')의 측면들을 덮되, 도전 구조체들(250')을 하면들(250b)을 노출시킬 수 있다. 외부 접속 단자들(500)이 노출된 도전 구조체들(250') 상에 형성되어, 도전 구조체들(250')과 접속할 수 있다.
도 1a 및 도 9c를 참조하면, 반도체칩(100)의 일면(100a)이 위를 향하도록, 반도체칩(100), 배선 기판(200), 몰딩 패턴(300), 및 예비 재배선층(401)이 뒤집어질 수 있다. 제3 캐리어 기판(930)이 제거되어, 예비 재배선층(401)이 노출될 수 있다. 제1 재배선 패드들(451), 제2 재배선 패드들(452), 및 제3 재배선 패드들(453)이 노출된 예비 재배선층(401) 상에 형성되어, 재배선층(400)이 제조될 수 있다. 재배선 패드들(451, 452, 453)의 형성 방법 및 배열은 앞서 설명한 바와 실질적으로 동일할 수 있다. 이에 따라, 연결 패키지(1005)의 제조가 완성될 수 있다.
다른 예로, 도 6에서 설명한 하부 재배선층(700)이 몰딩 패턴(300)의 하면 상에 더 형성될 수 있다. 이 경우, 외부 접속 단자들(500)은 하부 재배선층(700)의 하면 상에 배치될 수 있다.
다시 도 3a 및 도 3b를 참조하면, 반도체 패키지(PKG)는 연결 패키지(1000), 제1 반도체 장치(2000), 제2 반도체 장치(3000), 제3 반도체 장치(4000) 및 몰딩막(5000)을 포함할 수 있다. 연결 패키지(1000)는 앞서 도 2a 내지 도 2f와 같이 제조될 수 있다. 도시된 바와 달리, 도 5a 내지 도 5f와 같이 제조된 연결 패키지(1001), 도 6의 연결 패키지(1002), 도 7a 및 도 7b의 연결 패키지(1003), 도 8a 내지 도 8d와 같이 제조된 연결 패키지(1004), 또는 도 9a 내지 도 9c의 연결 패키지(1005)를 사용하여, 제1 반도체 장치(2000), 제2 반도체 장치(3000), 제3 반도체 장치(4000)가 연결 패키지(1001, 1002, 1003, 1004, 또는 1005) 상에 실장될 수 있다. 이에 따라, 반도체 패키지(PKG)가 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 재배선 패드들을 포함하는 재배선층, 상기 제1 재배선 패드들은 상기 재배선층의 제1 면 상에 제공되고;
    상기 재배선층의 제2 면 상에 배치된 반도체칩;
    상기 재배선층의 상기 제2 면 상에 배치되고, 상기 반도체칩과 이격된 도전 구조체들, 상기 도전 구조체들은 일 단에 도전 패드들을 각각 포함하고
    상기 반도체칩을 덮는 몰딩 부재, 상기 몰딩 부재는 상기 도전 패드들을 각각 노출시키는 개구들을 포함하고; 및
    상기 도전 패드들 상에 배치되어, 상기 도전 구조체들과 접속하는 외부 접속 단자들을 포함하되,
    상기 반도체칩의 활성면은 상기 재배선층을 향하고,
    상기 도전 패드들은 제1 이격거리에 따라서 배열되고, 상기 제1 재배선 패드들은 상기 제1 이격거리보다 작은 제2 이격거리에 따라서 배열되고,
    상기 반도체칩은 마주하는 제1 측면 및 제2 측면을 포함하되, 상기 제1 이격거리는 상기 제1 측면보다 상기 제2 측면에 인접하게 배치되는 이웃하는 한 쌍의 도전 패드들 사이의 이격거리인 반도체 패키지.
  2. 제 1항에 있어서,
    상기 반도체칩은 프로그램 가능한 칩을 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 재배선층은 상기 제1 면 상에 제공된 제2 재배선 패드들을 더 포함하되,
    상기 제2 재배선 패드들은 상기 제1 재배선 패드들과 다른 피치를 갖는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 재배선 패드들 중 적어도 일부는 상기 반도체칩과 평면적 관점에서 이격된 반도체 패키지.
  5. 제 1항에 있어서,
    상기 재배선층의 상기 제1 면 상에 제공된 제1 반도체 장치를 더 포함하되,
    상기 제1 반도체 장치는 상기 제1 재배선 패드들과 접속하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 재배선 패드들 중 일부는 상기 재배선층 및 상기 도전 구조체들을 통해 상기 외부 접속 단자들과 접속하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 재배선층 상에 제공되고, 그 내부를 관통하는 홀을 갖는 베이스층들을 더 포함하되,
    상기 반도체칩은 상기 홀 내에 제공되는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 도전 구조체들 중에서 적어도 하나는:
    상기 베이스층들 중 최상부층 상의 제1 패드;
    상기 베이스층들 사이의 도전 패턴;
    상기 베이스층들을 관통하며, 상기 도전 패턴과 접속하는 비아들; 및
    상기 베이스층들 중 최하부층 상의 제2 패드를 포함하되,
    상기 제2 패드는 상기 제1 패드와 다른 배열을 갖는 반도체 패키지.
  9. 서로 대향하는 제1 면 및 제2 면을 갖는 재배선층, 상기 재배선 층은 상기 제1 면 상에 배치되는 제1 재배선 패드들을 포함하고;
    상기 재배선층의 상기 제2 면 상에 배치된 반도체칩;
    상기 재배선층의 상기 제2 면 상에 배치되고, 상기 반도체칩과 이격된 도전 구조체들, 상기 도전 구조체들은 일 단에 도전 패드들을 각각 포함하고; 및
    상기 반도체칩의 제1 면 상에 실장된 제1 반도체 장치를 포함하되,
    상기 반도체칩의 칩 패드들은 상기 재배선층을 향하고,
    상기 도전 패드들은 제1 이격거리에 따라서 배열되고, 상기 제1 재배선 패드들은 상기 제1 이격거리보다 작은 제2 이격거리에 따라서 배열되고,
    상기 반도체칩은 마주하는 제1 측면 및 제2 측면을 포함하되, 상기 제1 이격거리는 제1 측면보다 상기 제2 측면에 인접하게 배치되는 이웃하는 한 쌍의 도전 패드들 사이의 이격거리인 반도체 패키지.
  10. 제 9항에 있어서,
    상기 재배선층의 상기 제1 면 상에 배치된 제2 반도체 장치를 더 포함하되,
    상기 제2 반도체 장치는 상기 제1 반도체 장치와 다른 높이를 갖는 반도체 패키지.
  11. 제 9항에 있어서,
    상기 제1 반도체 장치의 적어도 일부는 평면적 관점에서 상기 반도체칩과 중첩되지 않는 반도체 패키지.
  12. 제 9항에 있어서,
    상기 제1 반도체 장치는:
    패키지 기판,
    상기 패키지 기판 상에 실장된 제1 반도체칩, 및
    상기 패키지 기판 상에서 상기 제1 반도체칩을 덮는 몰딩부를 더 포함하는 반도체 패키지.
  13. 반도체칩, 일 단에 도전 패드들을 각각 포함하는 도전 구조체들, 및 몰딩 패턴을 포함하는 예비 패키지를 제공하되, 상기 반도체칩의 칩 패드들은 상기 예비 패키지의 일면 상에 노출되고, 상기 도전 구조체들은 상기 반도체칩과 이격되고;
    상기 예비 패키지의 상기 일면 상에 재배선층을 형성하는 것; 및
    상기 예비 패키지의 타면 상에 및 상기 도전 패드들 상에 상기 도전 구조체들과 접속하는 외부 접속 단자들을 형성하는 것을 포함하되,
    상기 재배선층은 상기 칩 패드들과 접속하는 재배선 패턴 및 상기 재배선 패턴과 접속하는 제1 재배선 패드들을 포함하고,
    상기 도전 패드들은 제1 이격거리에 따라서 배열되고, 상기 제1 재배선 패드들은 상기 제1 이격거리보다 작은 제2 이격거리에 따라서 배열되고,
    상기 반도체칩은 마주하는 제1 측면 및 제2 측면을 포함하되, 상기 제1 이격거리는 상기 제1 측면보다 상기 제2 측면에 인접하게 배치되는 이웃하는 한 쌍의 도전 패드들 사이의 이격거리인 반도체 패키지 제조 방법.
  14. 제 13항에 있어서,
    상기 재배선층은 제2 재배선 패드들을 더 포함하되,
    상기 제2 재배선 패드들은 상기 제1 재배선 패드들과 다른 피치를 갖는 반도체 패키지 제조 방법.
  15. 제 13항에 있어서,
    상기 반도체칩은 필드 프로그래머블 게이트 어레이(FPGA)를 포함하는 반도체 패키지 제조 방법.
  16. 제 13항에 있어서,
    상기 재배선층 상에 제1 반도체 장치를 실장하는 것을 더 포함하되,
    상기 제1 반도체 장치는 상기 제1 재배선 패드들과 접속하는 반도체 패키지 제조 방법.
  17. 제 16항에 있어서,
    상기 제1 반도체 장치는 패키지 기판, 상기 패키지 기판 상의 제1 반도체칩, 및 상기 제1 반도체칩을 덮는 몰딩부를 포함하는 반도체 패키지 제조 방법.
  18. 제 13항에 있어서,
    상기 예비 패키지를 형성하는 것은:
    캐리어 기판을 준비하는 것;
    상기 캐리어 기판 상에 상기 반도체칩을 배치하는 것;
    상기 도전 구조체를 포함하는 배선 기판을 상기 캐리어 기판 상에 배치하는 것; 및
    상기 캐리어 기판을 제거하여, 상기 반도체칩의 칩 패드들 및 상기 배선 기판의 일면을 노출시키는 것을 포함하는 반도체 패키지 제조 방법.
  19. 제 13항에 있어서,
    상기 예비 패키지의 타면 상에 하부 재배선층을 더 형성하여, 상기 몰딩 패턴을 덮는 것을 포함하되, 상기 하부 재배선층은 상기 도전 구조체들과 접속하고,
    상기 외부 접속 단자는 상기 하부 재배선층 상에 형성되어, 상기 하부 재배선층 및 상기 도전 구조체들과 접속하는 반도체 패키지 제조 방법.
  20. 제1 재배선 패드들을 갖는 재배선층을 형성하는 것, 상기 제1 재배선 패드들은 상기 재배선층의 제1 면 상에 제공되고;
    상기 재배선층의 제2 면 상에 반도체칩을 실장하여, 상기 반도체칩을 상기 재배선층과 전기적으로 연결시키는 것;
    상기 재배선층의 상기 제2 면 상에 도전 구조체들을 형성하여, 상기 도전 구조체들을 상기 재배선층과 전기적으로 연결시키는 것, 상기 도전 구조체들은 일 단에 도전 패드들을 각각 포함하고; 및
    상기 도전 패드들 상에 외부 접속 단자들을 형성하는 것을 포함하되,
    상기 도전 패드들은 제1 이격거리에 따라서 배열되고, 상기 제1 재배선 패드들은 상기 제1 이격거리보다 작은 제2 이격거리에 따라서 배열되고,
    상기 반도체칩은 마주하는 제1 측면 및 제2 측면을 포함하되, 상기 제1 이격거리는 상기 제1 측면보다 상기 제2 측면에 인접하게 배치되는 이웃하는 한 쌍의 도전 패드들 사이의 이격거리인 반도체 패키지 제조 방법.

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