KR102005349B1 - 팬-아웃 반도체 패키지 모듈 - Google Patents

팬-아웃 반도체 패키지 모듈 Download PDF

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Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 제1연결부재 및 상기 반도체칩 상에 상기 반도체칩의 활성면과 마주보도록 배치된 제2연결부재, 상기 봉합재 상에 상기 반도체칩의 비활성면과 마주보도록 배치된 제3연결부재, 상기 제2연결부재 상에 배치된 제1접속단자, 및 상기 제3연결부재 상에 배치된 제2접속단자를 포함하며, 상기 제1 내지 제3연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는, 팬-아웃 반도체 패키지; 및 상기 팬-아웃 반도체 패키지 상에 적층되며, 상기 제1접속단자를 통하여 상기 제2연결부재와 연결된 배선기판 및 상기 배선기판 상에 실장된 다수의 실장부품을 포함하는, 부품 패키지; 를 포함하는, 팬-아웃 반도체 패키지 모듈에 관한 것이다.

Description

팬-아웃 반도체 패키지 모듈{FAN-OUT SEMICONDUCTOR PACKAGE MODULE}
본 개시는 반도체 패키지 모듈, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지 모듈에 관한 것이다.
현재 모바일용 디바이스에 적용되는 부품들은 기본적으로 Memory류, Baseband IC, RF IC, PM IC 및 RF 매칭 부품류, 전원단 Bypass류 등의 부품이 필수적으로 실장이 되고 있다. 하지만, 이러한 부품들을 하나의 모듈 내에 구현할 경우, 모듈의 두께 및 사이즈가 상당하다는 점에서 문제가 있다.
이를 극복하기 위해, 일부 모듈의 경우, 배선기판 상부 및 하부에 부품들을 실장하고, 서브 배선기판을 도입하여 전자기기의 메인보드에 실장하기 위한 패드를 형성하고 있다. 하지만, 이 방법 또한 배선기판의 하부에 실장 되는 IC류의 형태에 제약이 있고, 신뢰성 적인 면에서의 이슈 여지가 있다.
본 개시의 여러 목적 중 하나는 특별한 제약이나 신뢰성 이슈가 없는 최소형의 팬-아웃 반도체 패키지 모듈을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩이 페이스-업 형태로 배치된 팬-아웃 반도체 패키지 상에 부품들이 실장된 배선기판을 적층하여 최소형의 팬-아웃 반도체 패키지 모듈을 구현하는 것이다.
예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지 모듈은, 관통홀을 갖는 제1연결부재, 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 제1연결부재 및 반도체칩의 활성면 상에 배치된 제2연결부재, 제2연결부재 상에 배치된 제1접속단자, 및 봉합재 상에 배치된 제2접속단자, 를 포함하며, 제1연결부재 및 제2연결부재는 각각 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는, 팬-아웃 반도체 패키지; 및 제2연결부재 상에 배치되며 제1접속단자를 통하여 제2연결부재와 연결된 배선기판, 및 배선기판 상에 배치되며 배선기판과 전기적으로 연결된 적어도 하나의 부품, 을 포함하는 부품 패키지; 를 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 특별한 제약이나 신뢰성 이슈가 없는 최소형의 팬-아웃 반도체 패키지 모듈을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지 모듈의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 개략적인 I-I'면 절단 평면도다.
도 11은 도 9의 개략적인 Ⅱ-Ⅱ'면 절단 평면도다.
도 12는 도 9의 개략적인 a 방향 평면도다.
도 13은 도 9의 개략적인 b 방향 평면도다.
도 14는 도 9의 개략적인 c 방향 평면도다.
도 15는 도 9의 개략적인 A 영역 확대 단면도다.
도 16은 도 9의 개략적인 A 영역 변형 확대 단면도다.
도 17은 도 9의 개략적인 A 영역 변형 확대 단면도다.
도 18은 도 9의 개략적인 A 영역 변형 확대 단면도다.
도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 20은 도 19의 개략적인 B 영역 확대 단면도다.
도 21은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 22는 도 21의 개략적인 C 영역 확대 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
반도체 패키지 모듈
도 9는 팬-아웃 반도체 패키지 모듈의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 개략적인 I-I'면 절단 평면도다.
도 11은 도 9의 개략적인 Ⅱ-Ⅱ'면 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)은 팬-아웃 반도체 패키지(100A) 및 팬-아웃 반도체 패키지(100A) 상에 배치된 부품 패키지(200A)를 포함한다. 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면과 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 비활성면의 적어도 일부를 봉합하는 봉합재(130), 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140), 봉합재(130) 상에 배치된 제3연결부재(150), 제2연결부재(140) 상에 배치되어 이와 연결된 제1접속단자(160), 제3연결부재(150) 상에 배치되어 이와 연결된 제2접속단자(170)를 포함한다. 부품 패키지(200A)는 제2연결부재(140) 상에 배치되며 제1접속단자(160)를 통하여 제2연결부재(140)와 연결된 배선기판(210), 배선기판(210) 상에 배치된 다수의 부품(220), 및 다수의 부품(220)을 보호하는 보호층(230)을 포함한다.
한편, 현재 모바일용 디바이스에 적용되는 Memory류, Baseband IC, RF IC, PM IC 및 RF 매칭 부품류, 전원단 Bypass류 등의 부품들을 하나의 모듈 내에 구현할 경우, 모듈의 두께 및 사이즈가 상당하다는 점에서 문제가 있으며, 이를 극복하기 위해, 일부 모듈의 경우 배선기판 상측 및 하측에 부품들을 실장하고, 서브 배선기판을 도입하여 전자기기의 메인보드에 실장하기 위한 패드를 형성하고 있다. 하지만, 이 방법 또한 배선기판의 하측에 실장 되는 IC류의 형태에 제약이 있고, 신뢰성 적인 면에서의 이슈 여지가 있어, 특별한 제약이나 신뢰성 이슈가 없는 최소형의 새로운 모듈이 요구되고 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)의 경우 팬-아웃 반도체 패키지(100A)를 도입하여 IC 류의 주요 반도체칩(120)을 실장하고, 팬-아웃 반도체 패키지(100A) 상에 다양한 부품들을 실장할 수 있는 부품 패키지(200A)를 적층한 구조인바, 이를 통하여 특별한 제약이나 신뢰성 이슈가 없이 최소형의 모듈을 제공할 수 있다. 이때, 반도체칩(120)을 페이스 업 형태로 배치하고, 이를 제2연결부재(140) 및 이와 연결된 제1접속단자(160)를 통하여 부품 패키지(200A)의 배선기판(210) 및 부품(220)들과 전기적 연결시켰는바, 신호 등의 전달 경로가 매우 짧다. 또한, 팬-아웃 반도체 패키지(100A)에 있어서, 반도체칩(120) 주위에 재배선층(112a, 112b) 등이 형성된 제1연결부재(110)를 도입하고, 봉합재(130) 하측에 이와 전기적으로 연결된 제2접속단자(170)를 도입하였는바, 전자기기의 메인보드(500)에 모듈이 안정적으로 실장 될 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지 모듈에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)를 통하여 팬-아웃 반도체 패키지(100A)의 강성을 유지할 수 있으며, 봉합재(130)의 두께 균일성을 확보 할 수 있다. 또한, 재배선층(112a, 112b)을 형성할 수 있도록 라우팅 영역을 제공함으로써 제2연결부재(140)의 층수를 감소시킬 수 있으며 제2연결부재(140) 형성 과정에서 발생하는 불량 문제를 해결할 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 즉, 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸인다. 다만, 이에 한정되는 것은 아니며, 다른 형태로 다양하게 변형될 수 있음은 물론이다. 제1연결부재(110)는 절연층(111)과, 절연층(111)의 양측에 배치된 재배선층(112a, 112b)과, 절연층(111)을 관통하며 절연층(111)의 양측에 배치된 재배선층(112a, 112b)을 전기적으로 연결시키는 비아(113)를 포함한다.
절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 글라스 클로스 및/또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연물질로 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
재배선층(112a, 112b)은 재배선 패턴의 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 역할을 수행할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등의 역할을 수행할 수 있다.
비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 경로를 형성시킨다. 비아(113) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도면에서와 달리 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 원통형상, 모래시계 형상, 테이퍼 형상 등 공지된 모든 수직 단면 형상이 적용될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 집적회로(IC)는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)은 바디(121), 바디(121)의 일면 상에 형성된 접속패드(122), 및 바디(121)의 일면 상에 형성되어 접속패드(122)의 일부를 덮는 패시베이션막(123)을 포함할 수 있다. 바디(121)는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있다. 접속패드(122)는 제1연결부재(110), 제2연결부재(140), 제3연결부재(150), 배선기판(210) 등에 의하여 재배선 된다. 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면, 그 반대측이 비활성면이 된다. 일례에서는, 반도체칩(120)이 페이스-업(face-up) 형태로 배치된다. 즉, 접속패드(122)가 배치된 활성면이 제1연결부재(110)가 배치된 상측을 향하도록 배치된다. 패시베이션막(123)은 바디(121)를 외부로부터 보호하는 기능을 수행하며, 예를 들면, SiO 등의 산화막 또는 SiN 등의 질화막 등으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 기타, 바디(121)와 접속패드(122) 사이나, 바디(121)와 패시베이션막(123) 사이에 SiO 등의 절연막(미도시) 등이 더 배치될 수 있다.
봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(120)을 보호하기 위한 구성이다. 봉합 형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 하측을 덮으며, 관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이를 채울 수 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 물질에 따라 접착제 역할이 가능하며, 버클링을 감소시킬 수 있다.
봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 보다 구체적으로는, 봉합재(130)의 물질로 무기 필러 및 절연 수지를 포함하되 글라스 클로스를 포함하지 않는, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 봉합재(130)의 물질로 무기 필러 및 절연 수지를 포함하되 글라스 클로스를 포함하지 않는 재료를 사용하는 경우, 보이드 문제나 디라미네이션 문제를 해결할 수 있다. 한편, 무기 필러는 공지의 무기 필러일 수 있으며, 절연 수지는 공지의 에폭시 수지 등일 수 있다.
제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 실질적으로 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(122)가 1차적으로 재배선 될 수 있다. 제2연결부재(140)는 제1연결부재(110) 및 반도체칩(120)의 상측에 배치된다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 재배선 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 경로를 형성시킨다. 비아(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
도면에서는 제2연결부재(140)가 한층의 재배선층(142) 및 비아(143)를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 제2연결부재(140)의 설계에 따라서 더 많은 층수의 절연층을 가질 수 있음은 물론이며, 이에 따라서 더 많은 층수의 재배선층 및 비아가 형성될 수도 있음은 물론이다. 즉, 제2연결부재(140)는 복수의 층으로 구성될 수도 있다.
제3연결부재(150)는 반도체칩(120)의 접속패드(122)를 재배선하기 위하여, 그리고 팬-아웃 반도체 패키지 모듈(300A)을 전자기기의 메인보드(500) 등에 실장하기 위한 실장패드 등을 제공하기 위한 구성이다. 제3연결부재(150)는 절연층(151) 및 재배선층(152)을 포함한다. 제3연결부재(150)는 봉합재(130)를 관통하는 비아(133)를 통해 제1연결부재(110)의 재배선층(112b)과 연결될 수 있다.
절연층(151)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 필러 및 수지를 포함하되 글라스 클로스를 포함하지 않는 절연물질, 예를 들면, ABF 등을 사용할 수도 있다. 절연층(151)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(151)이 다층인 경우, 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(152)의 형물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(152)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다. 절연층(151)이 다층인 경우 재배선층(152) 역시 다층으로 형성될 수 있으며, 서로 다른 층에 형성된 재배선층(152)은 절연층(151)을 관통하는 비아 등을 통하여 전기적으로 연결될 수 있다.
제1접속단자(160)는 팬-아웃 반도체 패키지(100A)와 부품 패키지(200A)를 연결시키기 위한 구성이다. 제1접속단자(160)는 제2연결부재(140)에 형성된 개구부를 통하여 노출된 재배선층(142) 중 일부와 연결된다. 제1접속단자(160)로는, 예를 들면, 솔더볼(solder ball), 구리코어볼(Cu cored ball), 구리포스트(Cu post) 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 제1접속단자(160)는 제2접속단자(170) 보다 사이즈가 작을 수 있다.
제2접속단자(170)는 팬-아웃 반도체 패키지 모듈(300A)을 전자기기의 메인보드(500) 등에 연결시키기 위한 구성이다. 제2접속단자(170)는 제3연결부재(150)에 형성된 개구부를 통하여 노출된 재배선층(152) 중 일부와 연결된다. 제2접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제2접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제2접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도면에 도시하지 않았으나, 필요에 따라서는 제1연결부재(110)의 관통홀(110H)의 내벽에 금속층이 더 배치될 수 있다. 즉, 반도체칩(120)의 측면 주위가 금속층으로 둘러싸일 수도 있다. 금속층을 통하여 반도체칩(120)으로부터 발생하는 열을 패키지(100A) 상부 및/또는 하부로 효과적으로 방출시킬 수 있으며, 효과적으로 전자파 차폐가 가능하다. 또한, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩이 배치될 수도 있으며, 제1연결부재(110)의 관통홀(110H)이 복수 개이고, 각각의 관통홀 내에 반도체칩이 배치될 수도 있다. 또한, 반도체칩 외에 별도의 수동부품, 예를 들면, 컨덴서, 인덕터 등이 반도체칩과 함께 관통홀(110H) 내에 함께 배치될 수도 있다.
배선기판(210)은 인터포저 기판과 같은 공지의 인쇄회로기판(PCB)일 수 있다. 배선기판(210)은 절연층(211)과 절연층(211)에 형성된 재배선층(212)을 포함한다. 도면에는 구체적으로 도시하지 않았으나, 절연기판(211) 내부에도 다양한 종류의 재배선층(212)이 형성되어 있을 수 있음은 물론이다.
절연기판(211)은 절연물질을 포함하며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 글라스 클로스 및/또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연물질로 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
재배선층(212)은 재배선 패턴의 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(212)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다.
부품(220)은 다양한 종류의 전자부품일 수 있다. 예를 들면, 다양한 종류의 능동부품, 수동부품 등일 수 있다. 경우에 따라서는, 메모리칩 등의 칩 부품이 부품(220)으로 배치될 수도 있다. 즉, 부품(220)의 구체적인 종류는 특별히 한정되지 않는다. 부품(220)의 개수 역시 특별히 한정되지 않으며, 다수의 부품(220)이 다양한 형태로 배치될 수 있다.
보호층(230)은 배선기판(210) 상에 배치된 부품(220)들을 보호하기 위한 구성으로, 부품(220)들을 수용하는 공지의 금속커버일 수도 있고, 또는 도면과 달리 부품(220)들을 덮는 공지의 몰딩재일 수도 있다. 금속커버나 몰딩재의 재료는 특별히 제한되지 않으며, 당 기술분야에 알려진 공지의 것들이 적용될 수 있다.
도 12는 도 9의 반도체 패키지 모듈의 개략적인 a 방향 평면도다.
도 13은 도 9의 반도체 패키지 모듈의 개략적인 b 방향 평면도다.
도 14는 도 9의 반도체 패키지 모듈의 개략적인 c 방향 평면도다.
도면을 참조하면, 배선기판(210)의 재배선층(212) 중 절연기판(211) 외부로 노출된 접속단자패드(212P)와 제2연결부재(140)의 절연층(141) 외부로 노출된 접속단자패드(142P)는 제1접속단자(160)를 통하여 연결된다. 따라서, 배선기판(210)의 접속단자패드(212P)와 제2연결부재(140)의 접속단자패드(142P)는 접속단자의 개수나 위치, 그리고 형태 등이 서로 대응되도록 형성된다. 또한, 제3연결부재(150)의 재배선층(152) 중 절연층(151) 외부로 노출된 접속단자패드(152P)는 제2접속단자(170)와 연결된다. 따라서, 제3연결부재(150)의 접속단자패드(152P)는 개수나 위치, 그리고 형태 등이 제2접속단자(170)에 대응되도록 형성된다.
한편, 반도체칩(120)이 배치된 영역에 대응되는 영역을 팬-인 영역이라 하고, 팬-인 영역을 둘러싸는 영역을 팬-아웃 영역이라 할 때, 배선기판(210)의 접속단자패드(212P)와 제2연결부재(140)의 접속단자패드(142P)는 팬-인 영역 및 팬-아웃 영역 모두에 배치될 수 있으며, 이를 통하여 다수의 I/O 단자들이 연결될 수 있으나, 이에 한정되는 것은 아니다. 또한, 제3연결부재(150)의 접속단자패드(152P)는 팬-아웃 영역 또는 팬-인 영역과 팬-아웃 영역의 경계에만 배치될 수 있으며, 따라서 제2연결부재(140)의 제1접속단자(160)와 연결된 접속단자패드(142P)의 개수는 제3연결부재(150)의 제2접속단자(170)와 연결된 접속단자패드(152P)의 개수보다 더 많을 수 있으나, 이에 한정되는 것은 아니다. 한편, 제2 절연층(151)의 접속단자패드(152P)가 형성되지 않은 팬-인 영역에는 별도의 표면실장부품(SMT, 미도시) 들이 다양한 개수 및 형태로 배치될 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1접속단자(160)는 볼 형태가 아닌 범프 형태일 수 있는바, 배선기판(210)의 접속단자패드(212P)와 제2연결부재(140)의 접속단자패드(142P)가 볼패드가 아닌 볼패드 보다 사이즈가 작은 범프패드 형태로 형성될 수도 있다. 이 경우, 패드 외의 영역에 파워 플레인(power plane)의 설계가 용이해질 수 있으며, 따라서 PI(Power Integrity) 특성을 보다 확보할 수 있다.
도 15는 도 9의 개략적인 A 영역 확대 단면도다.
도면을 참조하면, 반도체칩(120)의 접속패드(122) 및 제2접속단자(170) 중 적어도 한 쌍은, 배선기판(210) 및 제1연결부재(110)를 경유하는 경로(P-1)를 통하여 연결될 수 있다. 예를 들면, 반도체칩(120)의 접속패드(122) 중 적어도 하나는, 제2연결부재(140), 제1접속단자(160), 배선기판(210), 제1접속단자(160), 제2연결부재(140), 및 제1연결부재(110)를 이 순서로 또는 반대의 순서로 경유하는 경로(P-1)를 통하여 제2접속단자(170) 중 적어도 하나와 전기적으로 연결될 수 있다. 경로(P-1)와 연결된 제2접속단자(170)는 팬-인 영역(R1)에 배치될 수도 있고, 팬-아웃 영역(R2)에 배치될 수도 있으며, 팬-인 영역(R1)과 팬-아웃 영역(R2) 사이에 배치될 수도 있다. 이러한 경로가 다수인 경우에는, 팬-인 영역(R1) 및 팬-아웃 영역(R2) 모두에도 배치될 수 있음은 물론이다.
이와 같이, 접속패드(122) 및 제2접속단자(170)가 배선기판(210) 및 제1연결부재(110)를 경유하는 경로(P-1)를 통하여 연결되는 경우, 배선기판(210) 및 제1연결부재(110)가 모두 접속패드(122)를 재배선시키는 역할을 수행할 수 있으며, 따라서 제2연결부재(140)를 간소화할 수 있다. 따라서, 제2연결부재(140)를 형성하는 과정에서 발생하는 여러 문제, 예컨대 반도체칩(120)의 수율 문제를 해결할 수 있다. 예를 들면, 경로(P-1)와 연결된 접속패드(122)는 파워접속패드 또는 접지접속패드일 수 있으며, 이때 배선기판(210)의 경로(P-1)를 제공하는 재배선층(212a, 212b) 등이 파워패턴 또는 접지패턴을 포함하는 경우, 이들은 파워접속패드 또는 접지접속패드을 재배선 시키는데 활용될 수 있다. 따라서, 제2연결부재(140)에서 이러한 파워패턴 또는 접지패턴을 최소화할 수 있으며, 그 결과 제2연결부재(140)를 간소화할 수 있음은 물론, 남는 영역을 다른 용도로 활용할 수도 있다.
또한, 이러한 구불구불한 경로(P-1)를 통하여 접속패드(122)와 제2접속단자(170)가 연결되는바, 제2접속단자(170)를 통하여 전달되는 응력이 경로(P-1)를 거치는 동안 상쇄되어, 접속패드(122)와 연결된 비아(143) 등의 접속 신뢰성 등이 개선될 수 있다. 더불어, 반도체칩(120)이 페이스-업 형태로 배치되어 있기 때문에, 팬-아웃 반도체 패키지 모듈(300A)을 전자기기의 메인보드에 실장 될 때 제2접속단자(170)의 신뢰성을 높이기 위한 언더필 공정을 수행하여도 언더필 재료에 포함된 Cl- 이온이 반도체칩(120)의 접속패드(122)를 부식시키는 것이 어려울 수 있다.
한편, 제2연결부재(140)는 복수층의 절연층(141a, 141b)으로 구성될 수 있다. 복수층의 절연층(141a, 141b)은 동일 또는 상이한 절연물질을 포함할 수 있다. 상측 절연층(141b)에는 재배선층(142) 중 접속단자패드 역할을 수행하는 패턴의 적어도 일부를 노출시키는 개구부가 형성될 수 있으며, 개구부에는 언더범프금속층(145)이 형성될 수 있다. 배선기판(210) 역시 복수층의 절연층(211a, 211b, 211c), 복수층의 재배선층(212a, 212b, 212c), 복수층의 비아(213a, 213b)으로 구성될 수 있으며, 복수층의 절연층(211a, 211b, 211c)는 동일 또는 상이한 절연물질을 포함할 수 있다. 하측 절연층(211a)은 재배선층(212a) 중 접속단자패드 역할을 수행하는 패턴의 적어도 일부를 노출시키는 개구부가 형성될 수 있으며, 개구부에는 언더범프금속층(215)이 형성될 수 있다. 제3연결부재(150)에도 재배선층(152) 중 접속단자패드 역할을 수행하는 패턴의 적어도 일부를 노출시키는 개구부가 형성될 수 있으며, 개구부에는 언더범프금속층(155)이 형성될 수 있다.
도 16은 도 9의 개략적인 A 영역 변형 확대 단면도다.
도면을 참조하면, 제3연결부재(150)는 생략될 수도 있다. 즉, 제2접속단자(170)가 제1연결부재(110)의 재배선층(112b) 직하에 배치되어 봉합재(130) 하면에 형성된 개구부(131)에 형성된 언더범프금속층(135) 등을 이용하여 연결될 수 있다. 이를 통하여 접속패드(122) 중 적어도 하나가 경로(P-2)를 거쳐 팬-아웃 영역으로 재배선될 수 있다. 필요에 따라서는, 제2연결부재(140)와 배선기판(210) 사이에 제1접속단자(160)를 둘러싸도록 언더필 수지를 형성할 수도 있다. 이를 통하여, 제1접속단자(160)의 신뢰성을 향상시킬 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 17은 도 9의 개략적인 A 영역 변형 확대 단면도다.
도면을 참조하면, 제1연결부재(110)는 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141a)의 절연거리가 상대적으로 일정할 수 있다. 제1재배선층(112a)은 제1절연층 내부로 리세스될 수 있으며, 따라서 절연층(111)의 하면과 제1재배선층(112a)의 하면은 단차를 가질 수 있고, 이를 통하여 봉합재(130) 가 제1재배선층(112a)으로 블리딩되는 것을 방지할 수 있다. 제1 내지 제3 재배선층(112a, 112b, 112c)은 제1 및 제2 절연층(111a, 111b)을 관통하는 제1비아(113a) 및 제2비아(113b)를 통하여 전기적으로 연결될 수 있다. 접속패드(122) 중 적어도 하나는 이러한 제1연결부재(110)를 거치는 경로(P-3)를 거쳐 팬-인 영역 및/또는 팬-아웃 영역으로 재배선될 수 있다.
한편, 제1연결부재(110)의 제1재배선층(112a)의 상면은 반도체칩(120)의 접속패드(122)의 상면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제1재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
또한, 제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화 위하여 상대적으로 작은 사이즈로 형성할 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 18은 도 9의 개략적인 A 영역 변형 확대 단면도다.
도면을 참조하면, 제1연결부재(110)는 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함할 수 있다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3 비아(113,a 113b, 113c)를 통하여 전기적으로 연결될 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있어, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 접속패드(122) 중 적어도 하나는 이러한 제1연결부재(110)를 거치는 경로(P-4)를 거쳐 팬-인 영역 및/또는 팬-아웃 영역으로 재배선될 수 있다.
한편, 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 및 제3 절연층(111b, 111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2 및 제3절연층((111b, 111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 글라스 클로스, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 및 제3 절연층(111b, 111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1연결부재(110)의 제3재배선층(112c)의 상면은 반도체칩(120)의 접속패드(122)의 상면보다 상측에 위치할 수 있다. 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
또한, 제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 20은 도 19의 개략적인 B 영역 확대 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B)은 팬-아웃 반도체 패키지(100B) 및 팬-아웃 반도체 패키지(100B) 상에 배치된 부품 패키지(200B)를 포함한다. 팬-아웃 반도체 패키지(100B)는 관통홀(110H)을 갖는 제1연결부재(110B), 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면과 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120B), 제1연결부재(110B) 및 반도체칩(120B)의 비활성면의 적어도 일부를 봉합하는 봉합재(130B), 제1연결부재(110B) 및 반도체칩(120B)의 활성면 상에 배치된 제2연결부재(140B), 봉합재(130B) 상에 배치된 제3연결부재(150B), 제2연결부재(140B) 상에 배치되어 이와 연결된 제1접속단자(160B), 제3연결부재(150B) 상에 배치되어 이와 연결된 제2접속단자(170B)를 포함한다. 부품 패키지(200B)는 제2연결부재(140B) 상에 배치되며 제1접속단자(160B)를 통하여 제2연결부재(140B)와 연결된 배선기판(210B), 배선기판(210B) 상에 배치되거나 배선기판 내에 매립된 다수의 부품(220B), 및 배선기판(210B) 상에 배치된 메모리칩(221) 등을 보호하는 보호층(230B)을 포함한다.
다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B)의 경우 역시 팬-아웃 반도체 패키지(100B)를 도입하여 IC 류의 주요 반도체칩(120B)을 실장하고, 팬-아웃 반도체 패키지(100B) 상에 메모리칩(221) 등을 실장할 수 있는 부품 패키지(200B)를 적층한 구조인바, 이를 통하여 특별한 제약이나 신뢰성 이슈가 없이 최소형의 모듈을 제공할 수 있다. 이때, 반도체칩(120B)을 페이스 업 형태로 배치하고, 이를 제2연결부재(140B) 및 이와 연결된 제1접속단자(160B)를 통하여 부품 패키지(200B)의 배선기판(210B) 및 실장부품(220B)들과 전기적 연결시켰는바, 신호 등의 전달 경로가 매우 짧다. 또한, 팬-아웃 반도체 패키지(100B)에 있어서, 반도체칩(120B) 주위에 재배선층(112a, 112b, 112c) 등이 형성된 제1연결부재(110B)를 도입하고, 봉합재(130B) 하측에 이와 전기적으로 연결된 제2접속단자(170B)를 도입하였는바, 전자기기의 메인보드(500)에 모듈이 안정적으로 실장 될 수 있다.
이하, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈에 포함되는 각각의 구성에 대하여 보다 자세히 설명하되, 상술한 내용과 중복되는 내용은 생략한다.
도면을 참조하면, 반도체칩(120B)의 접속패드(122) 및 제2접속단자(170B) 중 적어도 한 쌍은, 배선기판(210B) 및 제1연결부재(110B)를 경유하는 경로(P-5)를 통하여 연결될 수 있다. 예를 들면, 반도체칩(120B)의 접속패드(122) 중 적어도 하나는, 제2연결부재(140B), 제1접속단자(160B), 배선기판(210B), 제1접속단자(160B), 제2연결부재(140B), 및 제1연결부재(110B)를 이 순서로 또는 반대의 순서로 경유하는 경로(P-5)를 통하여 접속단자(170B) 중 적어도 하나와 전기적으로 연결될 수 있다. 이때, 경로(P-5)는 배선기판(210B) 내에 매립된 수동부품(222), 예를 들면, 내장형 커패시터, 내장형 파워 인덕터 등과 연결될 수 있다. 이와 같이, 반도체칩(120B)을 매립된 수동부품(222)과 짧은 경로(P-5)로 연결할 수 있는바, PI(Power Integrity) 특성 확보에 유리하다. 한편, 반드시 상술한 경로(P-5)로만 반도체칩(120B)이 수동부품(222)과 전기적으로 연결되는 것은 아니며, 다른 경로로도 전기적으로 연결될 수 있음은 물론이다. 또한, 이와 같이, 수동부품(222)을 배선기판(210B)에 매립하여 반도체칩(120B)과 연결시키는 경우, 별도의 LSC(Land Side Capacitor)를 팬-아웃 반도체 패키지(100B) 하측에 배치하지 않아도 되는바, 제2접속단자(170B)의 높이를 낮출 수 있다. 더불어, 페이스-업 형태로 배치된 반도체칩(120B)의 메모리 신호가 배선기판(210B)을 통하여 짧은 거리로 메모리칩(221)과 연결될 수 있는바, 메모리의 특성에도 유리하다.
제2연결부재(140B)는 복수층의 절연층(141a, 141b)으로 구성될 수 있다. 복수층의 절연층(141a, 141b)은 동일 또는 상이한 절연물질을 포함할 수 있다. 상측 절연층(141b)에는 재배선층(142) 중 접속단자패드 역할을 수행하는 패턴의 적어도 일부를 노출시키는 개구부가 형성될 수 있으며, 개구부에는 언더범프금속층(145)이 형성될 수 있다. 배선기판(210B)은 수동부품(222)이 내장되어 배치되는 캐비티를 갖는 제1절연층(211A), 제1절연층(211B)을 덮는 제2절연층(211C), 및 제2절연층(211B) 양측을 덮는 제3절연층(211C)을 포함할 수 있다. 또한, 배선기판(210B)은 제1절연층(211A) 및 제2절연층(211B)에 형성된 재배선층(212) 및 비아(213)를 포함할 수 있다. 제1절연층(211A)은 프리프레그 등의 공지의 코어층일 수 있고, 제2절연층(212B)은 ABF 등의 공지의 절연필름일 수 있으며, 제3절연층(212C)은 솔더 레지스트 등의 공지의 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 배선기판(210B)은 기타 제1접속단자(160B)와 연결되는 언더범프금속층(215)을 포함할 수 있다. 제2접속단자(170B)는 제3연결부재(150B)를 통하여 팬-인 영역 및 팬-아웃 영역 모두에 배치될 수 있으나, 이에 한정되는 것은 아니다.
도면에는 도시하지 않았으나, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B)의 경우도 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)의 변형 예에서와 같이 다양하게 변형될 수 있음은 물론이다.
도 21은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 22는 도 21의 개략적인 C 영역 확대 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300C)은 팬-아웃 반도체 패키지(100C) 및 팬-아웃 반도체 패키지(100C) 상에 배치된 부품 패키지(200C)를 포함한다. 팬-아웃 반도체 패키지(100C)는 관통홀(110H)을 갖는 제1연결부재(110B), 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면과 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120C), 제1연결부재(110C) 및 반도체칩(120C)의 비활성면의 적어도 일부를 봉합하는 봉합재(130C), 제1연결부재(110C) 및 반도체칩(120B)의 활성면 상에 배치된 제2연결부재(140C), 봉합재(130C) 상에 배치된 제3연결부재(150C), 제2연결부재(140C) 상에 배치되어 이와 연결된 제1접속단자(160C), 제3연결부재(150C) 상에 배치되어 이와 연결된 제2접속단자(170C)를 포함한다. 부품 패키지(200C)는 제2연결부재(140C) 상에 배치되며 제1접속단자(160C)를 통하여 제2연결부재(140C)와 연결된 제1배선기판(210Ca), 제1배선기판(210Ca) 상에 배치되며 제3접속단자(180C)를 통하여 제1배선기판(210Ca)과 연결된 제2배선기판(210Cb), 제1배선기판(210Ca) 상에 배치되거나 제2배선기판(210Cb) 상에 배치되는 부품(220C), 및 제2배선기판(210Cb) 상에 배치된 메모리칩(221) 등을 보호하는 보호층(230C)을 포함한다.
다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300C)의 경우 역시 팬-아웃 반도체 패키지(100C)를 도입하여 IC 류의 주요 반도체칩(120C)을 실장하고, 팬-아웃 반도체 패키지(100C) 상에 메모리칩 등을 실장할 수 있는 복수의 부품 패키지(200Ca, 200Cb)를 적층한 구조인바, 이를 통하여 특별한 제약이나 신뢰성 이슈가 없이 최소형의 모듈을 제공할 수 있다. 이때, 팬-아웃 반도체 패키지(100C)의 반도체칩(120C)을 페이스 업 형태로 배치하고, 이를 제2연결부재(140C) 및 이와 연결된 제1접속단자(160C)를 통하여 부품 패키지(200C)와 연결시켰는바, 신호 등의 전달 경로가 매우 짧다. 또한, 팬-아웃 반도체 패키지(100C)에 있어서, 반도체칩(120C) 주위에 재배선층(112a, 112b, 112c) 등이 형성된 제1연결부재(110C)를 도입하고, 봉합재(130C) 하측에 이와 전기적으로 연결된 제2접속단자(170C)를 도입하였는바, 전자기기의 메인보드(500)에 모듈이 안정적으로 실장 될 수 있다.
이하, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈에 포함되는 각각의 구성에 대하여 보다 자세히 설명하되, 상술한 내용과 중복되는 내용은 생략한다.
도면을 참조하면, 반도체칩(120C)의 접속패드(122) 및 제2접속단자(170C) 중 적어도 한 쌍은, 제1배선기판(210Ca) 및 제1연결부재(110C)를 경유하는 경로(P-6)를 통하여 연결될 수 있다. 예를 들면, 반도체칩(120C)의 접속패드(122) 중 적어도 하나는, 제2연결부재(140C), 제1접속단자(160C), 제1배선기판(210Ca), 제1접속단자(160C), 제2연결부재(140C), 및 제1연결부재(110C)를 이 순서로 또는 반대의 순서로 경유하는 경로(P-6)를 통하여 접속단자(170C) 중 적어도 하나와 전기적으로 연결될 수 있다. 이때, 경로(P-C)는 제1배선기판(210C) 상에 언더필 수지(218) 등을 이용하여 배치된 수동부품(223), 예를 들면, 표면실장형 커패시터, 표면실장형 박막 인덕터 등과 연결될 수 있다. 이와 같이, 반도체칩(120C)을 표면실장된 수동부품(223)과 짧은 경로(P-6)로 연결할 수 있는바, PI(Power Integrity) 특성 확보에 유리하다. 한편, 반드시 상술한 경로(P-6)로만 반도체칩(120C)이 수동부품(223)과 전기적으로 연결되는 것은 아니며, 다른 경로로도 전기적으로 연결될 수 있음은 물론이다. 한편, 이와 같이, 수동부품(223)을 배선기판(210Ca) 상에 실장하여 반도체칩(120C)과 연결시키는 경우, 별도의 LSC(Land Side Capacitor)를 팬-아웃 반도체 패키지(100C) 하측에 배치하지 않아도 되는바, 제2접속단자(170C)의 높이를 낮출 수 있다. 더불어, 페이스-업 형태로 배치된 반도체칩(120C)의 메모리 신호가 배선기판(210Ca, 210Cb)을 통해 짧은 거리로 메모리칩(221)과 연결될 수 있는바, 메모리의 특성에도 유리하다.
제2연결부재(140C)는 복수층의 절연층(141a, 141b)으로 구성될 수 있다. 복수층의 절연층(141a, 141b)은 동일 또는 상이한 절연물질을 포함할 수 있다. 상측 절연층(141b)에는 재배선층(142) 중 접속단자패드 역할을 수행하는 패턴의 적어도 일부를 노출시키는 개구부가 형성될 수 있으며, 개구부에는 언더범프금속층(145)이 형성될 수 있다. 제1배선기판(210Ca)은 제1절연층(211A) 및 제1절연층(211C) 양측을 덮는 제3절연층(211C)을 포함할 수 있다. 또한, 제1배선기판(210Ca)은 제1절연층(211A)에 형성된 재배선층(212) 및 비아(213)를 포함할 수 있다. 제1절연층(211A)은 프리프레그 등의 공지의 코어층일 수 있고, 제3절연층(212C)은 솔더 레지스트 등의 공지의 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 제1배선기판(210Ca)은 기타 제1접속단자(160C)와 연결되는 언더범프금속층(215a)을 포함할 수 있다. 제2배선기판(210Cb)은 복수층의 절연층과 절연층에 형성된 재배선층 및 비아를 포함할 수 있다. 제2배선기판(210Cb)은 제3접속단자(180C)와 연결되는 언더범프금속층을 포함할 수 있다. 제3접속단자(180C)는 솔더볼(solder ball), 구리코어볼(Cu cored ball), 구리포스트(Cu post) 등일 수 있다. 제2접속단자(170C)는 제3연결부재(150C)를 통하여 팬-인 영역 및 팬-아웃 영역 모두에 배치될 수 있다. 그러나, 이에 한정되는 것은 아니다.
도면에는 도시하지 않았으나, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300C)의 경우도 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)의 변형 예에서와 같이 다양하게 변형될 수 있음은 물론이다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
300A~300C: 팬-아웃 반도체 패키지 모듈
110: 제1연결부재 111: 절연층
112: 재배선층 113: 비아
120: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
130: 봉합재 133: 비아
140: 제2연결부재 141: 절연층
142: 재배선층 143: 비아
145: 언더범프금속층 150: 제3연결부재
151: 절연층 152: 재배선층
155: 언더범프금속층 160, 170, 180: 접속단자
100A~100C: 팬-아웃 반도체 패키지
210: 배선기판 211: 절연층
212: 재배선층 213: 비아
215: 언더범프금속층 220: 실장부품
211: 메모리칩 212, 213: 내장형 수동부품
230: 보호층
200A~200C: 부품 패키지

Claims (20)

  1. 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재, 상기 제2연결부재 상에 배치된 제1접속단자, 및 상기 봉합재 상에 배치된 제2접속단자, 를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는, 팬-아웃 반도체 패키지; 및
    상기 제2연결부재 상에 배치되며 상기 제1접속단자를 통하여 상기 제2연결부재와 연결된 배선기판, 및 상기 배선기판 상에 배치되며 상기 배선기판과 전기적으로 연결된 적어도 하나의 부품, 을 포함하는 부품 패키지; 를 포함하고,
    상기 반도체칩의 접속패드 및 상기 제2접속단자 중 적어도 한 쌍은, 상기 반도체칩의 접속패드, 상기 제2연결부재, 상기 제1접속단자, 상기 배선기판, 상기 제1접속단자, 상기 제2연결부재, 상기 제1연결부재, 및 상기 제2접속단자를 이 순서로 또는 반대의 순서로 경유하는 경로를 통하여 전기적으로 연결된,
    팬-아웃 반도체 패키지 모듈.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 배선기판의 내부에는 수동부품이 매립되며,
    상기 경로는 상기 배선기판 내에 매립된 수동부품과 연결된,
    팬-아웃 반도체 패키지 모듈.
  5. 제 1 항에 있어서,
    상기 배선기판은 상기 제1접속단자와 연결된 제1배선기판, 상기 제1배선기판 상에 배치된 제2배선기판, 및 상기 제1배선기판 및 상기 제2배선기판 사이에 배치되어 상기 제1배선기판 및 상기 제2배선기판을 연결하는 제3접속단자를 포함하며,
    상기 제1배선기판 및 상기 제2배선기판 사이에는 상기 제1배선기판 상에 실장되는 수동부품이 배치되며,
    상기 경로는 상기 제1배선기판 상에 실장된 수동부품과 연결된,
    팬-아웃 반도체 패키지 모듈.
  6. 제 1 항에 있어서,
    상기 부품은 상기 반도체칩과 전기적으로 연결된 메모리칩을 포함하는,
    팬-아웃 반도체 패키지 모듈.
  7. 제 1 항에 있어서,
    상기 제1접속단자는 상기 제2연결부재 및 상기 배선기판 사이에 형성된 언더필 수지로 둘러싸이는,
    팬-아웃 반도체 패키지 모듈.
  8. 제 1 항에 있어서,
    상기 팬-아웃 반도체 패키지는 상기 봉합재 상에 배치되며 상기 제2접속단자가 연결된 제3연결부재를 더 포함하며,
    상기 제2연결부재의 상기 제1접속단자와 연결된 제1접속단자패드의 개수는 상기 제3연결부재의 상기 제2접속단자와 연결된 제2접속단자패드의 개수보다 많은,
    팬-아웃 반도체 패키지 모듈.
  9. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하는,
    팬-아웃 반도체 패키지 모듈.
  10. 제 9 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하는,
    팬-아웃 반도체 패키지 모듈.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제2연결부재의 재배선층과 상기 제1재배선층 사이의 거리가 상기 제2연결부재의 재배선층과 상기 접속패드 사이의 거리보다 큰,
    팬-아웃 반도체 패키지 모듈.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1재배선층은 상기 제2연결부재의 재배선층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지 모듈.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1재배선층의 상면은 상기 접속패드의 상면보다 하측에 위치하는,
    팬-아웃 반도체 패키지 모듈.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제2재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지 모듈.
  15. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하는,
    팬-아웃 반도체 패키지 모듈.
  16. 제 15 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하는,
    팬-아웃 반도체 패키지 모듈.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제1절연층은 상기 제2절연층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지 모듈.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제3재배선층은 상기 제2연결부재의 재배선층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지 모듈.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제1재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지 모듈.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제3재배선층의 상면은 상기 접속패드의 상면보다 상측에 위치하는,
    팬-아웃 반도체 패키지 모듈.
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