KR102653212B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시는 관통홀을 갖는 프레임, 프레임의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 제1 반도체 칩, 제1 반도체 칩의 비활성면 및 측면 각각의 적어도 일부를 덮는 제1 봉합재, 제1 반도체 칩의 활성면 상에 배치되며, 제1 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체, 및 연결구조체에서 제1 반도체 칩이 배치된 제1 면의 반대측인 제2 면 상에 배치되어 재배선층과 전기적으로 연결되며, 제1 반도체 칩의 두께보다 두꺼운 두께를 갖는 제1 수동부품을 포함하는 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들어, 팬-아웃 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이를 위하여 다수의 칩 및 부품을 하나의 패키지에 실장하는 기술에 대한 관심이 지속적으로 높아지고 있다.
특히, IC 칩과 수동부품을 포함하는 반도체 패키지에서, IC 칩과 수동부품을 나란히 실장하므로, 패키지의 크기가 증가하는 문제가 있다. 또한, RF 모듈의 경우, 특성 튜닝을 위한 디버깅(debugging) 시, 수동부품이 밀봉된 상태이므로 교체가 어려운 문제가 있다.
본 개시의 여러 목적 중 하나는 최소화된 크기를 가지며 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지에 있어서, 연결구조체의 양면에 반도체 칩 및 수동부품을 실장하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 관통홀을 갖는 프레임, 상기 프레임의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 제1 반도체 칩, 상기 제1 반도체 칩의 비활성면 및 측면 각각의 적어도 일부를 덮는 제1 봉합재, 상기 제1 반도체 칩의 활성면 상에 배치되며, 상기 제1 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체, 및 상기 연결구조체에서 상기 제1 반도체 칩이 배치된 제1 면의 반대측인 제2 면 상에 배치되어 상기 재배선층과 전기적으로 연결되며, 상기 제1 반도체 칩의 두께보다 두꺼운 두께를 갖는 제1 수동부품을 포함한다.
본 개시의 여러 효과 중 일 효과로서 최소화된 크기를 가지며 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 17은 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는, 관통홀(110H)을 갖는 프레임(110), 프레임(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩(120), 프레임(110) 및 반도체 칩(120)의 적어도 일부를 봉합하는 제1 봉합재(131), 프레임(110)의 상면 및 반도체 칩(120)의 활성면 상에 배치되며 적어도 한층의 재배선층(142a, 142b)을 포함하는 연결구조체(140), 연결구조체(140)의 상면 상에 실장되는 적어도 하나의 수동부품(125a, 125b, 125c), 수동부품(125a, 125b, 125c)을 봉합하는 제2 봉합재(132), 제2 봉합재(132)의 상면 및 측면을 덮는 금속층(180), 프레임(110)의 하면에 배치된 언더범프금속층(160), 및 언더범프금속층(160)과 연결된 전기연결금속(170)을 포함한다.
연결구조체(140)는 양면에 각각 배치된 반도체 칩(120) 및 수동부품(125a, 125b, 125c)과 전기적으로 연결되며, 반도체 칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)는 반도체 칩(120) 및 프레임(110) 상에, 절연층(141a, 141b), 재배선층(142a, 142b), 및 비아(143a, 143b)를 한층씩 형성함으로써 이와 같이 배치될 수 있다. 또한, 연결구조체(140)에서 반도체 칩(120)이 배치되는 면인 제1 면과 반대되는 제2 면 상에는 수동부품(125a, 125b, 125c)이 실장될 수 있다. 수동부품(125a, 125b, 125c)은 연결구조체(140) 상에 예를 들어, 표면실장기술(SMT: Surface Mount Technology)로 실장될 수 있으나, 이에 한정되지는 않는다.
상술한 바와 같이, 기존의 패키지들은 반도체 칩 및 수동부품과 같은 전자부품을 나란히 배치하였다. 이 경우, 각 부품을 배치하기 위한 공간이 요구되어, 패키지의 크기, 특히 평면 상에서의 면적이 증가하는 문제가 있다. 또한, 수동부품이 반도체 칩과 함께 봉합재에 의해 밀봉되는 경우, 디버깅 시 수동부품을 교체하기가 어려워 특성 튜닝(tuming)에 어려움이 있다.
반면, 일례에 따른 반도체 패키지(100A)는, 연결구조체(140)의 상하에 복수의 전자부품을 나누어 배치한다. 구체적으로, 연결구조체(140)에서 반도체 칩(120)과 연결되는 면의 반대면 상에 수동부품(125a, 125b, 125c)을 실장하고, 수동부품(125a, 125b, 125c)의 적어도 일부가 평면 상에서 반도체 칩(120)과 중첩되도록 배치된다. 따라서, 반도체 칩(120)과 수동부품(125a, 125b, 125c)이 중첩되는 폭(W1, W2)만큼 반도체 패키지(100A)의 크기를 감소시킬 수 있다. 수동부품(125a, 125b, 125c)은 서로 다른 두께를 갖는 제1 내지 제3 수동부품(125a, 125b, 125c)을 포함할 수 있다. 제1 수동부품(125a)은 평면 상에서 프레임(110)과 중첩되도록 배치되고, 제2 수동부품(125b)은 평면 상에서 프레임(110) 및 반도체 칩(120)과 중첩되도록 배치되며, 제3 수동부품(125c)은 평면 상에서 반도체 칩(120)과 중첩되도록 배치될 수 있다. 즉, 제1 수동부품(125a)의 적어도 일부는 프레임(110)의 직상의 영역에 배치되고, 제2 수동부품(125b)의 적어도 일부는 프레임(110) 및 반도체 칩(120)의 직상의 영역에 배치되며, 제3 수동부품(125c)의 적어도 일부는 반도체 칩(120)의 직상의 영역에 배치될 수 있다. 제1 내지 제3 수동부품(125a, 125b, 125c)은 서로 다른 두께(T2, T3, T4)를 가질 수 있으며, 이 중 적어도 하나는 반도체 칩(120)의 두께(T1)보다 클 수 있으며, 프레임(110)의 두께보다도 클 수 있다. 실시예들에 따라, 제1 내지 제3 수동부품(125a, 125b, 125c)은 각각의 두께(T2, T3, T4)가 모두 반도체 칩(120)의 두께(T1)보다 클 수도 있다. 이 경우, 프레임(110)의 두께는 반도체 칩(120)의 두께(T1)에 맞추어 최소화될 수 있으므로, 반도체 패키지(100A)의 두께도 최적화될 수 있다.
또한, 반도체 패키지(100A)는 반도체 칩(120)을 제1 봉합재(131)로 밀봉한 후, 수동부품(125a, 125b, 125c)을 실장하고, 수동부품(125a, 125b, 125c)에 대한 테스트 또는 디버깅을 실시할 수 있다. 이에 따라, 수동부품(125a, 125b, 125c)이 적합하지 않다고 판단되는 경우, 해당 수동부품(125a, 125b, 125c)을 용이하게 교체할 수 있으며, 수동부품(125a, 125b, 125c)의 교체 후에 제2 봉합재(132) 및 금속층(180)을 형성할 수 있다. 따라서, 반도체 패키지(100A)는 부품 디버깅의 자유도가 향상될 수 있어, 제조 비용이 절감될 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 제1 봉합재(131)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 적어도 하나의 관통홀(110H)을 가진다. 관통홀(110H)은 프레임(110)을 관통하며, 관통홀(110H) 내에는 반도체 칩(120)이 배치될 수 있다. 도 10에 도시된 것과 같이, 반도체 칩(120)은 관통홀(110H)의 벽면과 소정거리로 이격되어 배치되며, 관통홀(110H)의 벽면으로 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 필요에 따라서는 프레임(110)을 생략할 수 있으나, 프레임(110)을 가지는 경우가 본 개시에서 의도하는 보드레벨 신뢰성 확보에 보다 유리할 수 있다.
프레임(110)은 프레임 절연층(111), 프레임 절연층(111)의 양면 상의 제1 및 제2 배선층(112a, 112b), 프레임 절연층(111)을 관통하는 접속비아(113), 및 관통홀(110H)의 내측벽 상의 프레임 금속층(115)을 포함한다. 프레임 절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 프레임(110)은 지지부재로 역할할 수 있다.
제1 및 제2 배선층(112a, 112b)은 반도체 칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 패키지(100A)의 상/하부 연결을 위한 접속비아(113)를 위한 패드 패턴을 제공하는 역할을 수행할 수 있다. 이들의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2 배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
접속비아(113)는 서로 다른 층에 형성된 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 또한, 접속비아(113)는 연결구조체(140)와 전기연결금속(170)의 사이에 전기적 경로를 형성시킨다. 접속비아(113)의 형성물질로는 금속 물질을 사용할 수 있다. 접속비아(113) 각각은 금속 물질로 완전히 충전된 필드 비아일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨퍼멀 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 한편, 접속비아(113)는 제1 및 제2 배선층(112a, 112b)의 적어도 일부와 일체화될 수 있으나, 이에 한정되지는 않는다.
프레임 금속층(115)은 프레임 절연층(111)의 상하면 및 관통홀(110H)의 내측벽에 배치될 수 있다. 프레임 금속층(115)은 반도체 칩(120)을 둘러싸도록 배치될 수 있다. 프레임 금속층(115)은 반도체 칩(120)의 EMI 차폐 효과와 방열 효과의 향상을 위하여 도입될 수 있다. 프레임 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 프레임 금속층(115)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 프레임 금속층(115)은 그라운드로 이용될 수도 있으며, 이 경우 연결구조체(140) 내의 그라운드 패턴과 전기적으로 연결될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있으나, 이에 한정되는 것은 아니다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 접속패드(122)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 더 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
제1 봉합재(131)는 관통홀(110H)의 적어도 일부를 채우며, 반도체 칩(120)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1 봉합재(131)는 프레임(110) 및 반도체 칩(120)의 비활성면의 적어도 일부를 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체 칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 제1 봉합재(131)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 반도체 칩(120)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 제1 봉합재(131)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(122)가 재배선 될 수 있으며, 상부의 수동부품(125a, 125b, 125c)과 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110) 및 반도체 칩(120)의 활성면 상에 배치된 제1 절연층(141a), 제1 절연층(141a) 상에 배치된 제1 재배선층(142a), 제1 재배선층(142a)과 프레임 금속층(115)을 연결하거나 제1 재배선층(142a)과 반도체 칩(120)의 접속패드(122)를 연결하는 제1 비아(143a), 제1 절연층(141a) 상에 배치된 제2 절연층(141b), 제2 절연층(141b) 상에 배치된 제2 재배선층(142b), 및 제2 절연층(141b)을 관통하며 제1 및 제2 재배선층(142a, 142b)을 연결하는 제2 비아(143b)를 포함한다. 연결구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 재배선층, 및 비아를 포함할 수 있다.
절연층(141a, 141b)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141a, 141b)은 각각 감광성 절연층일 수 있다. 절연층(141a, 141b)이 감광성의 성질을 가지는 경우, 절연층(141a, 141b)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143a, 143b)의 파인 피치를 달성할 수 있다. 절연층(141a, 141b)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141a, 141b)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141a, 141b)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다. 실시예들에 따라, 최상부의 제2 절연층(141b) 상에는 제2 재배선층(142b)의 적어도 일부를 노출시키는 패시베이션층이 더 배치될 수도 있다.
재배선층(142a, 142b)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142a, 142b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴층(142G)을 포함할 수 있으며, 그 밖에, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 신호, 파워(PWR) 신호 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(142a, 142b)은 비아패드 패턴을 포함할 수 있다.
비아(143a, 143b)는 서로 다른 층에 형성된 재배선층(142a, 142b), 접속패드(122), 제1 배선층(112a) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143a, 143b) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
수동부품(125a, 125b, 125c)은 범프(150)를 통해 연결구조체(140)의 제2 재배선층(142b)에 전기적으로 연결될 수 있다. 수동부품(125a, 125b, 125c)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(inductor), 비즈(bead) 등일 수 있다. 수동부품(125a, 125b, 125c)은 서로 다른 크기 및 두께를 가질 수 있다. 또한, 수동부품(125a, 125b, 125c)은 반도체 칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(100A)는 서로 다른 공정에서 수동부품(125a, 125b, 125c)과 반도체 칩(120)을 봉합하므로, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125a, 125b, 125c)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다.
범프(150)는 도전성 물질, 예를 들면, 구리(Cu), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 범프(150)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다.
제2 봉합재(132)는 하나 이상의 수동부품(125a, 125b, 125c) 및 연결구조체(140)의 상면의 적어도 일부를 봉합한다. 봉합형태는 특별히 제한되지 않으며, 연결구조체(140) 상에서 수동부품(125a, 125b, 125c)의 적어도 일부를 감싸는 형태이면 무방하다. 제2 봉합재(132)는 수동부품(125a, 125b, 125c)의 상면, 하면, 및 측면의 적어도 일부를 덮을 수 있다. 제2 봉합재(132)는 연결구조체(140) 상으로 연장되어 연결구조체(140) 상에 배치될 수 있으며, 제2 재배선층(142b)의 상면과 접촉할 수 있다. 제2 봉합재(132)는 제1 봉합재(131)와 동일하거나 다른 재료를 포함할 수 있다.
금속층(180)은 제2 봉합재(132)의 상면 및 측면을 덮으며, 연결구조체(140)의 상면인 제2 면 상으로 연장된다. 금속층(180)은 도시되지 않은 영역에서 재배선층(142a, 142b)과 연결될 수 있으며, 이에 의해 연결구조체(140)로부터 그라운드 신호를 인가받을 수 있으나, 이에 한정되지는 않는다. 금속층(180)에 의해 반도체 패키지(100A)의 EMI 차폐 기능이 더욱 향상될 수 있다. 금속층(180)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다.
언더범프금속층(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 프레임(110)의 하면 상에서 제1 봉합재(131)의 개구부를 통해 제2 배선층(112b)과 연결된다. 언더범프금속층(160)은 상기 개구부에 도전성 물질, 즉 금속을 이용하여 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(170) 중 적어도 하나는 반도체 칩(120)의 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는, 반도체 칩(120)의 주변에서 반도체 칩(120)과 나란하게 배치되는 적어도 하나의 더미 칩(120D)을 더 포함한다. 더미 칩(120D)은 반도체 칩(120)의 적어도 일측에 배치될 수 있으며, 반도체 칩(120)과 유사하거나 작은 크기를 가질 수 있다. 더미 칩(120D)은 웨이퍼를 기반으로 형성될 수 있으며, 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 더미 칩(120D)은 반도체 칩(120)과 달리, 내부에 회로가 형성되어 있지 않을 수 있으며, 내부에 회로가 형성되어 있는 경우라하더라도 반도체 패키지(100B) 내에서 전기적으로 기능하지 않도록, 전기적인 신호가 인가되지 않을 수 있다. 예를 들어, 더미 칩(120D)은 플로팅(floating) 상태일 수 있다. 더미 칩(120D)이 배치됨으로써, 반도체 패키지(100B)는 강성이 강화되어, 워피지(warpage) 등에 의한 불량 발생이 방지될 수 있다. 또한, 더미 칩(120D)은 방열층으로도 기능할 수 있어, 반도체 칩(120)으로부터 발생한 열이 측면 방향으로 용이하게 방출될 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)는, 반도체 칩(120)의 하면 상에 배치되는 방열부재(190)를 더 포함한다. 방열부재(190)는 프레임(110)의 관통홀(110H) 내에서 반도체 칩(120)의 비활성면 상에 배치되므로, 반도체 패키지(100C)의 크기를 증가시키지 않고 배치될 수 있다. 방열부재(190)는 열전도성이 우수한 재료를 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100D)는, 제1 및 제2 관통홀(110HA, 110HB)을 갖는 프레임(110), 프레임(110)의 제1 관통홀(110HA)에 배치되는 적어도 하나의 수동부품(125b, 125c), 프레임(110)의 제2 관통홀(110HB)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩(120), 프레임(110) 및 수동부품(125b, 125c)의 적어도 일부를 봉합하는 제1 봉합재(131a), 프레임(110) 및 반도체 칩(120)의 적어도 일부를 봉합하는 제2 봉합재(131b), 프레임(110)의 상면 및 반도체 칩(120)의 활성면 상에 배치되며 적어도 한층의 재배선층(142a, 142b)을 포함하는 연결구조체(140), 연결구조체(140) 상의 패시베이션층(185), 연결구조체(140)의 상면 상에 실장되는 적어도 하나의 수동부품(125a), 프레임(110)의 하면에 배치된 언더범프금속층(160), 및 언더범프금속층(160)과 연결된 전기연결금속(170)을 포함한다.
프레임(110)은 다수의 제1 및 제2 관통홀(110HA, 110HB)을 가진다. 제1 및 제2 관통홀(110HA, 110HB)은 각각 물리적으로 이격되어 배치될 수 있다. 제1 관통홀(110HA) 내에는 수동부품(125a, 125b, 125c) 중 일부의 수동부품(125b, 125c)이 배치될 수 있다. 제2 관통홀(110HB)은 프레임(110) 및 제1 봉합재(131a)를 관통하며, 제2 관통홀(110HB) 내에는 반도체 칩(120)이 배치될 수 있다.
한편, 일례에서는 반도체 칩(120)과 나란하게 배치되는 수동부품(125b, 125c)이 하나의 부품내장구조체를 이룰 수 있다. 상기 부품내장구조체는 수동부품(125b, 125c), 프레임(110), 제1 봉합재(131), 및 연결구조체(140)의 제1 절연층(141a), 제1 재배선층(142a) 및 제1 비아(143)를 포함할 수 있다. 실시예들에 따라, 상기 부품내장구조체에서 프레임(110)은 생략될 수도 있다.
제1 봉합재(131a)는 제1 관통홀(110HA)의 적어도 일부를 채우며, 하나 이상의 수동부품(125b, 125c)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 수동부품(125b, 125c)의 적어도 일부를 감싸는 형태이면 무방하다. 제1 봉합재(131a)는 수동부품(125b, 125c)의 상면 및 하면의 적어도 일부를 덮을 수 있으며, 제1 관통홀(110HA)의 벽면 및 복수의 수동부품(125b, 125c)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 제1 봉합재(131)는 프레임(110)의 하면 상으로 연장되어 프레임(110)의 하면 상에 배치될 수 있으며, 프레임 금속층(115)과 접촉할 수 있다. 제1 봉합재(131a)는 제2 봉합재(131b)와 동일하거나 다른 물질을 포함할 수 있다.
제2 봉합재(131b)는 반도체 칩(120)의 비활성면 상에 배치되면서, 수동부품(125b, 125c) 및 프레임(110)의 하면 상으로 연장되어, 수동부품(125b, 125c) 및 프레임(110)을 덮는 제1 봉합재(131a)의 하면 상에 배치될 수 있다. 따라서, 수동부품(125b, 125c) 및 프레임(110)의 하면 상에는 제1 및 제2 봉합재(131a, 131b)가 순차적으로 적층되어 배치될 수 있으며, 반도체 칩(120)의 하면 상에는 제2 봉합재(131b)만 배치될 수 있다.
연결구조체(140)는 프레임(110) 및 수동부품(125b, 125c) 상에 배치된 제1 절연층(141a), 제1 절연층(141a) 상에 배치된 제1 재배선층(142a), 제1 재배선층(142a)과 수동부품(125b, 125c) 및 프레임 금속층(115)을 연결하는 제1 비아(143a), 제1 절연층(141a) 상에 배치된 제2 절연층(141b), 제2 절연층(141b) 상에 배치된 제2 재배선층(142b), 제2 절연층(141b)을 관통하며 제1 및 제2 재배선층(142a, 142b)을 연결하거나 반도체 칩(120)의 접속패드(122)와 제2 재배선층(142b)을 연결하는 제2 비아(143b), 제2 절연층(141b) 상에 배치된 제3 절연층(141c), 제3 절연층(141c) 상에 배치된 제3 재배선층(142c), 및 제3 절연층(141c)을 관통하며 제2 및 제3 재배선층(142b, 142c)을 연결하는 제3 비아(143c)를 포함한다.
패시베이션층(185)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하는 보호층에 해당할 수 있다. 패시베이션층(185)은 제3 재배선층(142c)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(185)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(185)의 재료는, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
일례에 따른 반도체 패키지(100D)는 수동부품(125a, 125b, 125c) 중 일부의수동부품(125b, 125c)은 프레임(110)의 제1 관통홀(110HA) 내에 배치되고, 다른 일부의 수동부품(125a)은 연결구조체(140) 상에 범프(150)를 통해 실장될 수 있다. 즉, 수동부품(125a, 125b, 125c)은 그 구성에 따라 연결구조체(140)의 상하로 나누어 배치될 수 있다. 또한, 반도체 패키지(100D)에서는, 연결구조체(140) 상의 패시베이션층(185) 대신, 도 9와 같이 수동부품(125a)을 덮는 봉합재(132) 및 금속층(180)을 더 포함하는 것도 가능할 것이다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100E)는, 도 13의 반도체 패키지(100D)와 달리, 프레임(110) 내의 제1 반도체 칩(120a) 외에, 연결구조체(140) 상에 수동부품(125a)과 함께 실장되는 제2 반도체 칩(120b), 제2 반도체 칩(120b) 및 수동부품(125a)을 덮는 상부 봉합재(132), 및 금속층(180)을 더 포함한다. 즉, 반도체 패키지(100E)에서는, 복수의 반도체 칩(120a, 120b)이 연결구조체(140)의 상하에 각각 배치될 수 있다. 상부의 제2 반도체 칩(120b)은 활성면이 연결구조체(140)의 상면과 마주하도록 실장된다. 상부의 제2 반도체 칩(120b)은 연결구조체(140) 상에 범프(150)에 의해 실장될 수 있으며, 연결구조체(140)의 제3 재배선층(142c)과 전기적으로 연결될 수 있다. 따라서, 복수의 반도체 칩(120a, 120b)은 연결구조체(140)의 상하에서 각각 활성면이 연결구조체(140)를 향하도록 실장될 수 있다. 실시예에 따라, 상부 봉합재(132) 및 금속층(180)은 생략 가능하다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A, 100D) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100F)에서는, 도 9의 반도체 패키지(100A)와 달리, 프레임(110)의 관통홀(110H) 내에 수동부품(125a, 125b, 125c)이 배치되고, 연결구조체(140) 상에 반도체 칩(120)이 범프(150)를 통해 실장된다. 따라서, 제1 봉합재(131)는 수동부품(125a, 125b, 125c)을 덮고, 제2 봉합재(132)는 반도체 칩(120)을 덮는다. 반도체 패키지(100F)에서도, 반도체 칩(120)과 수동부품(125a, 125b, 125c)이 평면 상에서 중첩되는 폭만큼 패키지의 크기가 감소될 수 있다. 반도체 칩(120)의 두께는 수동부품(125a, 125b, 125c) 중 적어도 하나의 두께보다 얇을 수 있다. 특히, 반도체 칩(120)의 두께는 수동부품(125a, 125b, 125c) 중 가장 얇은 수동부품(125c)의 두께보다 얇을 수 있으나, 이에 한정되지는 않는다. 이 경우, 반도체 칩(120)을 포함하는 연결구조체(140)의 상부 영역의 두께를 최소화하고, 상대적으로 두꺼운 수동부품(125a, 125b, 125c)을 연결구조체(140)의 하부에 함께 봉합함으로써, 반도체 패키지(100F)의 두께를 최적화할 수 있다. 또는, 예시적인 실시예에서, 반도체 칩(120)의 두께는 수동부품(125a, 125b, 125c) 중 가장 두꺼운 수동부품(125a)의 두께보다 두꺼울 수도 있다. 이 경우, 수동부품(125a, 125b, 125c)을 포함하는 연결구조체(140)의 하부 영역의 두께를 최소화함으로써, 반도체 패키지(100F)의 두께를 최적화할 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100G)에서는, 도 15의 반도체 패키지(100F)와 달리, 프레임(110)의 관통홀(110H) 내에 수동부품(125a, 125b, 125c) 중 일부의 수동부품(125b, 125c)이 배치되고, 연결구조체(140) 상에 반도체 칩(120) 및 수동부품(125a, 125b, 125c) 중 나머지 일부의 수동부품(125a)이 범프(150)를 통해 실장된다. 일례의 반도체 패키지(100G)에서, 반도체 칩(120)은 하부의 수동부품(125b, 125c)과 평면 상에서 중첩되지 않는 것으로 도시되었으나, 이에 한정되지는 않으며, 수동부품(125b, 125c)과 적어도 일부가 중첩되도록 배치될 수도 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A, 100F) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 17은 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 메인보드와 같은 인쇄회로기판(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 본 개시에 따른 반도체 패키지(100A, 100B, 100C, 100D, 100E, 100F, 100G)를 모듈(1150)로 적용하는 경우, 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결구조체 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결구조체 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100A~100G: 반도체 패키지
110: 프레임 111: 프레임 절연층
113: 접속비아 115: 프레임 금속층
120: 반도체 칩 121: 바디
122: 접속패드 123: 패시베이션막
125a, 125b, 125c: 수동부품 131, 132: 봉합재
140: 연결구조체 141a, 141b, 141c: 절연층
142a, 142b, 142c: 재배선층 143a, 143b, 143c: 비아
150: 범프 160: 언더범프금속층
170: 전기연결금속 180: 금속층
185: 패시베이션층 190: 방열부재

Claims (17)

  1. 관통홀 및 상기 관통홀과 이격된 추가 관통홀을 갖는 프레임;
    상기 프레임의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 비활성면 및 측면 각각의 적어도 일부를 덮는 제1 봉합재;
    상기 제1 반도체 칩의 활성면 상에 배치되며, 상기 제1 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체;
    상기 연결구조체에서 상기 제1 반도체 칩이 배치된 제1 면의 반대측인 제2 면 상에 실장되어 상기 재배선층과 전기적으로 연결되며, 상기 제1 반도체 칩의 두께보다 두꺼운 두께를 갖는 제1 수동부품;
    상기 제1 수동부품 및 상기 재배선층과 접하며, 상기 제1 수동부품과 상기 재배선층을 서로 연결하는 범프;
    상기 프레임의 추가 관통홀 내에 배치되며 상기 연결구조체에서 상기 제1 반도체 칩이 배치된 제1 면 상에 배치되어 상기 제1 반도체 칩보다 작은 두께를 갖는 제2 수동부품; 및
    상기 제1 수동부품의 상면 및 측면 각각의 적어도 일부를 덮으며, 상기 연결구조체의 적어도 일부에 접하는 제2 봉합재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 수동부품의 적어도 일부는 상기 프레임의 직상의 영역에 배치된 반도체 패키지.
  3. 제2 항에 있어서,
    상기 연결구조체의 제2 면 상에 배치된 제3 수동부품을 더 포함하고,
    상기 제3 수동부품의 적어도 일부는 상기 제1 반도체 칩의 직상의 영역에 배치된 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제3 수동부품은 상기 제1 수동부품의 두께보다 얇은 두께를 갖는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 프레임의 하면 상에 배치된 전기연결금속을 더 포함하는 반도체 패키지.
  6. 삭제
  7. 제1 항에 있어서,
    상기 제2 봉합재의 상면 및 측면을 덮는 금속층을 더 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 봉합재는 상기 제1 봉합재와 다른 재료를 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 반도체 칩과 나란하게 상기 관통홀에 배치된 적어도 하나의 더미 칩을 더 포함하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 관통홀에서, 상기 제1 반도체 칩의 비활성면 상에 배치된 방열부재를 더 포함하는 반도체 패키지.
  11. 삭제
  12. 제1 항에 있어서,
    상기 연결구조체의 제2 면 상에, 상기 제1 수동부품과 나란히 배치된 제2 반도체 칩을 더 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제2 반도체 칩은 접속패드가 배치된 활성면을 갖고,
    상기 제2 반도체 칩의 활성면은 상기 연결구조체의 제2 면을 향하도록 배치된 반도체 패키지.
  14. 관통홀을 갖는 프레임;
    상기 프레임의 관통홀에 배치되며, MLCC(Multi Layer Ceramic Capacitor), 커패시터(capacitor), 인덕터(inductor), 비즈(bead) 중 적어도 하나를 각각 포함하는 복수의 제1 수동부품;
    상기 복수의 제1 수동부품의 적어도 일부를 덮는 제1 봉합재;
    상기 복수의 제1 수동부품 상에 배치되며, 상기 복수의 제1 수동부품과 전기적으로 연결된 재배선층을 포함하는 연결구조체;
    상기 연결구조체에서 상기 복수의 제1 수동부품이 배치된 제1 면의 반대측인 제2 면 상에 실장되어 상기 재배선층과 전기적으로 연결되며, 상기 복수의 제1 수동부품 각각과 서로 다른 두께를 갖는 제1 반도체 칩; 및
    상기 제2 면 상에서 상기 제1 반도체 칩과 나란히 실장되어 상기 연결구조체와 전기적으로 연결되고, 상기 프레임의 두께보다 두꺼운 제2 수동부품;을 포함하고,
    상기 복수의 제1 수동부품 중 적어도 두 개의 수동부품은 서로 두께가 상이하며, 상기 복수의 제1 수동부품 각각의 두께는 상기 프레임의 두께보다 얇은 반도체 패키지.
  15. 삭제
  16. 삭제
  17. 관통홀을 갖는 프레임;
    상기 프레임의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 비활성면 및 측면 각각의 적어도 일부를 덮는 제1 봉합재;
    상기 제1 반도체 칩의 활성면 상에 배치되며, 상기 제1 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 및
    상기 연결구조체에서 상기 제1 반도체 칩이 배치된 제1 면의 반대측인 제2 면 상에 배치되어 상기 재배선층과 전기적으로 연결되는 제1 수동부품 및 제2 수동부품; 을 포함하고,
    상기 제1 수동부품의 두께는 상기 제2 수동부품의 두께보다 두꺼우며,
    상기 제2 수동부품과 상기 제1 반도체 칩 사이의 거리는 상기 제1 수동부품과 상기 제1 반도체 칩 사이의 거리보다 가까운 반도체 패키지.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922964B1 (en) * 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
US20220328467A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Molded dies in semicondcutor packages and methods of forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263522A1 (en) * 2016-03-10 2017-09-14 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US8350377B2 (en) * 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
KR101069488B1 (ko) 2011-05-13 2011-09-30 주식회사 네패스 인터포져 블럭이 내장된 반도체 패키지
KR101601388B1 (ko) * 2014-01-13 2016-03-08 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9633974B2 (en) 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
KR20170061370A (ko) * 2015-11-26 2017-06-05 삼성전기주식회사 전자부품 패키지 및 그 제조 방법
US10373884B2 (en) * 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102005349B1 (ko) * 2016-06-23 2019-07-31 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
KR101982045B1 (ko) * 2016-08-11 2019-08-28 삼성전자주식회사 팬-아웃 반도체 패키지
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10388637B2 (en) * 2016-12-07 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
KR102561987B1 (ko) * 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
US10636765B2 (en) * 2017-03-14 2020-04-28 STATS ChipPAC Pte. Ltd. System-in-package with double-sided molding
US10636774B2 (en) * 2017-09-06 2020-04-28 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D integrated system-in-package module
US10468384B2 (en) * 2017-09-15 2019-11-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded die substrate, and system-in-package modules with the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263522A1 (en) * 2016-03-10 2017-09-14 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치

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