CN111223852A - 半导体封装件 - Google Patents

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CN111223852A
CN111223852A CN201910966423.1A CN201910966423A CN111223852A CN 111223852 A CN111223852 A CN 111223852A CN 201910966423 A CN201910966423 A CN 201910966423A CN 111223852 A CN111223852 A CN 111223852A
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CN
China
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semiconductor package
semiconductor chip
disposed
connection structure
frame
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金哲奎
朴大贤
沈正虎
林裁贤
韩美子
李尚锺
金汉�
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Samsung Electro Mechanics Co Ltd
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Samsung Electro Mechanics Co Ltd
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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：框架，具有通孔；以及第一半导体芯片，设置在所述框架的所述通孔中，并具有其上设置有连接焊盘的有效表面、与所述有效表面背对的无效表面以及将所述有效表面与所述无效表面连接的侧表面。第一包封剂覆盖所述第一半导体芯片的所述无效表面和所述侧表面中的每个的至少一部分。连接结构具有其上设置有所述第一半导体芯片的所述有效表面的第一表面，并包括电连接到所述第一半导体芯片的所述连接焊盘的重新分布层。第一无源组件设置在所述连接结构的与所述第一表面背对的第二表面上，所述第一无源组件电连接到所述重新分布层并且具有比所述第一半导体芯片的厚度大的厚度。

Description

半导体封装件
本申请要求于2018年11月26日在韩国知识产权局提交的第10-2018-0147321号韩国专利申请的优先权的权益，该韩国专利申请的内容通过全部引用包含于此。
技术领域
本公开涉及一种半导体封装件，例如，涉及一种扇出型半导体封装件。
背景技术
半导体封装技术的发展在设计方面不断追求轻、薄、短和小的形状，并且追求在功能方面需要复杂性和多功能性的系统级封装(SiP)封装。为此，对用于将多个芯片和组件安装在单个封装件中的技术越来越感兴趣。
详细地，在包括IC芯片和无源组件的半导体封装件中，由于IC芯片和无源组件并排安装，因此可能存在封装件的尺寸增加的问题。此外，在RF模块的情况下，当针对特性的调节进行调试时无源组件被密封，因此可能存在无源组件的替换困难的问题。
发明内容
本公开的一方面在于提供一种具有显著减小的尺寸和改进的可靠性的半导体封装件。
根据本公开的一方面，在半导体封装件中，半导体芯片和无源组件安装在连接结构的背对侧上。
半导体封装件包括：框架，具有通孔；以及第一半导体芯片，设置在所述框架的所述通孔中，并具有其上设置有连接焊盘的有效表面、与所述有效表面背对的无效表面以及将所述有效表面与所述无效表面连接的侧表面。第一包封剂覆盖所述第一半导体芯片的所述无效表面和所述侧表面中的每个的至少一部分，以及连接结构具有其上设置有所述第一半导体芯片的所述有效表面的第一表面，并包括电连接到所述第一半导体芯片的所述连接焊盘的重新分布层。第一无源组件设置在所述连接结构的与所述第一表面背对的第二表面上，所述第一无源组件电连接到所述重新分布层并且具有比所述第一半导体芯片的厚度大的厚度。
根据本公开的另一方面，一种半导体封装件包括：框架，具有通孔；第一电子组件，设置在所述框架的所述通孔中；第一包封剂，覆盖所述第一电子组件的至少一部分；以及连接结构，具有其上设置有所述第一电子组件的第一表面，并且包括电连接到所述第一电子组件的重新分布层。第二电子组件设置在所述连接结构的与所述第一表面背对的第二表面上，并且所述第二电子组件电连接到所述重新分布层并且具有与所述第一电子组件的厚度不同的厚度。
根据本公开的又一方面，一种半导体封装件包括：连接结构，具有背对的第一表面和第二表面，并包括多个绝缘层、多个重新分布层和用于在所述多个重新分布层之间提供电互连的多个过孔。框架设置在所述连接结构的所述第一表面上，并具有带有通孔的框架绝缘层。半导体芯片设置在所述连接结构的所述第一表面上并且设置在所述框架的所述通孔中以与所述框架绝缘层间隔开，并且所述半导体芯片具有其上设置有连接焊盘的有效表面，所述有效表面面对所述连接结构的所述第一表面。至少一个电子组件设置在所述连接结构的所述第二表面上以沿着所述半导体芯片在所述连接结构上的堆叠方向与所述半导体芯片重叠。包封剂设置在所述通孔的位于所述框架绝缘层与所述半导体芯片之间的空间的至少一部分中，并延伸到所述框架的与所述框架的面对所述连接结构的第二表面背对的第一表面。
通过以下的具体实施方式、附图以及权利要求，其他特征和方面将是明显的。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；
图9是示出根据本公开的原理的半导体封装件的示例的示意性截面图；
图10是沿着图9的半导体封装件的线I-I′截取的示意性平面图；
图11是示出根据本公开的原理的半导体封装件的另一示例的示意性截面图；
图12是示出根据本公开的原理的半导体封装件的另一示例的示意性截面图；
图13是示出根据本公开的原理的半导体封装件的另一示例的示意性截面图；
图14是示出根据本公开的原理的半导体封装件的另一示例的示意性截面图；
图15是示出根据本公开的原理的半导体封装件的另一示例的示意性截面图；
图16是示出根据本公开的原理的半导体封装件的另一示例的示意性截面图；以及
图17是示出在电子装置的情况下应用根据本公开的半导体封装件的效果的示意性平面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
然而，本公开可以以许多不同的形式进行例证，并且不应被解释为局限于这里所阐述的特定实施例。更确切的说，提供这些实施例以使本公开将是彻底的和完整的，并将要把本公开的范围充分地传达给本领域技术人员。
在整个说明书中，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于两者之间的其他元件。相比之下，当元件被称为“直接位于”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可不存在介于两者之间的元件或层。同样的标号始终指示同样的元件。如这里所使用的，术语“和/或”包括相关所列项中的任意一个或更多个的任意组合和所有组合。
将明显的是，虽然可在这里使用“第一”、“第二”、“第三”等的术语来描述各种构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因而，在不脱离示例性实施例的教导的情况下，下面论述的第一构件、组件、区域、层或部分可被称为第二构件、组件、区域、层或部分。
为了易于描述，这里可使用诸如“上方”、“上面”、“下方”以及“下面”等的空间相关术语来描述如附图中所示的一个元件与另一元件的关系。将理解的是，空间相关术语意图包含除了附图中所描绘的方位以外装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则描述为位于其他元件“上方”或“上面”的元件于是将定位为位于其他元件“下方”或“下面”。因而，术语“上方”可根据附图的具体方向而包括“上方”和“下方”两种方位。装置可以以其他方式(旋转90度或处于其他方位)定位，并且可对这里使用的空间相关描述符做出相应解释。
这里使用的术语仅描述具体实施例，本公开不会由此受到限制。除非上下文另外清楚地指出，否则如在这里所使用的单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，列举存在所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组。
在下文中，将参照示出本公开的实施例的示意图描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可估计所示出的形状的变形。因此，本公开的实施例不应解释为局限于这里所示的区域的具体形状，例如，应包括在制造时导致的形状的改变。下面的实施例也可由一个或其组合构成。
下面描述的本公开的内容可具有各种构造，并且在此仅提出说明性构造，但不限于此。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片等，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、
Figure BDA0002230638950000051
3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据多种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是能够处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此半导体封装件被有利地使用。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且可使用用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。这里，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
图9是示出半导体封装件的示例的示意性截面图。
图10是沿着图9的半导体封装件的线I-I'截取的示意性平面图。
参照图9和图10，根据实施例的半导体封装件100A可包括：框架110，具有通孔110H；半导体芯片120，设置在框架110的通孔110H中，并具有其上设置有连接焊盘122的有效表面和与有效表面背对的无效表面；第一包封剂131，密封框架110的至少一部分和半导体芯片120的至少一部分；连接结构140，设置在框架110的上表面和半导体芯片120的有效表面上并包括至少一个重新分布层142a和/或142b；至少一个无源组件125a、125b和/或125c，安装在连接结构140的上表面上；第二包封剂132，密封无源组件125a、125b和/或125c；金属层180，覆盖第二包封剂132的上表面和侧表面；凸块下金属层160，设置在框架110的下表面上；以及电连接金属件170，连接到凸块下金属层160。
连接结构140可电连接到设置在连接结构140的背对侧上的半导体芯片120以及无源组件125a、125b和125c，并且可使半导体芯片120的连接焊盘122重新分布。在半导体芯片120和框架110上，绝缘层141a和141b、重新分布层142a和142b以及过孔143a和143b一层一层地形成，因此连接结构140可如上所述设置。此外，在连接结构140中，无源组件125a、125b和125c可安装在连接结构140的与连接结构140的第一表面背对的第二表面上(其中，第一表面可以是其上设置有半导体芯片120的表面)。以示例的方式，无源组件125a、125b和125c可使用表面安装技术(SMT)安装在连接结构140上，但不限于此。
如上所述，在根据现有技术的封装件中，半导体芯片和诸如无源组件的电子组件并排布置。在这种情况下，空间用于放置每个组件，因此可能存在封装件的尺寸(具体地，在设置半导体芯片和电子组件所沿的平面上的面积)增加的问题。此外，当无源组件与半导体芯片一起被包封剂密封时，由于在调试期间难以替换无源组件，因此可能难以执行特性的调节。
另一方面，在根据实施例的半导体封装件100A中，多个电子组件被分开并布置在连接结构140的上方和下方。详细地，无源组件125a、125b和125c安装在连接结构140的与连接到半导体芯片120的另一侧背对的一侧上，并且无源组件125a、125b和125c中的至少一部分设置为在平面上与半导体芯片120重叠(例如，无源组件125a、125b和125c中的至少一部分可沿着连接结构140上的组件的堆叠方向与半导体芯片120重叠)。因此，半导体封装件100A的尺寸可减小了半导体芯片120以及无源组件125a、125b和125c重叠的宽度W1和W2。无源组件125a、125b和125c可包括具有不同厚度的第一无源组件125a、第二无源组件125b和第三无源组件125c。第一无源组件125a设置为在平面上与框架110重叠，第二无源组件125b设置为在平面上与框架110和半导体芯片120重叠，并且第三无源组件125c设置为在平面上与半导体芯片120重叠。换句话说，第一无源组件125a的至少一部分设置在框架110的正上方的区域中(例如，并且沿着堆叠方向与半导体芯片120间隔开)，第二无源组件125b的至少一部分设置在框架110和半导体芯片120的正上方的区域中，以及第三无源组件125c的至少一部分设置在半导体芯片120的正上方的区域中(例如，并且沿着堆叠方向与框架110间隔开)。第一无源组件125a、第二无源组件125b和第三无源组件125c可分别具有不同的厚度T2、T3和T4，并且第一无源组件、第二无源组件和第三无源组件中的至少一者可具有大于半导体芯片120的厚度T1的厚度，并且可具有大于框架110的厚度的厚度。根据实施例，第一无源组件125a、第二无源组件125b和第三无源组件125c可分别具有厚度T2、T3和T4，厚度T2、T3和T4均大于半导体芯片120的厚度T1，并且厚度T2可大于厚度T3，厚度T3可大于T4。在这种情况下，可根据半导体芯片120的厚度T1显著减小框架110的厚度，因此也可优化半导体封装件100A的厚度。
此外，在半导体封装件100A中，在半导体芯片120被第一包封剂131密封之后，安装无源组件125a、125b和125c，以及可针对无源组件125a、125b和125c执行测试或调试。因此，当确定无源组件125a、125b和125c不合适时，可容易地替换相应的无源组件125a、125b和125c。此外，在替换无源组件125a、125b和125c之后，可形成第二包封剂132和金属层180。因此，改善了半导体封装件100A的组件调试的自由度，从而可降低制造成本。
在下文中，将更详细地描述包括在根据示例性实施例的半导体封装件100A中的各个组件。
框架110可根据某些材料改善半导体封装件100A的刚性，并且用于确保第一包封剂131的厚度的均匀性。框架110可具有至少一个通孔110H。通孔110H可穿过框架110，同时半导体芯片120可设置在通孔110H中。如图10中所示，半导体芯片120可设置为与通孔110H的壁表面间隔开预定距离，并且可被通孔110H的壁表面围绕。然而，这种形式仅是示例，并且可进行各种修改以具有其他形式，并且可根据这种形式执行另一种功能。可选地，框架110可被省略，但是具有框架110的情况可更有利于确保如本公开中所预期的板级可靠性。
框架110可包括框架绝缘层111、位于框架绝缘层111的背对侧/表面上的第一布线层112a和第二布线层112b、穿过框架绝缘层111的连接过孔113以及位于通孔110H的内侧壁上的框架金属层115。绝缘材料可用作框架绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的绝缘材料，例如，半固化片、ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺三嗪(BT)等。这种框架110可用作支撑构件。
第一布线层112a和第二布线层112b可用于使半导体芯片120的连接焊盘122重新分布，并且可用于提供用于连接半导体封装件100A的上部和下部的连接过孔113的焊盘图案。第一布线层112a和第二布线层112b中的每个的形成材料可以是金属材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第一布线层112a和第二布线层112b根据它们的层的设计执行各种功能。例如，第一布线层和第二布线层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。
连接过孔113可将形成在不同层上的第一布线层112a和第二布线层112b彼此电连接，从而在框架110中形成电路径。此外，连接过孔113可形成连接结构140和电连接金属件170之间的电路径。连接过孔113的形成材料可以是金属材料。连接过孔113中的每个可以是使用金属材料完全填充的填充型过孔，或者可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，连接过孔中的每个可具有锥形形状。另一方面，连接过孔113可与第一布线层112a和第二布线层112b中的至少一部分一体化，但不限于此。
框架金属层115可设置在框架绝缘层111的上表面和下表面以及通孔110H的内侧壁上。框架金属层115可设置为围绕半导体芯片120。可引入框架金属层115以改善半导体芯片120的电磁干扰(EMI)屏蔽效果和散热效果。框架金属层115可包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。框架金属层115可使用镀覆工艺形成，并且可由种子层和导体层形成。框架金属层115可用作接地件。在这种情况下，框架金属层可电连接到连接结构140中的接地图案。
半导体芯片120可以是按照数百至数百万或更多的数量的元件集成在单个芯片中而提供的集成电路(IC)。IC可以是例如处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等，详细地，可以为应用处理器(AP)。然而，本公开不限于此，半导体芯片可以是逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等，或者可以是存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等，但不限于此。此外，这些芯片相关组件和/或功能也可在同一半导体芯片120中组合。
在半导体芯片120中，其上设置有连接焊盘122的侧或表面被称为有效表面，并且背对的侧或背对的表面被称为无效表面。半导体芯片120可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)等的导电材料。使连接焊盘122暴露的钝化层123可形成在主体121上，并且可以是氧化物层、氮化物层等，或者是氧化物层和氮化物层的双层。
第一包封剂131可在密封半导体芯片120的同时填充通孔110H的至少一部分。第一包封剂131的包封形式没有特别限制，但可以是第一包封剂131围绕半导体芯片120的至少一部分的形式。在这种情况下，第一包封剂131可覆盖框架110的至少一部分以及半导体芯片120的无效表面的至少一部分，并填充通孔110H的壁表面和半导体芯片120的侧表面之间的空间的至少一部分。另外，第一包封剂131可填充通孔110H，从而用作用于固定半导体芯片120的粘合剂并且根据某些材料减少屈曲。第一包封剂131可包括绝缘材料。绝缘材料可以是绝缘树脂或包含无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者诸如无机填料的增强材料包含在热固性树脂或热塑性树脂中的树脂(详细地，ABF(Ajinomoto build-up film)、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等)。此外，可使用环氧模制料(EMC)、感光包封剂(PIE)等。根据需要，可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸在诸如无机填料和/或玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料。
半导体芯片120的具有各种功能的数十至数百个连接焊盘122可通过连接结构140重新分布，并且可向外物理连接或电连接到位于上部中的无源组件125a、125b和125c。连接结构140可包括：第一绝缘层141a，设置在框架110和半导体芯片120的有效表面上；第一重新分布层142a，设置在第一绝缘层141a上；第一过孔143a，将第一重新分布层142a连接到框架金属层115或者将第一重新分布层142a连接到半导体芯片120的连接焊盘122或连接到第一布线层112a；第二绝缘层141b，设置在第一绝缘层141a上；第二重新分布层142b，设置在第二绝缘层141b上；以及第二过孔143b，穿过第二绝缘层141b的同时将第一重新分布层142a和第二重新分布层142b连接。连接结构140可包括数量比附图中所示的绝缘层、重新分布层和过孔多的绝缘层、重新分布层和过孔。
绝缘层141a和141b中的每个的材料可以是绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。也就是说，绝缘层141a和141b中的每个可以是感光绝缘层。当绝缘层141a和141b具有感光性质时，绝缘层141a和141b可形成为具有较小的厚度，并且可更容易地实现过孔143a和143b的精细节距。绝缘层141a和141b中的每个可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141a和141b是多层时，绝缘层141a和141b的材料可彼此相同，并且可选地可彼此不同。当绝缘层141a和141b是多层时，绝缘层141a和141b可根据工艺彼此一体化，使得它们之间的边界可能不是很明显。可设置比附图中所示的绝缘层的数量多的数量的绝缘层。根据实施例，使第二重新分布层142b的至少一部分暴露的钝化层还可设置在位于最上部中的第二绝缘层141b上。
重新分布层142a和142b可基本上用于使连接焊盘122重新分布，并且重新分布层142a和142b的形成材料可以是导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。重新分布层142a和142b可根据相应层的设计执行各种功能。例如，重新分布层可包括接地(GND)图案，并且可包括电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。此外，重新分布层142a和142b可包括过孔焊盘图案。
过孔143a和143b可将形成在不同层上的重新分布层142a和142b、连接焊盘122、第一布线层112a等彼此电连接，从而在半导体封装件100A中形成电路径。过孔143a和143b中的每个的材料可以是导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。过孔143a和143b中的每个可使用导电材料完全填充，或者导电材料可沿着通路孔的壁形成。此外，过孔143a和143b可具有各种形状，诸如锥形形状、圆柱形形状等。
无源组件125a、125b和125c可通过凸块150电连接到连接结构140的第二重新分布层142b。无源组件125a、125b和125c中的每个各自可以是诸如多层陶瓷电容器(MLCC)或低电感片式电容器(LICC)的电容器、诸如功率电感器的电感器、磁珠等。无源组件125a、125b和125c可具有不同的尺寸和厚度。此外，无源组件125a、125b和125c中的每个可具有与半导体芯片120的厚度不同的厚度。在根据实施例的半导体封装件100A中，无源组件125a、125b和125c以及半导体芯片120在不同的工艺中被密封，因此可显著减少由于这种厚度变化引起的缺陷的问题。无源组件125a、125b和125c的数量不受特别限制，并且可多于或少于附图中所示的数量。
凸块150中的每个可利用导电材料形成，例如，铜(Cu)、焊料等。然而，这仅是示例，并且凸块150中的每个的材料不特别限制于此。凸块150中的每个可以是焊盘、焊球、引脚等。
第二包封剂132可密封一个或更多个无源组件125a、125b和125c的上表面的至少一部分以及连接结构140的至少一部分。第二包封剂132的包封形式不受特别限制，但是第二包封剂132的包封形式可以是第二包封剂132围绕位于连接结构140上的无源组件125a、125b和125c中的至少一部分的形式。第二包封剂132可覆盖无源组件125a、125b和125c的上表面、下表面和侧表面中的至少一部分。第二包封剂132延伸到连接结构140以设置在连接结构140上，并且可与第二重新分布层142b的上表面接触。第二包封剂132和第一包封剂131可包括相同或不同的材料。
金属层180覆盖第二包封剂132的上表面和侧表面，并且可延伸到连接结构140的第二表面(例如，连接结构140的其上具有无源组件125a、125b和125c的上表面)。金属层180可在未示出的区域中连接到重新分布层142a和142b，因此可从连接结构140施加接地信号。然而，实施例不限于此。由于金属层180，可进一步改善半导体封装件100A的EMI屏蔽功能。金属层180可包括金属材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。
凸块下金属层160可改善电连接金属件170的连接可靠性，以改善半导体封装件100A的板级可靠性。凸块下金属层160可通过第一包封剂131在框架110的下表面上的开口连接到第二布线层112b。凸块下金属层160可通过金属化方法使用诸如金属的导电材料形成在开口中，但不限于此。
电连接金属170将半导体封装件100A物理连接和/或电连接到外部电源。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可利用导电材料形成，例如，焊料等。然而，这仅是示例，并且电连接金属件170中的每个的材料不特别限制于此。电连接金属件170中的每个可以是焊盘、焊球、引脚等。电连接金属件170可形成为多层或单层结构。当电连接金属件包括多层时，电连接金属件包括铜柱和焊料。当电连接金属件包括单层时，电连接金属件包括锡-银焊料或铜。然而，电连接金属件仅是示例，并且本公开不限于此。电连接金属件170的数量、间隔、布置形式等没有特别限制，而是可根据设计细节进行充分修改。例如，电连接金属件170可以以数十至数千的数量设置，或者可以以数十至数千或更多或者数十至数千或更少的数量设置。
电连接金属件170中的至少一个可设置在半导体芯片120的扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外(或者在设置有半导体芯片120的区域外部)的区域(例如，在沿着半导体芯片120在连接结构140上的堆叠方向与半导体芯片120重叠的区域的外部)。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可具有价格竞争力。
图11是示出半导体封装件的另一示例的示意性截面图。
参照图11，根据另一实施例的半导体封装件100B还可包括设置在通孔中并且在半导体芯片120的外围中设置为与半导体芯片120并排的至少一个虚设芯片120D。虚设芯片120D可设置在半导体芯片120的至少一侧，并且可具有与半导体芯片120的尺寸相似或比半导体芯片120的尺寸小的尺寸。虚设芯片120D可基于晶圆形成，并且可包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。以与半导体芯片120不同的方式，虚设芯片120D可以不包括形成在其中的电路。即使当虚设芯片包括形成在其中的电路时，也可不施加电信号以在半导体封装件100B中不起电作用。例如，虚设芯片120D可处于浮置状态。由于设置了虚设芯片120D，因此半导体封装件100B中的刚性增强，从而可防止由于翘曲等引起的缺陷的发生。此外，虚设芯片120D还可用作散热层，从而从半导体芯片120产生的热可容易地在横向方向上散发。其他构造与上述半导体封装件100A等中描述的构造基本相同，并且将省略其详细描述。
图12是示出半导体封装件的另一示例的示意性截面图。
参照图12，根据另一实施例的半导体封装件100C还可包括设置在半导体芯片120的下表面上的散热构件190。散热构件190设置在位于框架110的通孔110H中的半导体芯片120的无效表面上，因此可在不增加半导体封装件100C的尺寸的情况下设置散热构件190。散热构件190可包括具有优异的导热性的材料，并且以示例的方式，散热构件190可包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。其他构造与上述半导体封装件100A等中描述的构造基本相同，并且将省略其详细描述。
图13是示出半导体封装件的另一示例的示意性截面图。
参照图13，根据另一实施例的半导体封装件100D可包括：框架110，具有第一通孔110HA和第二通孔110HB；至少一个无源组件125b和至少一个无源组件125c，设置在框架110的第一通孔110HA中；半导体芯片120a，设置在框架110的第二通孔110HB中，并且具有其上设置有连接焊盘122的有效表面和与有效表面背对的无效表面；第一包封剂131a，密封框架110的至少一部分以及无源组件125b和125c的至少一部分；第二包封剂131b，密封框架110的至少一部分和半导体芯片120a的至少一部分；连接结构140，设置在框架110的上表面和半导体芯片120a的有效表面上；钝化层185，位于连接结构140上；至少一个无源组件125a，安装在连接结构140的上表面上；凸块下金属层160，设置在框架110的下表面上；以及电连接金属件170，连接到凸块下金属层160。
框架110具有多个通孔110HA和110HB。第一通孔110HA和第二通孔110HB可布置为彼此物理地间隔开。无源组件125a、125b和125c中的一些无源组件125b和125c可设置在第一通孔110HA中。第二通孔110HB可穿过框架110和第一包封剂131a，同时半导体芯片120a可设置在第二通孔110HB中。此外，无源组件125b和125c的厚度可小于半导体芯片120a的厚度，因此也可优化半导体封装件100D的厚度。
另一方面，在一个示例中，设置为与半导体芯片120a并排的无源组件125b和125c(例如，在与半导体芯片相同的平面中)可形成单个组件嵌入结构。组件嵌入结构可包括无源组件125b和125c、框架110、第一包封剂131以及连接结构140的第一绝缘层141a、第一重新分布层142a和第一过孔143a。根据实施例，可从组件嵌入结构省略框架110。
第一包封剂131a填充第一通孔110HA的至少一部分，并且可密封位于第一通孔110HA中的一个或更多个无源组件125b和125c。第一包封剂131a的包封形式没有特别限制，而是可以是第一包封剂131a围绕无源组件125b和125c中的至少一部分的形式。第一包封剂131a可覆盖无源组件125b和125c的上表面的至少一部分和下表面的至少一部分，并且可填充第一通孔110HA的壁表面与多个无源组件125b和125c的侧表面之间的空间的至少一部分。第一包封剂131a延伸到框架110的下表面以设置在框架110的下表面上，并且可与框架金属层115接触。第一包封剂131a和第二包封剂131b可包括相同或不同的材料。
第二包封剂131b设置在半导体芯片120a的无效表面上，在第一包封剂131a的下表面上延伸以面对无源组件125b和125c的下表面以及框架110的下表面，并且设置在覆盖无源组件125b和125c的下表面以及框架110的下表面上的第一包封剂131a的下表面上。因此，第一包封剂131a和第二包封剂131b顺序堆叠并布置在无源组件125b和125c的下表面以及框架110的下表面上，并且第二包封剂131b可设置在半导体芯片120a的下表面上。
连接结构140可包括：第一绝缘层141a，设置在框架110以及无源组件125b和125c上；第一重新分布层142a，设置在第一绝缘层141a上；以及第一过孔143a，使第一重新分布层142a、无源组件125b和125c以及框架金属层115连接。连接结构140还可包括：第二绝缘层141b，设置在第一绝缘层141a上；第二重新分布层142b，设置在第二绝缘层141b上；以及第二过孔143b，穿过第二绝缘层141b的同时使第一重新分布层142a和第二重新分布层142b连接或者使半导体芯片120a的连接焊盘122和第二重新分布层142b连接。连接结构140还可包括：第三绝缘层141c，设置在第二绝缘层141b上；第三重新分布层142c，设置在第三绝缘层141c上；以及第三过孔143c，穿过第三绝缘层141c的同时使第二重新分布层142b和第三重新分布层142c连接。
钝化层185可与保护连接结构140免受外部物理或化学损坏的保护层相对应。钝化层185可具有使第三重新分布层142c的至少一部分暴露的开口。形成在钝化层185中的开口的数量可以是数十到数千。例如，绝缘材料可用作钝化层185的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混和或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，也可使用阻焊剂。
在根据实施例的半导体封装件100D中，无源组件125a、125b和125c中的一部分(例如，无源组件125b和125c)设置在框架110的第一通孔110HA中，并且剩余部分(例如，无源组件125a)可通过凸块150安装在连接结构140上。也就是说，无源组件125a、125b和125c可根据它们的配置被分开并分别设置在连接结构140的上方和下方。此外，在半导体封装件100D中，可以可选地包括如图9中所示的覆盖无源组件125a的包封剂132(即，图9中的第二包封剂132)和设置在包封剂132上的金属层180，代替连接结构140上的钝化层185。
其他构造与上述半导体封装件100A等中描述的构造基本相同，并且将省略其详细描述。
图14是示出半导体封装件的另一示例的示意性截面图。
参照图14，按照与图13的半导体封装件100D不同的方式，除了框架110中的第一半导体芯片120a之外，根据另一实施例的半导体封装件100E还可包括与无源组件125a一起安装在连接结构140上的第二半导体芯片120b、覆盖第二半导体芯片120b和无源组件125a的上包封剂132(即，图9中的第二包封剂132)以及金属层180。换句话说，在半导体封装件100E中，多个半导体芯片120a和120b可设置在连接结构140的上方和下方。位于连接结构的上方的第二半导体芯片120b可被安装为使第二半导体芯片120b的有效表面面对连接结构140的上表面。位于连接结构的上方的第二半导体芯片120b可通过凸块150安装在连接结构140上，并且可电连接到连接结构140的第三重新分布层142c。因此，多个半导体芯片120a和120b可分别安装在连接结构140的上方和下方，以使它们各自的有效表面面对连接结构140的背对表面。根据实施例，可省略上包封剂132和金属层180。其他构造与上述半导体封装件100A和100D等中描述的构造基本相同，并且将省略其详细描述。
图15是示出半导体封装件的另一示例的示意性截面图。
参照图15，在根据另一实施例的半导体封装件100F中，以与图9的半导体封装件100A不同的方式，无源组件125a、125b和125c设置在框架110的通孔110H中，并且半导体芯片120通过凸块150安装在连接结构140上。因此，第一包封剂131覆盖无源组件125a、125b和125c，并且第二包封剂132覆盖半导体芯片120。在半导体封装件100F中，封装件的尺寸可减小了半导体芯片120以及无源组件125a、125b和125c沿着连接结构延伸所沿的平面重叠的宽度。半导体芯片120的厚度可小于无源组件125a、125b和125c中的至少一者的厚度。详细地，半导体芯片120的厚度可小于无源组件125a、125b和125c中的最薄的无源组件125c的厚度，但是实施例不限于此。在这种情况下，半导体封装件100F的设置在连接结构140上方的上部区域(包括半导体芯片120)的厚度显著减小，并且相对厚的无源组件125a、125b和125c被密封在半导体封装件100F的设置在连接结构140的下方的下部中，因此可优化半导体封装件100F的厚度。可选地，在实施例中，半导体芯片120的厚度可大于无源组件125a、125b和125c中的最厚的无源组件125a的厚度。在这种情况下，半导体封装件100F的设置在连接结构140的下方的下部区域(包括无源组件125a、125b和125c)的厚度显著减小，因此可优化半导体封装件100F的厚度。其他构造与上述半导体封装件100A和100E等中描述的构造基本相同，并且将省略其详细描述。
图16是示出半导体封装件的另一示例的示意性截面图。
参照图16，在根据另一实施例的半导体封装件100G中，以与图15的半导体封装件100F不同的方式，无源组件125a、125b和125c中的一部分(例如，无源组件125b和125c)设置在框架110的通孔110H中，并且半导体芯片120以及无源组件125a、125b和125c中的剩余部分(例如，无源组件125a)通过凸块150安装在连接结构140上。在根据实施例的半导体封装件100G中，示出了半导体芯片120在平面上不与其下方的无源组件125b和125c重叠(例如，半导体芯片120在与连接结构140的第一表面和第二表面对齐的水平方向上从无源组件125b和125c水平偏移)，但是实施例不限于此。可选地，半导体芯片120的至少一部分可设置为与无源组件125b和125c重叠(例如，沿着半导体芯片120在连接结构140上的堆叠方向)。其他构造与上述半导体封装件100A和100F等中描述的构造基本相同，并且将省略其详细描述。
图17是示出将根据本公开的半导体封装件应用于电子装置的效果的示意性平面图。
参照图17，近来，随着用于移动装置1100A和1100B的显示器的尺寸的增加，增加电池容量的需求也在增加。这里，由于电池容量的增加，移动装置1100B中的电池1180占据的面积增加。为此，提供了尺寸减小的诸如主板的印刷电路板1110。因此，由于组件的安装面积的减小，被包括电源管理集成电路(PMIC)和无源组件的模块1150占据的面积逐渐减小。在这种情况下，当根据实施例的半导体封装件100A、100B、100C、100D、100E、100F和/或100G应用于模块1150时，能够减小尺寸。因此，可有效地使用如上所述变小的面积。
如上所述，根据本公开中的实施例，可提供一种具有显著减小的尺寸和改善的可靠性的半导体封装件。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本发明的由所附权利要求限定的范围的情况下做出修改和变形。

Claims (20)

1.一种半导体封装件，包括：
框架，具有通孔；
第一半导体芯片，设置在所述框架的所述通孔中，并具有设置有连接焊盘的有效表面、与所述有效表面背对的无效表面以及将所述有效表面与所述无效表面连接的侧表面；
第一包封剂，覆盖所述第一半导体芯片的所述无效表面和所述侧表面中的每个的至少一部分；
连接结构，具有设置有所述第一半导体芯片的所述有效表面的第一表面，并包括电连接到所述第一半导体芯片的所述连接焊盘的重新分布层；以及
第一无源组件，设置在所述连接结构的与所述第一表面背对的第二表面上，所述第一无源组件电连接到所述重新分布层并且具有比所述第一半导体芯片的厚度大的厚度。
2.根据权利要求1所述的半导体封装件，其中，所述第一无源组件的至少一部分设置在所述框架的在所述第一无源组件在所述连接结构上的堆叠方向上的正上方的区域中。
3.根据权利要求2所述的半导体封装件，所述半导体封装件还包括：
第二无源组件，设置在所述连接结构的所述第二表面上，
其中，所述第二无源组件的至少一部分设置在所述第一半导体芯片的在所述第二无源组件在所述连接结构上的堆叠方向上的正上方的区域中。
4.根据权利要求3所述的半导体封装件，其中，所述第二无源组件具有比所述第一无源组件的厚度薄的厚度。
5.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
电连接金属件，设置在所述框架的下表面上。
6.根据权利要求1所述的半导体封装件，其中，所述第一无源组件具有彼此背对的第一表面和第二表面以及连接所述第一无源组件的所述第一表面和所述第一无源组件的所述第二表面的侧表面，并且所述第一无源组件的所述第一表面面对所述连接结构的所述第二表面，并且
所述半导体封装件还包括第二包封剂，所述第二包封剂覆盖所述第一无源组件的所述第二表面和所述第一无源组件的所述侧表面中的每个的至少一部分。
7.根据权利要求6所述的半导体封装件，其中，所述第二包封剂的第一表面面对所述连接结构的所述第二表面，并且
所述半导体封装件还包括金属层，所述金属层设置在所述第二包封剂的与所述第二包封剂的所述第一表面背对的第二表面上以及所述第二包封剂的连接所述第二包封剂的所述第一表面和所述第二包封剂的所述第二表面的侧表面上。
8.根据权利要求6所述的半导体封装件，其中，所述第二包封剂包括与所述第一包封剂的材料不同的材料。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
至少一个虚设芯片，设置在所述通孔中并设置为与所述第一半导体芯片并排。
10.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
散热构件，设置在位于所述通孔中的所述第一半导体芯片的所述无效表面上。
11.根据权利要求1所述的半导体封装件，其中，所述框架具有附加通孔，所述附加通孔与设置有所述第一半导体芯片的所述通孔间隔开，并且
所述半导体封装件还包括设置在所述框架的所述附加通孔中的第二无源组件，所述第二无源组件具有比所述第一半导体芯片的厚度小的厚度。
12.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第二半导体芯片，在所述连接结构的所述第二表面上与所述第一无源组件相邻地设置。
13.根据权利要求12所述的半导体封装件，其中，所述第二半导体芯片具有设置有附加连接焊盘的有效表面，并且
所述第二半导体芯片的所述有效表面设置为面对所述连接结构的所述第二表面。
14.一种半导体封装件，包括：
框架，具有通孔；
第一电子组件，设置在所述框架的所述通孔中；
第一包封剂，覆盖所述第一电子组件的至少一部分；
连接结构，具有设置有所述第一电子组件的第一表面，并且包括电连接到所述第一电子组件的重新分布层；以及
第二电子组件，设置在所述连接结构的与所述第一表面背对的第二表面上，所述第二电子组件电连接到所述重新分布层并且具有与所述第一电子组件的厚度不同的厚度。
15.根据权利要求14所述的半导体封装件，其中，所述第一电子组件是无源组件，并且所述第二电子组件是半导体芯片。
16.根据权利要求14所述的半导体封装件，所述半导体封装件还包括：
第三电子组件，所述第三电子组件为在所述连接结构的所述第二表面上与所述第二电子组件相邻设置的无源组件，并且电连接到所述连接结构。
17.一种半导体封装件，包括：
连接结构，具有背对的第一表面和第二表面，并包括多个绝缘层、多个重新分布层和用于在所述多个重新分布层之间提供电互连的多个过孔；
框架，设置在所述连接结构的所述第一表面上，并具有带有通孔的框架绝缘层；
半导体芯片，设置在所述连接结构的所述第一表面上并且设置在所述框架的所述通孔中以与所述框架绝缘层间隔开，并且所述半导体芯片具有设置有连接焊盘的有效表面，所述有效表面面对所述连接结构的所述第一表面；
至少一个电子组件，设置在所述连接结构的所述第二表面上以沿着所述半导体芯片在所述连接结构上的堆叠方向与所述半导体芯片重叠；以及
包封剂，设置在所述通孔的位于所述框架绝缘层与所述半导体芯片之间的空间的至少一部分中，并延伸到所述框架的与所述框架的面对所述连接结构的第二表面背对的第一表面。
18.根据权利要求17所述的半导体封装件，其中，延伸到所述框架的所述第一表面的所述包封剂具有多个开口，所述多个开口使所述框架的用于通过电连接金属件连接到电路板的布线层暴露。
19.根据权利要求17所述的半导体封装件，所述半导体封装件还包括：
第二包封剂，设置在所述连接结构的所述第二表面上并设置在所述至少一个电子组件上，以将所述至少一个电子组件嵌入；以及
金属层，从所述连接结构的所述第二表面延伸并且在所述第二包封剂上延伸。
20.根据权利要求17所述的半导体封装件，其中，所述框架还包括覆盖所述框架绝缘层的所述通孔的侧表面的框架金属层。
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