CN111162068A - 半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括连接结构，所述连接结构包括绝缘层、设置在所述绝缘层上的布线层以及贯穿所述绝缘层并且连接到所述布线层的连接过孔。框架设置在所述连接结构上并且具有一个或更多个通孔，半导体芯片和无源组件在所述框架的所述一个或更多个通孔中设置在所述连接结构上，第一包封剂覆盖所述无源组件的至少一部分，并且第二包封剂覆盖所述半导体芯片的至少一部分。所述第二包封剂的上表面定位在高于、等于或低于所述第一包封剂的上表面的高度处。

Description

半导体封装件
本申请要求于2018年11月7日在韩国知识产权局提交的第10-2018-0135729号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体芯片与无源组件一起安装并模块化在单个封装件中的半导体封装件。
背景技术
根据用于移动装置的显示器的尺寸增大，对于高容量电池的需求已经增加。根据电池容量的增大，在移动装置中被电池占据的面积已经增大，因此期望减小印刷电路板(PCB)的尺寸。因此，其中安装组件的面积减小，使得对于模块化的兴趣不断地增长。
另外，现有技术的安装多个组件的示例可包括板上芯片(COB)技术。COB技术提供一种使用表面安装技术(SMT)在诸如主板的印刷电路板上安装各个无源元件和半导体封装件的方式。然而，虽然这样的方式在成本方面具有优势，但是由于组件之间必须保持最小间距、组件之间的电磁干扰(EMI)大并且半导体芯片和组件之间的距离大(这导致电噪声增大)而需要宽的安装面积。
发明内容
本公开的一方面可提供一种半导体封装件，所述半导体封装件能够显著减小半导体芯片和无源组件的安装面积，显著减小半导体芯片和无源组件之间的电路径，并且厚度减小以有利于小型化。
根据本公开的一方面，一种半导体封装件可包括连接结构，所述连接结构包括绝缘层、设置在所述绝缘层上的布线层以及贯穿所述绝缘层并且连接到所述布线层的连接过孔。框架设置在所述连接结构上并且具有一个或更多个通孔，半导体芯片和无源组件在所述框架的所述一个或更多个通孔中设置在所述连接结构上，第一包封剂覆盖所述无源组件的至少一部分，并且第二包封剂覆盖所述半导体芯片的至少一部分。所述第一包封剂的上表面和所述第二包封剂的上表面是所述第一包封剂和所述第二包封剂的背离所述连接结构的表面，并且所述第二包封剂的所述上表面定位在高于、等于或低于所述第一包封剂的所述上表面的高度处。
所述第一包封剂的所述上表面和所述第二包封剂的所述上表面可共面。
所述第二包封剂可不延伸到所述第一包封剂的所述上表面上。
所述半导体芯片的厚度可小于所述无源组件的厚度，其中，所述半导体芯片的所述厚度为从所述半导体芯片的上表面正交地测量至所述连接结构的其上设置有所述半导体芯片的表面的厚度，所述无源组件的厚度为从所述无源组件的上表面正交地测量至所述连接结构的其上设置有所述无源组件的表面的厚度。
所述半导体芯片和所述无源组件可设置在所述一个或更多个通孔的同一通孔中。
所述第一包封剂可设置在所述同一通孔中以具有延伸穿过所述第一包封剂的通孔，并且所述半导体芯片可设置在延伸穿过所述第一包封剂的所述通孔中。
金属层可设置在延伸穿过所述第一包封剂的所述通孔的内壁上。
设置在延伸穿过所述第一包封剂的所述通孔的所述内壁上的所述金属层可延伸以覆盖所述第一包封剂的所述上表面，并且所述第二包封剂的所述上表面和形成在所述第一包封剂的所述上表面上的所述金属层的上表面可共面。
所述半导体芯片和所述无源组件可设置在所述一个或更多个通孔中的不同通孔中。
金属层可设置在所述框架的所述一个或更多个通孔中的每个的内壁上。
所述半导体芯片可被设置为使得所述半导体芯片的连接垫面向所述连接结构。
所述连接结构的其上设置有所述半导体芯片的区域的厚度和所述连接结构的其上设置有所述无源组件的区域的厚度可彼此不同。
所述连接结构的其上设置有所述半导体芯片的所述区域的厚度可小于所述连接结构的其上设置有所述无源组件的所述区域的厚度。
根据本公开的另一方面，一种半导体封装件可包括连接结构，所述连接结构包括绝缘层、设置在所述绝缘层上的布线层以及贯穿所述绝缘层并且连接到所述布线层的连接过孔。框架设置在所述连接结构上并且具有一个或更多个通孔，半导体芯片和无源组件在所述框架的所述一个或更多个通孔中设置在所述连接结构上，第一包封剂覆盖所述无源组件的至少一部分，并且第二包封剂覆盖所述半导体芯片的至少一部分。所述第二包封剂仅覆盖所述第一包封剂的背离所述连接结构的上表面的一部分。
所述第一包封剂的仅位于所述半导体芯片的附近的区域可被所述第二包封剂覆盖。
所述第二包封剂的背离所述连接结构的上表面可具有向上凸起的形状。
根据本公开的又一方面，一种半导体封装件可包括连接结构，所述连接结构包括绝缘层、通过所述绝缘层彼此间隔开的多个布线层以及在布线层之间延伸穿过所述绝缘层的多个连接过孔。框架设置在所述连接结构上并且具有延伸穿过所述框架的至少一个通孔，半导体芯片在所述至少一个通孔中设置在所述连接结构上并且具有多个连接垫，所述多个连接垫设置在所述半导体芯片的面对所述连接结构的有效表面上。无源组件在所述至少一个通孔中设置在所述连接结构上。第一包封剂覆盖所述无源组件的至少一部分，第二包封剂覆盖所述半导体芯片的至少一部分，并且金属层在所述半导体芯片和所述无源组件之间设置在所述第一包封剂的侧壁或所述第二包封剂的侧壁上。
所述无源组件可设置为与所述连接结构接触，并且所述半导体芯片可设置为与所述连接结构接触。
所述金属层可从所述连接结构沿着所述第一包封剂的所述侧壁延伸大于所述框架的厚度的距离。
所述金属层可电连接到所述连接结构的布线层。
所述连接结构的至少一个连接过孔可从所述连接结构的布线层延伸至所述半导体芯片的连接垫，并且所述连接结构的至少另一个连接过孔可从所述连接结构的布线层延伸到所述无源组件的端子。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和其他优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出安装在印刷电路板上并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图6是示出嵌在印刷电路板中并且最终安装在电子装置的主板上的扇入型半导体封装件的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是当从上方观察时图9的半导体封装件的平面图，并且示出了作为主要组件的半导体芯片、无源组件、对齐标记等；
图11和图12示出了根据变形示例的半导体封装件的平面图；
图13至图18是示出制造图9的半导体封装件的工艺的示例的示意图；
图19至图22示出了根据本公开中的变形示例的半导体封装件；以及
图23是示出应用到电子装置的根据本公开中的示例性实施例的半导体封装件的示意性平面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而还可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如主板等的印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件100，但不限于此。电子装置不必然局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此使用半导体封装。详细地，半导体芯片的连接垫(pad，或称为“焊盘”或“焊垫”)的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫2222的至少部分。在这种情况下，由于连接垫2222非常小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接垫2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通印刷电路板2301重新分布，并且扇入型半导体封装件2200可在其安装在印刷电路板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌在印刷电路板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。这里，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；布线层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和布线层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述一种具有新颖的结构的半导体封装件，该半导体封装件能够显著地减小半导体芯片和无源组件的安装面积，显著地减小半导体芯片和无源组件之间的电路径，显著地减少诸如起伏或裂纹的工艺缺陷，并且利用通过激光过孔加工的连接过孔容易地连接无源组件的电极。
图9是示出半导体封装件的示例的示意性截面图。图10是当从上方观察时图9的半导体封装件的平面图，并且示出了作为主要组件的半导体芯片、无源组件、对齐标记等。另外，图11和图12示出了根据变形示例的半导体封装件的平面图并且与图10中示出的示图对应。
参照图9和图10，根据示例的半导体封装件100可包括作为主要组件的连接结构140、半导体芯片120、无源组件125和126、第一包封剂131以及第二包封剂132。半导体芯片120的上表面可定位在与第一包封剂131的上表面相同的高度处或者比第一包封剂131的上表面低的高度处。另外，半导体封装件100还可包括框架111、布线层112、钝化层150、金属层151和156、凸块下金属层160、电连接金属件170等。
连接结构140可包括：绝缘层141a和141b；布线层142a和142b，分别设置在绝缘层141a和141b上；以及连接过孔143a和143b，分别贯穿绝缘层141a和141b并且分别连接到布线层142a和142b。具有如上所述形式的连接结构140可使半导体芯片120的连接垫122重新分布。另外，连接结构140可使半导体芯片120的连接垫122电连接到无源组件125和126等。半导体芯片120的具有各种功能的数十至数百万的连接垫122可通过连接结构140重新分布。连接结构140可被设计为具有比附图中示出的数量少的数量的层或者比附图中示出的数量多的数量的层。
在本示例性实施例中，绝缘层141a和141b可包括第一绝缘层141a和第二绝缘层141b。如所示出的，第一绝缘层141a可设置在框架111以及无源组件125和126的下方(例如，可设置在框架111以及无源组件125和126的正下方，并且与框架111以及无源组件125和126接触)，第一布线层142a可设置在第一绝缘层141a的下表面上，第一连接过孔143a可贯穿第一绝缘层141a并且连接到无源组件125和126的电极、布线层112以及第一布线层142a。另外，第二绝缘层141b可设置在第一绝缘层141a的下表面和半导体芯片120的有效表面上，并且可覆盖第一布线层142a的至少一部分。第二连接过孔143b贯穿第二绝缘层141b并且连接到第一布线层142a和第二布线层142b以及半导体芯片120的连接垫122。第二布线层142b可设置在第二绝缘层141b的下表面上。
由于连接结构140具有上述结构，因此其中设置有半导体芯片120的区域的高度和其中设置有无源组件125和126的区域的高度可彼此不同。具体地，如所示出的，其中设置有半导体芯片120的区域的高度(例如，连接结构140的上表面在所述区域中的高度)可低于其中设置有无源组件125和126的区域的高度。然而，连接结构140不必然包括第一绝缘层141a和第二绝缘层141b，而根据示例性实施例，可仅使用一种绝缘层。
第一绝缘层141a的材料可以为绝缘材料。在这种情况下，绝缘材料可以为包括无机填料(诸如，二氧化硅或氧化铝)的非感光介电材料(例如，ABF)。在这种情况下，可更有效地解决起伏问题和由于裂纹发生引起的缺陷问题。另外，可有效地解决由于形成第一包封剂131的材料的渗出引起的无源组件125和126的电极敞开缺陷的问题。也就是说，当使用包括无机填料的非感光介电材料作为第一绝缘层141a的材料时，可更有效地解决由于简单地使用感光介电(PID)材料而引起的问题。
可使用感光介电(PID)材料作为第二绝缘层141b的材料。在这种情况下，还可通过光刻过孔(photo via)引入精细的节距，并且因此与正常的情况类似，可非常有效地使半导体芯片120的数百至数百万的连接垫122重新分布。感光介电(PID)材料可包括或者可不包括少量的无机填料。也就是说，通过选择性地控制第一绝缘层141a的材料(第一绝缘层141a上形成有用于使无源组件125和126重新分布的第一布线层142a和第一连接过孔143a)以及第二绝缘层141b的材料(第二绝缘层141b上形成有用于使半导体芯片120的连接垫122重新分布的第二布线层142b和第二连接过孔143b)，可实现更好的协同效应。
另外，可选地，利用非感光介电(PID)材料形成的包括无机填料的第一绝缘层141a可以为多个层，并且利用感光介电(PID)材料形成的第二绝缘层141b可以为多个层，第一绝缘层141a和第二绝缘层141b的全部可以为多个层。在这种情况下，形成在第一包封剂131中的通孔H1可贯穿第一绝缘层141a，并且当第一绝缘层141a为多个层时，形成在第一包封剂131中的通孔H1可贯穿多个层。
第一绝缘层141a的热膨胀系数(CTE)可小于第二绝缘层141b的热膨胀系数(CTE)。原因是，第一绝缘层141a包括无机填料。可选地，第二绝缘层141b可包括少量的无机填料，但是在这种情况下，包括在第一绝缘层141a中的无机填料的重量百分比可大于第二绝缘层141b的无机填料的重量百分比。因此，第一绝缘层141a的热膨胀系数(CTE)可小于第二绝缘层141b的热膨胀系数(CTE)。具有相对更大量的无机填料的第一绝缘层141a具有相对小的热膨胀系数(CTE)，因此，具有小的热固化收缩并且有利于使翘曲最小化。结果，如上所述，可更有效地解决起伏或裂纹出现的问题，并且还可更有效地解决无源组件125和126的电极敞开缺陷的问题。
第一布线层142a可使无源组件125和126的电极重新分布并且使所述电极电连接到半导体芯片120的连接垫122。也就是说，第一布线层142a可用作重新分布层(RDL)。第一布线层142a的材料可以为导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第一布线层142a可根据其设计执行各种功能。例如，第一布线层142a可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种图案(诸如，数据信号图案等)。此外，第一布线层142a可包括过孔垫等。由于其中设置有半导体芯片120的通孔H1还贯穿第一绝缘层141a，因此第一布线层142a的下表面可定位在与半导体芯片120的有效表面的高度基本相同的高度上。也就是说，第一布线层142a的下表面可与半导体芯片120的有效表面共面。
第二布线层142b可使半导体芯片120的连接垫122重新分布并且使连接垫122电连接到电连接金属件170。也就是说，第二布线层142b可用作重新分布层(RDL)。第二布线层142b的材料也可以为上述的导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二布线层142a也可根据其设计执行各种功能。例如，第二布线层142b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种图案(诸如，数据信号图案等)。此外，第二布线层142a可包括过孔垫、电连接结构垫等。
第一连接过孔143a可使无源组件125和126与第一布线层142a彼此电连接。相应的第一连接过孔143a可与无源组件125和126的电极中的每个物理接触。也就是说，无源组件125和126可按照嵌入的形式而不是使用焊料凸块等的表面安装形式与相应的第一连接过孔143a直接接触。第一连接过孔143a的材料可以为导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第一连接过孔143a可以是利用导电材料完全地填充通路孔的填充型过孔，或者可以是导电材料沿着通路孔的壁形成的共形型过孔。另外，第一连接过孔143a可具有锥形形状。
第二连接过孔143b可使形成在不同层上的第一布线层142a和第二布线层142b彼此电连接，并且还可使半导体芯片120的连接垫122电连接到第二布线层142b。第二连接过孔143b可与半导体芯片120的连接垫122物理接触。也就是说，半导体芯片120可在不使用单独的凸块等的情况下按照裸片的形式直接连接到连接结构140的第二连接过孔143b。第二连接过孔143b的材料也可以为导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二连接过孔143b也可以是利用导电材料填充通路孔的填充型过孔，或者可以是导电材料沿着通路孔的壁形成的共形型过孔。另外，锥形形状也可应用为第二连接过孔143b的形状。
在根据本示例性实施例的半导体封装件100中，无源组件125和126可与半导体芯片120一起设置并且模块化在单个封装件中。因此，可显著减小组件之间的间距，并且可显著减小位于诸如主板的印刷电路板上的组件所占据的安装面积。另外，可显著减小半导体芯片120与无源组件125和126之间的电路径，从而可有助于解决噪声问题。另外，可执行两步或者更多步的密封工艺而不是单次密封，因此，可显著减少根据无源组件125和126的安装缺陷的半导体芯片120的良率问题，或者可显著降低在安装无源组件125和126时产生的外物的影响。
另外，由于半导体芯片120的连接垫122通常利用铝(Al)形成，因此连接垫122可能由于在激光过孔加工期间的损坏而容易被损坏。因此，通常在绝缘层(例如，141b)中通过光刻过孔加工(而不是激光过孔)形成开口以使连接垫暴露。为此，当设置绝缘层141b以形成重新分布层(RDL)时，可使用感光介电(PID)材料。然而，当通过相同的方式在无源组件的下表面上堆叠感光介电(PID)材料以形成重新分布层(RDL)时，可能由于无源组件的电极的突起而出现起伏，结果，可能降低感光介电(PID)材料的平坦度。因此，不便于使用具有厚的厚度的感光介电(PID)材料来增大平坦度，在这种情况下，由于感光介电(PID)材料的厚度而存在容易出现大量裂纹的问题。
另外，当通过使用第一包封剂131来密封无源组件时，可能出现第一包封剂131的材料渗出到无源组件的电极中的问题。在这种情况下，当使用感光介电(PID)材料形成重新分布层(RDL)时，可使用如上所述的光刻过孔加工。在这种情况下，难以通过光刻过孔加工而使包封剂的渗出材料的材料敞开。因此，可能由于包封剂的渗出材料而出现电极敞开的缺陷，结果，可能引起电特性的降低。
另一方面，在根据示例的半导体封装件100中，在其中形成设置有无源组件125和126的通孔H之后，可设置无源组件125和126，并可使用第一包封剂131包封无源组件125和126，然后，可首先形成第一绝缘层141a和第一布线层142a以使无源组件125和126重新分布。其后，可在第一包封剂131中形成贯穿第一绝缘层141a的通孔H1，可将半导体芯片120设置在通孔H1中，可其次形成第二绝缘层141b和第二布线层142b以使半导体芯片120的连接垫重新分布。也就是说，第一包封剂131的其中设置有半导体芯片120的通孔H1可贯穿连接结构140的第一绝缘层141a以及框架111，因此，半导体芯片120的有效表面可定位在无源组件125和126中的每个的下表面的下方。在这种情况下，可独立于半导体芯片120来选择第一绝缘层141a的材料，例如，可使用包括无机填料的非感光介电材料，例如，ABF(AjinomotoBuild-up Film)等，而不使用感光介电(PID)材料。由于非感光介电材料的膜型具有优异的平坦度，因此可更有效地解决上述的起伏问题和裂纹出现的问题。
另外，由于这样的非感光介电材料通过激光过孔加工形成开口，因此即使第一包封剂131的材料渗出到无源组件125和126的电极中时，所述电极仍可通过激光过孔加工而被敞开。因此，还可解决由于电极敞开缺陷引起的问题。
此外，在根据示例的半导体封装件100中，如在正常的情况下，感光介电(PID)材料可用作第二绝缘层141b的材料。在这种情况下，还可通过光刻过孔引入精细的节距，并且因此与正常的情况类似，可非常有效地使半导体芯片120的数百至数百万的连接垫122重新分布。也就是说，根据示例的半导体封装件100的结构可选择性地控制第一绝缘层141a的材料(第一绝缘层141a上形成有用于使无源组件125和126重新分布的第一布线层142a和第一连接过孔143a)以及第二绝缘层141b的材料(第二绝缘层141b上形成有用于使半导体芯片120的连接垫122重新分布的第二布线层142b和第二连接过孔143b)，因此可具有更好的协同效应。
框架111可形成半导体封装件100的芯部区域以执行支撑功能等。用于框架111的绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料(诸如二氧化硅)一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)等)。
如所示出的，框架111可包括至少一个通孔H，并且在本示例性实施例中，框架111可与具有一个通孔H的结构对应。在这种情况下，如在图11的变形示例中，框架111的其中形成有通孔H的内壁上(例如，在通孔H的内侧壁上)可设置金属层152。金属层152可包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金，但不限于此。另外，可通过金属层152来实现半导体芯片120以及无源组件125和126的电磁波屏蔽和散热。金属层152可连接到位于框架111的上表面上的布线层112并且还可用作接地件。在这种情况下，金属层152可电连接到连接结构140的布线层142a和142b的接地件。
无源组件125和126可以各自为诸如多层陶瓷电容器(MLCC)或低电感片式电容器(LICC)的电容器、诸如功率电感器的电感器、磁珠。无源组件125和126可具有不同的厚度。此外，无源组件125和126中的每个的厚度可与半导体芯片120的厚度不同。由于根据示例的半导体封装件100利用两个或更多个包封剂涂敷步骤包封无源组件125和126，因此可显著减少由于这样的厚度偏差而引起的缺陷问题。无源组件125和126的数量没有具体地限制，并且可多于附图中所示的数量或者可少于附图中所示的数量。
第一包封剂131可包封无源组件125和126中的每个。另外，第一包封剂131可填充通孔H并且可覆盖框架111的上部的至少一部分。第一包封剂131可包括绝缘材料，并且所述绝缘材料可以为例如热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺)、诸如无机填料的增强材料浸在热固性树脂或热塑性树脂中的树脂(诸如，ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺三嗪(BT)树脂等)。此外，可使用诸如环氧塑封料(EMC)的模制材料，可选地，还可使用感光介电材料(即，感光包封剂(PIE))。诸如热固性树脂或热塑性树脂的绝缘树脂浸在无机填料和/或诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料也可用作绝缘材料。
半导体芯片120可设置在第一包封剂131的通孔H1中，并且可设置为使得连接垫122被引向(或面向)连接结构140。半导体芯片120可与通孔H1的壁表面间隔开并且可被通孔H1的壁表面围绕，但是可进行修改。如所示出的，金属层151可设置在第一包封剂131的通孔H1的侧壁表面上。金属层151可包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金，但不限于此。另外，可通过金属层151实现半导体芯片120以及无源组件125和126的电磁波屏蔽和散热。另外，金属层151可延伸到第一包封剂131的上表面上，结果，金属层156(即，金属层151的延伸到第一包封剂131的上表面上的一部分)还可设置在第一包封剂131的上表面上。
半导体芯片120可以是按照数百至数百万或更多的数量的元件集成在单个芯片中而提供的集成电路(IC)。在这种情况下，所述IC可以是例如电源管理IC(PMIC)，但不限于此。所述IC可以为：存储器芯片，诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等；应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器、专用IC(ASIC)等。
半导体芯片120可以为处于未形成单独的凸块或布线层的裸态的集成电路。集成电路可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。主体121上可形成各种电路。连接垫122可使半导体芯片120电连接到其他组件。每个连接垫122的材料可以为诸如铝(Al)等的导电材料，但不具体限制。使连接垫122暴露的钝化层123可形成在主体121上，并且可以为氧化物膜、氮化物膜等，或者可以为氧化物膜和氮化物膜的双层。绝缘层(未示出)等还可设置在其他合适的位置上。另外，半导体芯片120的其上设置有连接垫122的表面可以为有效表面，并且半导体芯片120的与有效表面相对的表面可以为无效表面。在这种情况下，当钝化层123形成在半导体芯片120的有效表面上时，半导体芯片120的有效表面可基于钝化层123的最下表面确定位置关系。
在本示例性实施例中，半导体封装件100可通过减小半导体芯片120的厚度而被小型化。另外，当半导体芯片120被切割为单元芯片时，因为半导体芯片120的厚度减小，所以可改善半导体芯片120的切割表面(侧表面)的加工特性。也就是说，由于半导体芯片120的厚度薄，因此可提高切割均匀性。此外，由于可执行激光加工而不是使用刀片，因此可改善半导体芯片120的切割表面的加工特性。作为半导体芯片120为薄的示例，半导体芯片120的厚度可小于无源组件125和126中的每个的厚度。半导体芯片120的厚度为从半导体芯片120的上表面正交地测量至连接结构140的其上设置有半导体芯片120的表面的厚度，无源组件125和126中的每个的厚度为从无源组件125和126中的每个的上表面正交地测量至连接结构140的其上设置有无源组件125和126的表面的厚度。在本示例性实施例中，第二包封剂132可按照选择性涂覆的方式形成，以覆盖半导体芯片120同时使半导体封装件100纤薄化，这将在下面描述。
第二包封剂132可包封半导体芯片120。另外，第二包封剂132可填充第一包封剂131的通孔H1。例如，如所示出的，第二包封剂132可覆盖半导体芯片120的侧表面和上表面。第二包封剂132可包括绝缘材料，例如，绝缘材料可以为热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺)或者诸如无机填料的增强材料包括在热固性树脂或热塑性树脂中的树脂(诸如，ABF、FR-4、BT树脂等)。此外，还可使用诸如环氧塑封料(EMC)等的模制材料。可选地，还可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸在无机填料和/或诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料。
第一包封剂131和第二包封剂132可包括相同的材料，或者可选地，可包括不同的材料。即使在第一包封剂131和第二包封剂132包括相同的材料的情况下，它们之间的边界可形成不连续的界面并且可以被确认或者可以是可见的/可识别的。第一包封剂131和第二包封剂132可包括类似的材料并且材料的颜色可彼此不同。例如，第一包封剂131可比第二包封剂132透明。也就是说，第一包封剂131和第二包封剂132之间的边界可以是明显的。第一包封剂131可利用绝缘材料形成，并且第二包封剂132可利用磁性材料形成。在这种情况下，第二包封剂132可具有EMI吸收效果。
如上所述，在本示例性实施例中，第二包封剂132可按照不覆盖第一包封剂131的上表面的形式设置。第二包封剂132的这样的形式可通过将包封材料选择性地仅涂敷到半导体芯片120以及半导体芯片120周围的有限的空间(即，第一包封剂131的通孔H1)来获得。当半导体芯片120的厚度相对厚(例如，大于无源组件125和126中的每个的厚度或者框架111的厚度)时，第二包封剂132可被外覆模制(over-molded)而覆盖第一包封剂131的上部。因此，对半导体封装件100的小型化存在限制。在本示例性实施例中，
第二包封剂132可形成为不覆盖第一包封剂131的上表面，从而减小半导体封装件100的厚度。
作为第一包封剂131和第二包封剂132的具体形式，第二包封剂132可不覆盖第一包封剂131的上表面。在这种情况下，第一包封剂131的上表面和第二包封剂132的上表面可共面。另外，当金属层156设置在第一包封剂131的上表面上时，第二包封剂132的上表面和形成在第一包封剂131的上表面上的金属层156的上表面可共面。然而，第二包封剂132不一定必须形成为具有与第一包封剂131的高度相同或类似的高度，第二包封剂132的上表面的高度可低于第一包封剂131的上表面的高度。此外，如下所述，第二包封剂132还可覆盖第一包封剂131的一部分(即，第一包封剂131的上表面的一部分)。
钝化层150可保护连接结构140免受外部物理或化学损坏。钝化层150可具有使连接结构140的布线层142a和142b的至少一部分暴露的开口。形成在钝化层150中的开口的数量可以为数十至数千。钝化层150可包括绝缘树脂以及无机填料，但可不包括玻璃纤维。例如，钝化层150可利用ABF来形成，但不限于此。
凸块下金属层160可改善电连接金属件170的连接可靠性，因此改善了半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接结构140的通过钝化层150的开口而暴露的第二布线层142b。可使用诸如金属的导电材料通过金属化方法在钝化层150的开口中形成凸块下金属层160，但不限于此。
电连接金属件170可被构造为使半导体封装件100物理连接和/或电连接到外部。例如，半导体封装件100可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可由例如锡(Sn)或包含锡(Sn)的合金的低熔点金属形成。更具体地，电连接金属件170可利用焊料等形成。然而，这仅是示例，电连接金属件170中的每个的材料不具体限于此。电连接金属件170中的每个可以为垫、焊球、引脚等。电连接金属件170可形成为多层结构或单层结构。当电连接金属件170形成为多层结构时，电连接金属件170可包括铜(Cu)柱和焊料。当电连接金属件170形成为单层结构时，电连接金属件170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接金属件170不限于此。电连接金属件170的数量、间距、设置形式等没有具体地限制，而是可根据设计细节进行修改。例如，电连接金属件170可根据连接垫122的数量按照数十至数千的数量设置，或者也可按照数十至数千或更多或者数十至数千或更少的数量设置。
电连接金属件170中的至少一个可设置在半导体芯片120的扇出区域中。扇出区域是除了其中设置有半导体芯片120的区域之外的区域或者是位于其中设置有半导体芯片120的区域外部的区域(例如，沿着半导体芯片120在连接结构140上的堆叠方向与半导体芯片120重叠的区域外部的区域)。扇出型封装件可具有比扇入型封装件的可靠性大的可靠性，扇出型封装件可实现多个I/O端子，并且可容易执行3D互连。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，封装件可被制造为具有小的厚度，并且可具有价格竞争力。
另外，图9和图10的示例性实施例示出了半导体芯片120以及无源组件125和126设置在框架111的同一通孔H中的形式，但是可如图12中所示地进行修改。在图12的修改示例中，半导体芯片120以及无源组件125和126可分别设置在框架111中的不同的通孔H2、H3和H4中，金属层151、154和155可各自设置在通孔H2、H3和H4的相应一者的内壁上。
图13至图18是示出制造图9的半导体封装件的工艺的示例的示意图。
首先，如图13中所示，可制备具有形成在其表面上的布线层112的框架111。可通过对例如覆铜层压板(CCL)进行加工而获得框架111。图13示出了布线层112形成在框架111的表面(例如，框架111的两个相对表面)上的状态，但是也可在后续工艺期间形成布线层112。可通过使用激光钻孔和/或机械钻孔或喷砂在框架111中形成通孔H5。通孔H5可贯穿其上形成有布线层112的框架111的一个或更多个表面。接下来，可将粘合膜210附着到框架111的下侧，并且可将无源组件125和126在通孔H5中设置在粘合膜120上。粘合膜210可以为膜，但不限于此。另外，其中设置有无源组件125和126的通孔H5可分开为两个区域，但是也可彼此连接为单个通孔。
其后，可使用第一包封剂131包封框架111以及无源组件125和126。可通过对未固化的膜进行层压然后将该膜固化的方法形成第一包封剂131，或者也可通过涂敷液体材料然后将该液态材料固化的方法形成第一包封剂131。接下来，可去除粘合膜210。作为去除粘合膜210的方法，可使用机械方法。
其后，如图14中所示，可通过使用ABF层压方法等在粘合膜210从其去除的部分或表面上形成第一绝缘层141a，并且可去除框架111的一部分以在第一包封剂131中形成通孔H1。图14示出了去除框架111的一部分以形成通孔H1的形式。可一起去除框架111和第一包封剂131以形成通孔H1并且在一些情况下，可仅去除第一包封剂131。通孔H1还可延伸穿过第一绝缘层141a。
其后，如图15中所示，通过激光过孔加工在第一绝缘层141a中形成通路孔之后，可通过诸如SAP或MSAP的镀覆工艺形成第一布线层142a和第一连接过孔143a。第一布线层142a和第一连接过孔143a可各自包括种子层和导体层，导体层的厚度大于种子层的厚度。另外，可通过镀覆工艺等在通孔H1的内壁和第一包封剂131的上表面上形成金属层151和156。接下来，可将粘合膜211附着到第一绝缘层141a的下部，并且可将半导体芯片120按照面朝下的形式附着到粘合膜211。如上所述，半导体芯片120的厚度可小于无源组件125和126中的每个的厚度，并且也可小于框架111的厚度。
接下来，如图16中所示，可通过使用分配器300在通孔H1中围绕半导体芯片120选择性地涂敷包封材料而形成第二包封剂132。因此，可包封半导体芯片120。通过这样的选择性涂敷工艺，可在有限的区域(例如，第一包封剂131的通孔H1)中有效地形成第二包封剂132，并且可实现紧凑的封装件。然而，除了这样的选择性涂敷工艺之外，第二包封剂132还可通过对未固化的膜进行层压然后将该膜固化的方法形成，并且还可通过涂敷液体材料然后将该液体材料固化的方法形成。
另外，第二包封剂132的高度可通过调节从分配器300喷射的包封材料的量来调节，并且如图17中所示，第二包封剂132的上表面的高度可小于第一包封剂131的上表面的高度。与此不同，当增大包封材料的量时，第二包封剂132的一部分还可覆盖第一包封剂131的上表面。也就是说，如图18中所示，第二包封剂132可覆盖第一包封剂131的上表面的仅一部分。在这种情况下，第二包封剂132的覆盖第一包封剂131的上表面的区域可仅存在于其中具有半导体芯片120的通孔H1的附近。另外，第二包封剂132的上表面可具有向上凸起的形状。如此，第二包封剂132仅形成在局部区域上，但是在本示例性实施例中，不排除第二包封剂132的一部分稍微溢出到第一包封剂131的围绕半导体芯片120的区域。
其后，可通过如下步骤来形成连接结构140：去除粘合膜211，然后通过在第一绝缘层141a和半导体芯片120的有效表面上层压感光介电(PID)材料等形成第二绝缘层141b，并且通过光刻过孔加工形成通路孔，然后类似地通过镀覆工艺形成第二布线层142b和第二连接过孔143b。第二布线层142b和第二连接过孔143b也可均包括种子层和导体层。接下来，可通过层压方法或涂覆方法在连接结构上140上形成钝化层150。另外，可通过镀覆工艺在形成在钝化层150的开口中形成凸块下金属层160。凸块下金属层160也可包括种子层和导体层。接下来，当电连接结构170形成在凸块下金属层160上时，可制造根据上述示例的半导体封装件100。
图19至图22示出了根据变形示例的半导体封装件。在下文中，将主要描述上述示例性实施例中的变形部分。
首先，根据图19的示例性实施例的半导体封装件还可包括设置在第二包封剂132上的背侧金属层181。在这种情况下，可使用覆盖背侧金属层181的覆盖层190以保护背侧金属层181。覆盖层190可包括绝缘树脂和无机填料，但可不包括玻璃纤维。例如，覆盖层190可利用ABF形成，但不限于此。钝化层150和覆盖层190可包括相同的材料，并且可用于利用对称效应而控制热膨胀系数(CTE)。
背侧金属层181可设置为覆盖半导体芯片120以及无源组件125和126并且可通过贯穿第一包封剂131和第二包封剂132的背侧金属过孔182连接到布线层112等。由于半导体芯片120以及无源组件125和126可通过背侧金属层181和背侧金属过孔182而被屏蔽层包围，因此可进一步改善EMI屏蔽效果和散热效果。背侧金属层181和背侧金属过孔182中的每个的材料可以为导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。背侧金属层181和背侧金属过孔182可用作接地件，并且在这种情况下，背侧金属层181和背侧金属过孔182可通过金属层152(见图11)、布线层112等电连接到连接结构140的布线层142a和142b的接地件。背侧金属层181可具有覆盖第二包封剂132的大部分上表面的板形式。
在根据图20的示例性实施例的半导体封装件中，框架111可包括：布线层112a，分别设置在框架111的下表面和上表面上；以及布线过孔113，贯穿框架111并且使布线层112a彼此连接。另外，如所示出的，布线过孔113可具有沙漏形形状。框架111可具有其中形成有形成通孔的金属层151的结构，并且可执行电磁波屏蔽功能、散热功能等。金属层151可包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金，但不限于此。在这种情况下，可去除第一包封剂131的一部分和第二包封剂132的一部分以形成敞开区域H7。结果，可使布线层112a的至少一部分暴露。
根据图21的示例性实施例的半导体封装件还可具有变形形式的框架，并且可包括：第一框架111a，与连接结构140接触；第一布线层112a，与连接结构140接触并且嵌在第一框架111a中；第二布线层112b，设置在第一框架111a的与第一框架111a的其中嵌有第一布线层112a的一个表面相对的另一表面上；第二框架111b，设置在第一框架111a上并且覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二框架111b上。第一布线层112a、第二布线层112b和第三布线层112c可电连接到连接垫122。第一布线层112a和第二布线层112b可通过贯穿第一框架111a的第一过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过贯穿第二框架111b的第二过孔113b彼此电连接。另外，与上述示例性实施例类似，可去除第一包封剂131的一部分和第二包封剂132的一部分以形成敞开区域H7。结果，可使第三布线层112c的至少一部分暴露。
第一布线层112a可凹入到第一框架111a中。如上所述，当第一布线层112a凹入到第一框架111a中并且第一框架111a的下表面和第一布线层112a的下表面之间具有台阶时，可防止第一包封剂131的材料渗出而污染第一布线层112a的现象。布线层112a、112b和112c中的每个的厚度可大于连接结构140的布线层142a和142b中的每个的厚度。
框架111a和111b中的每个的材料没有具体地限制。例如，绝缘材料可被用作框架111a和111b的材料。在这种情况下，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-upFilm)等)可用作绝缘材料。可选地，PID树脂也可用作绝缘材料。
当形成用于第一过孔113a的孔时，第一布线层112a的垫中的一些垫可用作阻挡件，因此，在工艺中可以有利的是第一过孔113a中的每个具有上表面的宽度大于下表面的宽度的锥形形状。在这种情况下，第一过孔113a可与第二布线层112b的垫图案一体化。另外，当形成用于第二过孔113b的孔时，第二布线层112b的垫中的一些垫可用作阻挡件，因此，在工艺中可以有利的是第二过孔113b中的每个具有上表面的宽度大于下表面的宽度的锥形形状。在这种情况下，第二过孔113b可与第三布线层112c的垫图案一体化。
在图22的示例性实施例的情况下，半导体封装件可包括：第一框架111a；第一布线层112a和第二布线层112b，分别设置在第一框架111a的下表面和上表面上；第二框架111b，设置在第一框架111a的下表面上并且覆盖第一布线层112a的至少一部分；第三布线层112c，设置在第二框架111b的下表面上；第三框架111c，设置在第一框架111a的上表面上并且覆盖第二布线层112b的至少一部分；以及第四布线层112d，设置在第三框架111c的上表面上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接垫122。由于半导体封装件可包括更多数量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。因此，可抑制基于在形成连接结构140的工艺中出现的缺陷的良率降低。另外，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过贯穿第一框架111a的第一过孔113a、贯穿第二框架111b的第二过孔113b和贯穿第三框架111c的第三过孔113c彼此电连接。另外，与上述示例性实施例类似，可去除第一包封剂131的一部分和第二包封剂132的一部分以形成敞开区域H7。结果，可使第四布线层112d的至少一部分暴露。
第一框架111a可包括与第二框架111b和第三框架111c的绝缘材料不同的绝缘材料。例如，第一框架111a可以为例如包括芯材料、填料和绝缘树脂的半固化片，第二框架111b和第三框架111c可以为包括填料和绝缘树脂的ABF或PID材料，但不限于此。类似地，贯穿第一框架111a的第一过孔113a的直径(例如，平均直径)可大于贯穿第二框架111b的第二过孔113b的直径(例如，平均直径)和贯穿第三框架111c的第三过孔113c的直径(例如，平均直径)。类似地，布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的布线层142a和142b中的每个的厚度。
图23是示出根据本公开中的示例性实施例的半导体封装件应用到电子装置的示意性平面图。
参照图23，近来，根据用于移动设备1100A和1100B的显示器的尺寸增大，增大电池容量的期望正在增加。根据电池容量增大，在移动装置中被电池1180占据的面积已经增大。因此，已经要求减小印刷电路板1110(诸如主板)的尺寸。结果，由于组件的安装面积的减小，被包括PMIC和无源组件的模块1150占据的面积因此变得逐渐减小。在这种情况下，当根据上述示例性实施例的半导体封装件应用到模块1150时，由于可显著减小尺寸。因此可有效地使用如上所述的减小的面积。
在本公开中，已经使用了术语“下侧”、“下部”、“下表面”等来表示相对于附图的截面的向下的方向，并且已经使用了术语“上侧”、“上部”、“上表面”等来表示与由术语“下侧”、“下部”、“下表面”等所表示的方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不受如上所述定义的方向的具体限制，并且上部和下部的概念可随时变化。
在说明书中，组件与另一组件的“连接”的含义包括两个组件之间通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”指的是包括物理连接和物理断开的概念。可理解的是，当利用“第一”和“第二”来提及元件时，该元件并不由此受到限制。它们可仅用于将该元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被命名为第二组件，并且类似地，第二组件也可被命名为第一组件。
在此使用的术语“示例性实施例”不指代相同的示例性实施例，而是被提供来强调与另一示例性实施例的特征或特性不相同的特定的特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非其中提供了相反或相矛盾的描述，否则在特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例而不限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式也包括复数形式。
如上所述，根据本公开中的示例性实施例，可显著减小半导体芯片和无源组件的安装面积，并可显著减小半导体芯片和无源组件之间的电路径。此外，半导体芯片可具有减小的厚度并且可有利于实现小型化。
虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变形。

Claims (20)

1.一种半导体封装件，包括：
连接结构，包括绝缘层、设置在所述绝缘层上的布线层以及贯穿所述绝缘层并且连接到所述布线层的连接过孔；
框架，设置在所述连接结构上并且具有一个或更多个通孔；
半导体芯片和无源组件，在所述框架的所述一个或更多个通孔中设置在所述连接结构上；
第一包封剂，覆盖所述无源组件的至少一部分；以及
第二包封剂，覆盖所述半导体芯片的至少一部分，
其中，所述第一包封剂的上表面和所述第二包封剂的上表面是所述第一包封剂和所述第二包封剂的背离所述连接结构的表面，并且所述第二包封剂的所述上表面定位在高于、等于或低于所述第一包封剂的所述上表面的高度处。
2.根据权利要求1所述的半导体封装件，其中，所述第一包封剂的所述上表面和所述第二包封剂的所述上表面共面。
3.根据权利要求1所述的半导体封装件，其中，所述第二包封剂不延伸到所述第一包封剂的所述上表面上。
4.根据权利要求1所述的半导体封装件，其中，所述半导体芯片的厚度小于所述无源组件的厚度，其中，所述半导体芯片的所述厚度为从所述半导体芯片的上表面正交地测量至所述连接结构的其上设置有所述半导体芯片的表面的厚度，所述无源组件的厚度为从所述无源组件的上表面正交地测量至所述连接结构的其上设置有所述无源组件的表面的厚度。
5.根据权利要求1所述的半导体封装件，其中，所述半导体芯片和所述无源组件设置在所述一个或更多个通孔的同一通孔中。
6.根据权利要求5所述的半导体封装件，其中，所述第一包封剂设置在所述同一通孔中以具有延伸穿过所述第一包封剂的通孔，并且
所述半导体芯片设置在延伸穿过所述第一包封剂的所述通孔中。
7.根据权利要求6所述的半导体封装件，其中，金属层设置在延伸穿过所述第一包封剂的所述通孔的内壁上。
8.根据权利要求7所述的半导体封装件，其中，设置在延伸穿过所述第一包封剂的所述通孔的所述内壁上的所述金属层延伸以覆盖所述第一包封剂的所述上表面，并且
所述第二包封剂的所述上表面和形成在所述第一包封剂的所述上表面上的所述金属层的上表面共面。
9.根据权利要求1所述的半导体封装件，其中，所述半导体芯片和所述无源组件设置在所述一个或更多个通孔中的不同通孔中。
10.根据权利要求1所述的半导体封装件，其中，金属层设置在所述框架的所述一个或更多个通孔中的每个的内壁上。
11.根据权利要求1所述的半导体封装件，其中，所述半导体芯片被设置为使得所述半导体芯片的连接垫面向所述连接结构。
12.根据权利要求11所述的半导体封装件，其中，所述连接结构的其上设置有所述半导体芯片的区域的厚度和所述连接结构的其上设置有所述无源组件的区域的厚度彼此不同。
13.根据权利要求12所述的半导体封装件，其中，所述连接结构的其上设置有所述半导体芯片的所述区域的所述厚度小于所述连接结构的其上设置有所述无源组件的所述区域的所述厚度。
14.一种半导体封装件，包括：
连接结构，包括绝缘层、设置在所述绝缘层上的布线层以及贯穿所述绝缘层并且连接到所述布线层的连接过孔；
框架，设置在所述连接结构上并且具有一个或更多个通孔；
半导体芯片和无源组件，在所述框架的所述一个或更多个通孔中设置在所述连接结构上；
第一包封剂，覆盖所述无源组件的至少一部分；以及
第二包封剂，覆盖所述半导体芯片的至少一部分，
其中，所述第二包封剂仅覆盖所述第一包封剂的背离所述连接结构的上表面的一部分。
15.根据权利要求14所述的半导体封装件，其中，所述第一包封剂的仅位于所述半导体芯片的附近的区域被所述第二包封剂覆盖。
16.根据权利要求14所述的半导体封装件，其中，所述第二包封剂的背离所述连接结构的上表面具有向上凸起的形状。
17.一种半导体封装件，包括：
连接结构，包括绝缘层、通过所述绝缘层彼此间隔开的多个布线层以及在布线层之间延伸穿过所述绝缘层的多个连接过孔；
框架，设置在所述连接结构上并且具有延伸穿过所述框架的至少一个通孔；
半导体芯片，在所述至少一个通孔中设置在所述连接结构上，并且具有多个连接垫，所述多个连接垫设置在所述半导体芯片的面对所述连接结构的有效表面上；
无源组件，在所述至少一个通孔中设置在所述连接结构上；
第一包封剂，包封所述无源组件的至少一部分；
第二包封剂，覆盖所述半导体芯片的至少一部分；以及
金属层，在所述半导体芯片和所述无源组件之间设置在所述第一包封剂或所述第二包封剂的侧壁上。
18.根据权利要求17所述的半导体封装件，其中，所述无源组件设置为与所述连接结构接触，并且所述半导体芯片设置为与所述连接结构接触。
19.根据权利要求17所述的半导体封装件，其中，所述金属层从所述连接结构沿着所述第一包封剂的所述侧壁延伸大于所述框架的厚度的距离。
20.根据权利要求17所述的半导体封装件，其中，所述金属层电连接到所述连接结构的布线层。
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