CN111613602A - 半导体封装件 - Google Patents

半导体封装件 Download PDF

Info

Publication number
CN111613602A
CN111613602A CN202010115046.3A CN202010115046A CN111613602A CN 111613602 A CN111613602 A CN 111613602A CN 202010115046 A CN202010115046 A CN 202010115046A CN 111613602 A CN111613602 A CN 111613602A
Authority
CN
China
Prior art keywords
disposed
semiconductor package
insulating layer
connection structure
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010115046.3A
Other languages
English (en)
Inventor
崔在薰
姜思尹
金兑昱
吴华燮
崔朱伶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111613602A publication Critical patent/CN111613602A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本公开提供了一种半导体封装件，所述半导体封装件包括：连接结构，具有彼此相对的第一表面和第二表面并且包括第一重新分布层；半导体芯片，设置在所述连接结构的所述第一表面上，并且包括连接到所述第一重新分布层的连接垫；包封剂，设置在所述连接结构的所述第一表面上并且包封所述半导体芯片；第二重新分布层，设置在所述包封剂上；布线结构，使所述第一重新分布层和所述第二重新分布层彼此连接并且沿堆叠方向延伸；以及散热元件，设置在所述连接结构的所述第二表面的至少一部分上。

Description

半导体封装件
本申请要求于2019年2月26日在韩国知识产权局提交的第10-2019-0022542号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件。
背景技术
涉及半导体芯片的技术开发的重大的近期趋势已是减小在半导体芯片中使用的组件的尺寸。因此，在封装技术领域，根据对小尺寸半导体芯片的需求的迅速增长，对于在能够实现大量的引脚的同时具有紧凑尺寸的半导体封装件的需求已在不断增长。
为满足如上所述的技术需求而提出的一种类型的封装技术可以是扇出型半导体封装件。这样的扇出型半导体封装件尺寸紧凑，并且可通过将连接端子重新分布到与半导体芯片叠置的区域之外的区域来实现大量的引脚。此外，近来已要求半导体封装件改善散热特性。
发明内容
本公开的一方面可提供一种具有改善的散热特性的半导体封装件。
根据本公开的一方面，一种半导体封装件可包括：连接结构，具有彼此相对的第一表面和第二表面并且包括第一重新分布层；半导体芯片，设置在所述连接结构的所述第一表面上，并且包括连接到所述第一重新分布层的连接垫；包封剂，设置在所述连接结构的所述第一表面上并且覆盖所述半导体芯片；第二重新分布层，设置在所述包封剂上；布线结构，使所述第一重新分布层和所述第二重新分布层彼此连接并且沿堆叠方向延伸；以及散热元件，设置在所述连接结构的所述第二表面的至少一部分上。
根据本公开的另一方面，一种半导体封装件可包括：框架，具有彼此相对的第一表面和第二表面并且包括通孔和布线结构，所述通孔穿过所述第一表面和所述第二表面，所述布线结构使所述第一表面和所述第二表面彼此连接；连接结构，设置在所述框架的所述第一表面上并且包括连接到所述布线结构的第一重新分布层；半导体芯片，设置在所述通孔中且位于所述连接结构上，并且包括连接到所述第一重新分布层的连接垫；包封剂，包封设置在所述通孔中的所述半导体芯片；第二重新分布层，设置在所述框架的所述第二表面上并且连接到所述布线结构；以及散热元件，设置在所述连接结构的至少一部分上。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的示意性截面图；
图4示出了示出扇入型半导体封装件的封装工艺的一系列示意性截面图；
图5是示出安装在中介基板上并且最终安装于电子装置的主板上的扇入型半导体封装件的示意性截面图；
图6是示出嵌在中介基板中并且最终安装于电子装置的主板上的扇入型半导体封装件的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图；
图9是示出根据本公开的示例实施例的半导体封装件的示意性截面图；
图10是沿着图9的半导体封装件的线I-I′截取的平面图；
图11A至图11D是示出制造根据示例实施例的半导体封装件的方法的工艺的截面图；
图12是示出根据示例实施例的半导体封装件的示意性截面图；
图13是示出图12的半导体封装件的平面图；
图14是示出根据示例实施例的半导体封装件的示意性截面图；
图15是示出图14的半导体封装件的平面图；以及
图16是示出根据示例实施例的半导体封装件的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开的示例实施例。在附图中，为了清楚起见，可夸大或简化组件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是可包括根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件之中的应用处理器，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作半导体的成品产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是被封装并且在封装的状态下在电子装置等中使用。
普遍使用半导体封装的原因在于，就电连接而言，半导体芯片与电子装置的主板之间的电路宽度通常存在差异。详细地，半导体芯片的连接垫(pad，或称为“焊盘”或“焊垫”)的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸与主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸与半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且因此，使用封装技术以用于缓解半导体芯片与主板之间的电路宽度的差异是有利的。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的示意性截面图，图4示出了示出扇入型半导体封装件的封装工艺的一系列示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如氧化物膜、氮化物膜等)，形成在主体2221的一个表面上并且覆盖连接垫2222的至少部分。在这种情况下，由于连接垫2222非常小，因此会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接垫2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251以具有延伸通过开口2251的凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有其中半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子通常需要设置在半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，可能难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出安装在中介基板上并且最终安装于电子装置的主板上的扇入型半导体封装件的示意性截面图，图6是示出嵌在中介基板中并且最终安装于电子装置的主板上的扇入型半导体封装件的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2301再次重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外表面可用包封剂2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，在扇入型半导体封装件2200嵌在中介基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板(例如，2500)上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板(例如，2301或2302)上，然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外表面可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。可在凸块下金属层2160上进一步形成焊球2170。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
在本制造工艺中，可在将包封剂2130形成在半导体芯片2120的外部之后形成连接构件2140。在这种情况下，执行用于形成连接构件2140的工艺，以形成重新分布层2142以及将重新分布层和半导体芯片2120的连接垫2122彼此连接的过孔，过孔2143可因此具有朝向半导体芯片2120减小的宽度(见放大区域)。
如上所述，扇出型半导体封装件可具有其中半导体芯片的I/O端子通过形成在半导体芯片2120上的连接构件2140重新分布并且设置在半导体芯片2120的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子通常需要设置在半导体芯片的内部(例如，在封装件上的半导体芯片的覆盖区之内)。因此，当半导体芯片的尺寸减小时，球的尺寸和节距通常需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，扇出型半导体封装件具有半导体芯片2120的I/O端子通过形成在如上所述的半导体芯片上的连接构件2140来重新分布并且设置在半导体芯片2120的外部(例如，从半导体芯片的覆盖区向外设置)的形式。因此，即使在半导体芯片2120的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到半导体芯片2120的区域/覆盖区的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度来实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式来实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装技术指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术。扇出型半导体封装件是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且扇入型半导体封装件嵌在其中)的概念不同的概念。
图9是根据示例实施例的半导体封装件的示意性截面图，图10是沿着图9的半导体封装件的线I-I′截取的平面图。
参照图9和图10，根据本示例实施例的半导体封装件100包括：连接结构140，具有彼此相对的第一表面140A和第二表面140B；半导体芯片120，设置在连接结构140的第一表面140A上；以及包封剂130，设置在连接结构140的第一表面140A上并且包封半导体芯片120。包封剂130包括包封半导体芯片120的包封部和设置在包封部上的绝缘树脂层。
本示例实施例中使用的连接结构140包括多个(例如，至少两个)绝缘层141和包括两层的第一重新分布层145，并且半导体芯片120的连接垫120P可连接到第一重新分布层145。
如图9中所示，半导体封装件100包括：框架110，具有彼此相对的第一表面110A和第二表面110B；以及第二重新分布层155，设置在框架110的第一表面110A上。
框架110可设置在连接结构140的第一表面140A上，并且包括将半导体芯片120容纳在其中的腔110H。框架110包括将框架110的上表面和下表面彼此连接的布线结构。本示例实施例中使用的布线结构可包括三层布线图案112a、112b和112c以及将布线图案112a、112b和112c彼此连接的第一布线过孔113a和第二布线过孔113b，但不限于此。在另一实施例(见图16)中，布线结构可包括不同数量的层或者可形成为不同的结构。框架110的布线结构(具体地，第一布线图案112a)可连接到连接结构140的第一重新分布层145。
在该示例实施例中，包封剂130延伸以覆盖框架110的下表面。第二重新分布层155可设置在包封剂130上并且电连接到布线结构(具体地，第三布线图案112c)。第二重新分布层155可包括设置在包封剂130上的重新分布图案152，并且包括穿过包封剂130的延伸部并连接到第三布线图案112c的重新分布过孔153。
本示例实施例中使用的散热系统可包括设置在连接结构140的第二表面140B上的散热元件195。散热元件195可通过使用粘合层191结合到连接结构140。例如，粘合层191可包括热界面材料(TIM)。如果粘合层191具有导电性，则可在连接结构140上存在额外的绝缘层(例如，钝化层)。
由于半导体芯片120的有效表面(半导体芯片120的其上设置有连接垫120P的表面)用作热源，因此，如在本示例实施例中所示，散热元件195可设置在连接结构140上以减小到半导体芯片120的有效表面的距离，从而显著改善散热效果。尽管连接结构140位于半导体芯片120与散热元件195之间，但连接结构140由于其包括相对薄并且利用高导热性金属(例如，Cu)形成的第一重新分布层145而不太可能阻碍散热。
如图9和图10中所示，散热元件195可具有与连接结构140的表面面积对应的表面面积。例如，散热元件195可设置为基本覆盖连接结构140的第二表面140B的整个表面面积，但不限于此。例如，散热元件195可设置为覆盖连接结构140的第二表面140B的仅一部分，在这种情况下，第二表面140B的其余部分可设置为用于安装表面安装组件(诸如无源组件)的区域(见图12和图14)。
在下文中，将更详细地描述根据本示例实施例的半导体封装件100的主要组件。
根据形成框架110所利用的材料，框架110可用于进一步增强半导体封装件100的刚性，并且还可起到其他作用(诸如确保包封剂130的均匀厚度)。设置在框架110的腔110H内的半导体芯片120可与框架110的内侧壁间隔开预定距离。框架110可设置为围绕半导体芯片120的侧表面。然而，框架110不限于此，而可按照其他形式进行各种修改以履行其他功能。
框架110包括：第一绝缘层111a，与连接结构140相邻；第一布线图案112a，与连接结构140相邻并且埋设在第一绝缘层111a中；第二布线图案112b，设置在第一绝缘层111a的与第一绝缘层111a的其中埋设有第一布线图案112a的一个表面相对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a上并且覆盖第二布线图案112b；以及第三布线图案112c，设置在第二绝缘层111b上。第一布线图案112a、第二布线图案112b和第三布线图案112c通过穿过第一绝缘层111a的第一布线过孔113a和穿过第二绝缘层111b的第二布线过孔113b彼此电连接。第一布线图案112a和第三布线图案112c可分别电连接到第一重新分布层145和第二重新分布层155。
当第一布线图案112a如在本示例实施例中那样埋设在第一绝缘层111a中时，能够显著减小由于第一布线图案112a的厚度而形成的台阶，并且连接结构140的绝缘距离可因此变得更加均匀。第一布线图案112a可凹入到第一绝缘层111a中，使得第一绝缘层111a的所述一个表面和第一布线图案112a的上表面可具有形成在它们之间的台阶。在这种情况下，这样的台阶能够用于防止包封剂130的材料渗出以污染第一布线图案112a。由于连接结构140通过半导体工艺等制造为小的厚度，而框架110能够通过基板工艺制造为足够的厚度，因此框架110的第一布线图案112a、第二布线图案112b和第三布线图案112c中的每个的厚度可大于连接结构140的重新分布图案142中的每个的厚度。
例如，第一绝缘层111a和第二绝缘层111b可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者其中热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在芯材料(诸如玻璃纤维、玻璃布和玻璃织物)中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4和双马来酰亚胺三嗪(BT))。可选地，在一些示例实施例中，可使用感光介电(PID)树脂用于第一绝缘层111a和第二绝缘层111b。就保持刚性而言，半固化片可优选地用于第一绝缘层111a和第二绝缘层111b。
第一布线图案112a、第二布线图案112b和第三布线图案112c可用于使半导体芯片120的连接垫120P重新分布。第一布线图案112a、第二布线图案112b和第三布线图案112c可包含导电材料(诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)和钛(Ti)，或者它们的合金)。第一布线图案112a、第二布线图案112b和第三布线图案112c可根据相应层的设计而履行各种功能。例如，第一布线图案112a、第二布线图案112b和第三布线图案112c中的每个可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。具体地，S图案包括除GND图案、PWR图案等之外的各种信号图案(诸如数据信号图案)。另外，第一布线图案112a、第二布线图案112b和第三布线图案112c可包括过孔垫、布线垫、球垫等。
第一布线过孔113a和第二布线过孔113b可使形成在不同的绝缘层111a和111b上的第一布线图案112a、第二布线图案112b和第三布线图案112c彼此电连接，以在框架110内形成具有层间连接路径的布线结构。第一布线过孔113a和第二布线过孔113b可使用上述导电材料中的至少一种形成。第一布线过孔113a和第二布线过孔113b中的每个可以是填充有导电材料的填充型过孔，或者其中导电材料沿着通路孔中的每个的内壁形成的共形型过孔。此外，根据工艺，当在截面中观察时，第一布线过孔113a和第二布线过孔113b可具有彼此相同的渐缩方向的锥形形状(即，上部的宽度小于下部的宽度的锥形形状)。当通过相同的镀覆工艺形成时，第一布线过孔113a和第二布线过孔113b可分别与第二布线图案112b和第三布线图案112c一体化。
半导体芯片120可以是其中在单个芯片中集成数百至数百万个组件的集成电路(IC)。例如，IC可以是诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片。更具体地，半导体芯片120可以是应用处理器(AP)，但不限于此。半导体芯片120可以是诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器芯片，诸如模拟数字转换器、专用IC(ASIC)等的逻辑芯片，或者诸如电源管理IC(PMIC)的其他类型的芯片，或者可使用它们的组合用于半导体芯片120。
半导体芯片120可使用有效晶圆形成，在这种情况下，可使用硅(Si)、锗(Ge)、砷化镓(GaAs)等用作用于形成主体部121的基体材料。主体部121可具有形成在其中的各种电路。连接垫120P用于使半导体芯片120电连接到其他组件，并且可利用导电材料(诸如铝(Al)和铜(Cu))形成且不限于此。使连接垫120P敞开的钝化层可形成在主体部的有效表面上。钝化层可以是氧化物层、氮化物层等，或者可具有包括氧化物层和氮化物层两者的双层。由于钝化层的厚度，连接垫120P的上表面可相对于包封剂130的上表面具有台阶，因此，包封剂130可填充钝化层与连接结构140之间的空间的至少部分。在这种情况下，可在一定程度上防止包封剂130渗出到连接垫120P的上表面。绝缘层(未示出)可进一步设置在其他合适的区域上。由于半导体芯片120可以是裸片，因此连接垫120P可与连接结构140的重新分布过孔143物理接触。根据半导体芯片120的类型，可在半导体芯片120的有效表面上存在额外的重新分布层(未示出)，并且半导体芯片120可具有其中凸块(未示出)等连接到连接垫120P的结构。
包封剂130可用于保护框架110、半导体芯片120等。包封剂130的包封形式不限于任意特定形式，只要其围绕框架110和半导体芯片120中的每个的至少部分即可。例如，包封剂130可覆盖框架110以及半导体芯片120的无效表面(其上没有形成连接垫120P的表面)，并且填充腔110H的至少部分。由于包封剂130填充腔110H，因此，根据形成包封剂130的材料的类型，包封剂130可用作粘合剂并且同时减少半导体芯片120的屈曲。
例如，包封剂130的材料可以是，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者其中热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在芯材料(诸如玻璃纤维)中的树脂，但不限于此。在一些示例实施例中，包封剂130的材料可以是可固化树脂(诸如半固化片、ABF、FR-4和BT，或者感光绝缘环氧(PIE)树脂)。
连接结构140的第一重新分布层145可使半导体芯片120的连接垫120P重新分布。半导体芯片120的具有各种功能的数十至数百个连接垫120P可通过连接结构140重新分布，并且可根据功能通过电连接金属170物理连接和/或电连接到外部组件。
连接结构140包括：绝缘层141，设置为与框架110和半导体芯片120相邻；重新分布图案142，设置在绝缘层141上；以及重新分布过孔143，穿过绝缘层141以使连接垫120P和重新分布图案142彼此连接。虽然在图9中，连接结构140被示出为包括两个绝缘层141和具有两层的第一重新分布层145，但在其他示例实施例中，第一重新分布层145可实现为单层或者三层或更多层。
绝缘层141可使用除上述绝缘材料之外的材料形成，诸如感光绝缘材料(例如，PID树脂)。当绝缘层141具有感光性能时，能够更薄地制造绝缘层141，从而便于实现重新分布过孔143的精细节距。在一些示例实施例中，绝缘层141中的每个可以是包括绝缘树脂和无机填料的感光绝缘层。如果绝缘层141设置为多层，则根据需要它们可以是相同的材料或彼此不同的材料。设置为多层的绝缘层141可加工为使得两个相邻的绝缘层141之间的边界不明显。
第一重新分布层145可用于使连接垫120P大体重新分布，并且可使用上述导电材料中的至少一种来形成。根据相应层的设计，第一重新分布层145可履行各种功能。例如，第一重新分布层145可包括GND图案、PWR图案、S图案等。S图案包括除了GND图案和PWR图案之外的各种信号图案(诸如数据信号图案)，并且可根据需要包括各种形状的垫图案。
重新分布过孔143可使设置在不同层上的重新分布图案142和连接垫120P等电连接，并且可在半导体封装件100内沿竖直(层间)方向形成电路径。可使用上述导电材料中的至少一种来形成重新分布过孔143。重新分布过孔143可利用导电材料完全填充，或者可利用沿着通路孔中的每个的壁形成的导电材料形成。连接结构140的重新分布过孔143中的每个可具有在与第一布线过孔113a和第二布线过孔113b的方向相反的方向上渐缩的锥形形状。更具体地，重新分布过孔143中的每个可具有在第一表面140A处的宽度小于在第二表面140B处的宽度的锥形截面形状。
如上所述，第二重新分布层155可设置在包封剂130上并且连接到框架110的布线结构(具体地，第三布线图案112c)。重新分布过孔153穿过包封剂130的至少部分以使重新分布图案152电连接到第三布线图案112c(第三布线图案112c为框架110的最下布线图案)。形成重新分布图案152和重新分布过孔153的材料也包括上述导电材料，并且在一些示例实施例中可包括诸如铜(Cu)的金属。此外，重新分布图案152和重新分布过孔153均可以是包括种子层和镀层的多个导电层。根据相应层的设计，重新分布图案152可履行各种功能。例如，重新分布图案152可包括GND图案、PWR图案、S图案等。当在截面中观察时，重新分布过孔153中的每个可具有朝向框架110渐缩的锥形形状。
钝化层180可用于保护第二重新分布层155免受外部物理损坏或化学损坏等。钝化层180可包括上述绝缘材料中的至少一种。在一些示例实施例中，钝化层180可包括半固化片、ABF、FR-4、BT、阻焊剂或PID树脂。钝化层180可具有使第二重新分布层155的部分敞开的多个开口。
半导体封装件100可进一步包括：多个凸块下金属(UBM)层160，通过多个开口连接到第二重新分布层155的一部分；以及多个电连接金属170，分别设置在多个UBM层160上。
UBM层160可通过本领域中已知的金属化方法使用本领域中已知的导电材料(诸如金属)形成在钝化层180的开口中。然而，形成UBM层160的方法不限于此。
电连接金属170的数量、间隔、布置等没有特别限制，并且能够由本领域技术人员根据相应层的设计细节进行各种修改。例如，电连接金属170的数量可根据连接垫120P的数量而在从数十至数千的范围内，或者可大于或小于上述范围。
电连接金属170用于使半导体封装件100物理连接和/或电连接到外部组件(诸如电子装置的主板)。电连接金属170可包括低熔点金属的焊料，诸如锡(Sn)-铝(Al)-铜(Cu)焊料。电连接金属170可具有单层或多层。例如，多层可包括铜柱和焊料，单层可包括锡-银焊料或铜。
电连接金属170被示出为具有球形状，但可具有具有固定长度的其他结构，例如焊盘或引脚。因此，能够由于电连接金属170的长度而确保固定量的空间以用于将组件安装在绝缘层141的下方。
电连接金属170中的至少一个设置在扇出区域中。扇出区域是指与半导体芯片120叠置的区域之外的区域。与扇入型封装件相比，扇出型封装件具有优良的可靠性，能够实现多个I/O端子并且能够方便地实现3D互连。此外，与诸如球栅阵列(BGA)封装件和格栅阵列(LGA)封装件的封装件相比，扇出型封装件能够按照较小的厚度制造并且能够具有有竞争力的成本。
在一些示例实施例中，出于散热和屏蔽电磁波的目的，可在腔110H的壁上额外形成金属层。虽然未在图9中示出，但可在腔110H中额外设置履行相同的功能或彼此不同的功能的其他半导体芯片。在一些示例实施例中，可存在多个腔110H，并且可在多个腔110H中的每个中设置半导体芯片120和/或表面安装组件。表面安装组件可包括无源组件(诸如电感器和电容器)。如上所述，能够调节用于放置散热元件195的面积以确保用于表面安装组件的更多空间(见图12和图14)。
图11A至图11D是示出根据示例实施例的半导体封装件的制造方法的工艺的截面图。
参照图11A，在第一粘合膜210上设置半导体芯片120和具有将半导体芯片120容纳在其中的腔110H的框架110，然后形成包封剂130以包封半导体芯片120。
如上所述，除第一绝缘层111a和第二绝缘层111b之外，本示例实施例中使用的框架110还包括布线结构。布线结构包括布线图案112a、112b和112c以及将布线图案112a、112b和112c彼此连接的布线过孔113a和113b。将第一粘合膜210附着到第一绝缘层111a的下表面。例如，第一粘合膜210可以是包含环氧树脂等的带。在框架110的腔110H中安装半导体芯片120，然后可通过使用合适的包封材料形成包封剂130以包封半导体芯片120。包封剂130可延伸到框架110的上表面上并且覆盖第三布线图案112c。
接下来，参照图11B，将第二粘合膜220附着到包封剂130的上表面，并且在去除第一粘合膜210之后，在已从其去除第一粘合膜210的表面上形成连接结构140。
更具体地，可通过以下方法形成连接结构140：在该方法中，使用层压法或涂敷法形成绝缘层141，其后在绝缘层141中形成通路孔，然后通过电镀或非电镀形成重新分布图案142和重新分布过孔143。当使用PID树脂用于绝缘层141时，可通过光刻法形成通路孔以实现精细的节距。
接下来，参照图11C，将第三粘合膜230附着到连接结构140的第二表面140B。在去除第二粘合膜220之后，在已从其去除第二粘合膜220的表面上形成第二重新分布层155、钝化层180和UBM层160。
更具体地，在包封剂130上形成连接到布线结构的第二重新分布层155，并且第二重新分布层155包括重新分布过孔153和重新分布图案152。在包封剂130上形成钝化层180，以覆盖第二重新分布层155，并且在钝化层180中形成多个开口，从而使重新分布图案152的部分暴露。在钝化层180上形成UBM层160，使得UBM层160通过多个开口连接到重新分布图案152。接下来，然后可在UBM层160上形成电连接金属170。可选地，可在附着散热元件195的工艺之后的后续工艺中执行形成电连接金属170的工艺。
接下来，参照图11D，从连接结构140去除第三粘合膜230，并且在已从其去除第三粘合膜230的表面上形成散热元件195。
在去除第三粘合膜230之后，通过使用粘合层191将散热元件195附着到包封剂130的上表面。粘合层191可包括热界面材料(TIM)。因此，由于半导体芯片120的有效表面设置为与散热元件195邻近且在它们之间设置有相对薄的连接结构140，因此能够显著改善散热效果。虽然在上面的描述中，在去除第三粘合膜230之后将粘合层191附着到连接结构140，但不限于此。如图11B中所示，可在形成连接结构140之后、在形成第三粘合膜230之前将粘合层191附着到连接结构140，并且如图11C中所示，可将第三粘合膜230附着到粘合层191。在这种情况下，可在去除第三粘合膜230之后将散热元件195附着到粘合层191。
此外，能够在面板级执行一系列上述工艺，并且通过修改切割工艺，能够在单个工艺中制造多个半导体封装件100。
能够以各种方式修改并且实现本示例实施例中使用的散热系统。例如，可对其上形成有散热元件的区域进行各种修改。
图12是示出根据示例实施例的半导体封装件的示意性截面图，图13是图12的半导体封装件的平面图。
参照图12和图13，除了散热元件195A仅形成在连接结构140的第二表面140B的内区域上以及表面安装组件185设置在连接结构140的第二表面140B的外区域上之外，根据本示例实施例的半导体封装件100A能够被理解为与图9和图10中所示的结构相似。除非另有说明，否则通过参考参照图9和图10中所示的半导体封装件100所述的相同或相似组件的描述，能够较好地理解本示例实施例中的组件。
在本示例实施例中，连接结构140的第二表面140B可分为第一区域140B1和围绕第一区域140B1的第二区域140B2，并且散热元件195A可设置在第一区域140B1上，使得连接结构140的第二区域140B2保持暴露。其上设置有散热元件195A的第一区域140B1与半导体芯片120叠置，因此用作有效的散热路径。根据本示例实施例，其上设置有散热元件195A的区域(第一区域140B1)可具有覆盖与半导体芯片120叠置的区域的足够的表面面积。
多个表面安装组件185可设置在连接结构140的第二区域140B2上并且电连接到第一重新分布层145。例如，表面安装组件185可包括无源组件(诸如电感器和电容器)。如在本示例实施例中所述，能够利用与连接结构140的其上形成有散热元件195A的区域相邻的角部(第二区域140B2)来定位表面安装组件185。
图14是示出根据本公开的示例实施例的半导体封装件的示意性截面图，图15是图14的半导体封装件的平面图。
参照图14和图15，除了散热元件195B具有使连接结构140的第二表面140B的内区域敞开的通孔H以及表面安装组件185设置在连接结构140的第二表面140B的内区域上之外，根据本示例实施例的半导体封装件100B能够被理解为与图9和图10中所示的结构相似。除非另有说明，否则通过参考参照图9和图10中所示的半导体封装件100所述的相同或相似组件的描述，能够较好地理解本示例实施例中的组件。
在本示例实施例中，散热元件195B可具有具有通孔H的结构。连接结构140的第二表面140B可分为第一区域140B1和围绕第一区域140B1的第二区域140B2，并且散热元件195B可设置在连接结构140的第二表面140B上，使得连接结构140的第一区域140B1通过散热元件195B的通孔H暴露。为了提高散热效率，其上设置有散热元件195B的第二区域140B2可设置为与半导体芯片120的至少一部分叠置。
多个表面安装组件185可设置在连接结构140的第一区域140B1上，并且电连接到第一重新分布层145。在本示例实施例中，散热元件195B可由于与先前示例实施例相比具有与半导体芯片120叠置的较小的面积而具有降低的散热性能；然而，由于表面安装组件185设置在第一区域140B1(与连接构件140的其中设置有散热元件195B的角部相邻的区域)上，因此能够更方便地容纳表面安装组件。
图16是根据本公开的示例实施例的半导体封装件的示意性截面图。
参照图16，除了表面安装组件185设置在第二重新分布层155上以及框架110具有不同的布线结构之外，根据本示例实施例的半导体封装件100C能够被理解为与图9和图10中所示的结构相似。除非另有说明，否则通过参考参照图9和图10中所示的半导体封装件100所述的相同或相似组件的描述，能够较好地理解本示例实施例中的组件。
参照图16，多个表面安装组件185可设置在与半导体芯片120叠置的区域上并且连接到第二重新分布层155。在本示例实施例中，除用于UBM层160的第一开口O1之外，用于表面安装组件185的第二开口O2也可形成在钝化层180中，并且多个表面安装组件185可设置在其上，以连接到通过第二开口O2暴露的重新分布图案152。尽管多个表面安装组件185被示出为设置在本示例实施例中以及上述其他示例实施例中，但可以是根据需要设置的单个表面安装组件。
本示例实施例中使用的框架110可具有变型结构，并且其中的布线结构可相应地修改。更具体地，框架110包括：第一绝缘层111a；第一布线图案112a，设置在第一绝缘层111a的一个表面上；第二布线图案112b，设置在第一绝缘层111a的另一表面上；第二绝缘层111b，设置在第一绝缘层111a的所述一个表面上并且覆盖第一布线图案112a的至少部分；第三布线图案112c，设置在第二绝缘层111b的与第二绝缘层111b的其中埋设有第一布线图案112a的一个表面相对的另一表面上；第三绝缘层111c，设置在第一绝缘层111a的所述另一表面上并且覆盖第二布线图案112b的至少部分；第四布线图案112d，设置在第三绝缘层111c的与第三绝缘层111c的其中埋设有第二布线图案112b的一个表面相对的另一表面上；第一布线过孔113a，穿过第一绝缘层111a以使第一布线图案112a和第二布线图案112b彼此电连接；第二布线过孔113b，穿过第二绝缘层111b以使第一布线图案112a和第三布线图案112c彼此电连接；以及第三布线过孔113c，穿过第三绝缘层111c以使第二布线图案112b和第四布线图案112d彼此电连接。因此，本示例实施例中使用的框架110容纳相对较大数量的布线图案112a、112b、112c和112d，并且因此能够进一步简化连接结构140的第一重新分布层145。
第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c中的每个的厚度。第一绝缘层111a可相对较厚以保持基本的刚性，并且可包含第二绝缘层111b和第三绝缘层111c以容纳较大数量的布线图案112c和112d。第一绝缘层111a可包含与第二绝缘层111b或第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包含芯材料(诸如玻璃纤维)、无机填料和绝缘树脂的半固化片，而第二绝缘层111b和第三绝缘层111c中的每个可以是包含无机填料和绝缘树脂的PID树脂或ABF。然而，第一绝缘层111a、第二绝缘层111b和第三绝缘层111c不限于此。类似地，穿过第一绝缘层111a的第一布线过孔113a的直径可比穿过第二绝缘层111b的第二布线过孔113b和穿过第三绝缘层111c的第三布线过孔113c中的每个的直径大。另外，第一布线过孔113a可具有与沙漏或圆柱相似的形状，并且第二布线过孔113b和第三布线过孔113c可具有沿彼此相反的方向渐缩的形状。第一布线图案112a、第二布线图案112b、第三布线图案112c和第四布线图案112d的厚度均可大于连接结构140的重新分布图案142的厚度。
根据这里公开的示例实施例，可提供一种半导体封装件，该半导体封装件通过具有设置为与半导体芯片的有效表面相邻的散热元件而具有显著改善的散热特性。
为了方便起见，这里使用术语“下侧”、“下部”、“下表面”等用于指关于附图的截面向下的方向，而这里使用术语“上侧”、“上部”、“上表面”等用于指与向下的方向相反的方向。然而，这些方向是为了便于描述而定义的，权利要求不受如上所述定义的方向的特别限制，并且上部和下部的概念可彼此交换。
在整个说明书中，元件“连接到”或“结合到”到另一元件的陈述包括所述元件通过粘合层等间接连接或结合到所述另一元件的情况，以及所述元件直接连接或结合到所述另一元件的情况。此外，当元件“电连接”到另一元件时，所述元件可与所述另一元件物理连接或者可不与所述另一元件物理连接。此外，这里使用的术语“第一”、“第二”以及它们的任意变化不表示元件的任意顺序或重要性，而是出于将一个元件与另一元件区分开的目的。例如，在不脱离本公开的范围的情况下，第一元件可被称为第二元件，相似地，第二元件可被称为第一元件。
这里使用的术语“示例实施例”不是指相同的示例实施例，而是被提供用于强调与另一示例实施例的特定的特征或特性不同的特定的特征或特性。然而，这里描述的示例实施例能够通过整体或部分地彼此组合来实现。例如，除非其中提供了相反或矛盾的描述，否则在特定示例实施例中描述的一个元件，即使其未在另一示例实施例中描述，仍可被理解为与另一示例实施例相关的描述。
这里使用的术语仅用于示出示例实施例而不限制本公开的范围。此外，除非另有特别说明，否则单数的使用包括复数。
尽管上面已经示出并且描述了示例实施例，但是对于本领域技术人员将明显的是，可在不脱离由所附权利要求限定的本发明的范围的情况下做出修改和改变。

Claims (17)

1.一种半导体封装件，包括：
连接结构，具有彼此相对的第一表面和第二表面并且包括第一重新分布层；
半导体芯片，设置在所述连接结构的所述第一表面上，并且包括连接到所述第一重新分布层的连接垫；
包封剂，设置在所述连接结构的所述第一表面上并且包封所述半导体芯片；
第二重新分布层，设置在所述包封剂上；
布线结构，使所述第一重新分布层和所述第二重新分布层彼此连接并且沿堆叠方向延伸；以及
散热元件，设置在所述连接结构的所述第二表面的至少一部分上。
2.如权利要求1所述的半导体封装件，其中，所述散热元件设置在所述连接结构的所述第二表面的整个区域上。
3.如权利要求1所述的半导体封装件，所述半导体封装件还包括至少一个表面安装组件，所述至少一个表面安装组件连接到所述第二重新分布层并且从与所述堆叠方向平行的视角看，所述至少一个表面安装组件设置在与所述半导体芯片叠置的区域上。
4.如权利要求1所述的半导体封装件，其中，所述连接结构的所述第二表面包括第一区域和围绕所述第一区域的第二区域，并且所述散热元件设置在所述第二区域上以使所述连接结构的所述第一区域暴露。
5.如权利要求4所述的半导体封装件，所述半导体封装件还包括至少一个表面安装组件，所述至少一个表面安装组件设置在所述连接结构的所述第一区域上并且连接到所述第一重新分布层。
6.如权利要求1所述的半导体封装件，其中，所述连接结构的所述第二表面包括第一区域和围绕所述第一区域的第二区域，并且所述散热元件设置在所述第一区域上以使所述连接结构的所述第二区域暴露。
7.如权利要求6所述的半导体封装件，所述半导体封装件还包括至少一个表面安装组件，所述至少一个表面安装组件设置在所述连接结构的所述第二区域上并且连接到所述第一重新分布层。
8.如权利要求1所述的半导体封装件，所述半导体封装件还包括框架，所述框架设置在所述连接结构的所述第一表面上并且具有将所述半导体芯片容纳在其中的通孔，其中，所述布线结构穿过所述框架。
9.如权利要求8所述的半导体封装件，其中，所述包封剂包括延伸部，所述延伸部覆盖所述框架的与同所述连接结构的所述第一表面接触的一个表面相对的另一表面，并且所述第二重新分布层包括：重新分布图案，设置在所述包封剂上；以及重新分布过孔，穿过所述延伸部并且连接到所述重新分布图案。
10.如权利要求8所述的半导体封装件，
其中，所述框架包括按顺序一个堆叠在另一个之上的第一绝缘层和第二绝缘层，
其中，所述布线结构包括：
第一布线图案，设置在所述第一绝缘层中并且连接到所述连接结构；
第二布线图案，设置在所述第一绝缘层的一个表面上，所述第一绝缘层的所述一个表面为与设置有所述第一布线图案的一侧相对的一侧；
第三布线图案，设置在所述第二绝缘层的一个表面上，所述第二绝缘层的所述一个表面为与设置有所述第二布线图案的一侧相对的一侧；
第一布线过孔，穿过所述第一绝缘层以使所述第一布线图案和所述第二布线图案彼此连接；以及
第二布线过孔，穿过所述第二绝缘层以使所述第二布线图案和所述第三布线图案彼此连接。
11.如权利要求8所述的半导体封装件，
其中，所述框架包括：第一绝缘层；第二绝缘层，设置在所述第一绝缘层的一个表面上；以及第三绝缘层，设置在所述第一绝缘层的另一表面上，并且
其中，所述布线结构包括：
第一布线图案，设置在所述第一绝缘层的所述一个表面上；
第二布线图案，设置在所述第一绝缘层的所述另一表面上；
第三布线图案，设置在所述第二绝缘层上；
第四布线图案，设置在所述第三绝缘层上；
第一布线过孔，穿过所述第一绝缘层以使所述第一布线图案和所述第二布线图案彼此连接；
第二布线过孔，穿过所述第二绝缘层以使所述第一布线图案和所述第三布线图案彼此连接；以及
第三布线过孔，穿过所述第三绝缘层以使所述第二布线图案和所述第四布线图案彼此连接。
12.如权利要求1所述的半导体封装件，其中，所述包封剂包括包封所述半导体芯片的包封部，并且包括设置在所述包封部上的绝缘树脂层。
13.如权利要求1所述的半导体封装件，所述半导体封装件还包括：钝化层，设置在所述包封剂上并且覆盖所述第二重新分布层；以及多个凸块下金属层，其中，所述钝化层包括使所述第二重新分布层的多个部分暴露的多个开口，并且所述多个凸块下金属层通过所述多个开口连接到所述第二重新分布层的所述多个部分。
14.如权利要求13所述的半导体封装件，所述半导体封装件还包括多个电连接金属，所述多个电连接金属分别设置在所述多个凸块下金属层上。
15.一种半导体封装件，包括：
框架，具有彼此相对的第一表面和第二表面并且包括通孔和布线结构，所述通孔穿过所述第一表面和所述第二表面，所述布线结构使所述第一表面和所述第二表面彼此连接；
连接结构，设置在所述框架的所述第一表面上并且包括连接到所述布线结构的第一重新分布层；
半导体芯片，设置在所述通孔中且位于所述连接结构上，并且包括连接到所述第一重新分布层的连接垫；
包封剂，包封设置在所述通孔中的所述半导体芯片；
第二重新分布层，设置在所述框架的所述第二表面上并且连接到所述布线结构；以及
散热元件，设置在所述连接结构的至少一部分上。
16.如权利要求15所述的半导体封装件，所述半导体封装件还包括至少一个表面安装组件，从与堆叠方向平行的视角看，所述至少一个表面安装组件设置在与所述半导体芯片叠置的区域上的包封剂上，所述至少一个表面安装组件连接到所述布线结构。
17.如权利要求15所述的半导体封装件，其中，所述散热元件包括通孔，并且
至少一个表面安装组件设置在所述连接结构上并且位于所述散热元件的所述通孔内部。
CN202010115046.3A 2019-02-26 2020-02-25 半导体封装件 Pending CN111613602A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0022542 2019-02-23
KR1020190022542A KR102589685B1 (ko) 2019-02-26 2019-02-26 반도체 패키지

Publications (1)

Publication Number Publication Date
CN111613602A true CN111613602A (zh) 2020-09-01

Family

ID=72140429

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010115046.3A Pending CN111613602A (zh) 2019-02-26 2020-02-25 半导体封装件

Country Status (3)

Country Link
US (2) US11646241B2 (zh)
KR (1) KR102589685B1 (zh)
CN (1) CN111613602A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI756105B (zh) * 2021-04-13 2022-02-21 力成科技股份有限公司 扇出型電子封裝件及扇出型晶片的封裝方法
CN116884929A (zh) * 2023-07-03 2023-10-13 奇异摩尔(上海)集成电路设计有限公司 一种三维芯片封装结构及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8164182B2 (en) 2004-11-15 2012-04-24 Stats Chippac Ltd. Hyper thermally enhanced semiconductor package system comprising heat slugs on opposite surfaces of a semiconductor chip
US8952521B2 (en) 2012-10-19 2015-02-10 Infineon Technologies Ag Semiconductor packages with integrated antenna and method of forming thereof
US9041212B2 (en) 2013-03-06 2015-05-26 Qualcomm Incorporated Thermal design and electrical routing for multiple stacked packages using through via insert (TVI)
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US10026681B2 (en) * 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10347598B2 (en) 2017-05-19 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Composite antenna substrate and semiconductor package module
US10593630B2 (en) * 2018-05-11 2020-03-17 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US11011451B2 (en) * 2018-12-05 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR102509645B1 (ko) * 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지
US10818588B2 (en) * 2019-01-31 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, package structure and method of fabricating the same
KR102596759B1 (ko) * 2019-03-18 2023-11-02 삼성전자주식회사 반도체 패키지
CN111834354B (zh) * 2019-04-18 2024-07-16 三星电子株式会社 半导体封装件
KR102574409B1 (ko) * 2019-07-01 2023-09-04 삼성전기주식회사 반도체 패키지
KR20210047607A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 반도체 패키지
US11462509B2 (en) * 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with electronic device in cavity substrate and method for forming the same
KR20210115160A (ko) * 2020-03-12 2021-09-27 삼성전자주식회사 Pid를 포함하는 반도체 패키지 및 이의 제조 방법

Also Published As

Publication number Publication date
US20200273771A1 (en) 2020-08-27
KR102589685B1 (ko) 2023-10-16
US11646241B2 (en) 2023-05-09
KR20200104087A (ko) 2020-09-03
US20230268241A1 (en) 2023-08-24

Similar Documents

Publication Publication Date Title
CN109755191B (zh) 扇出型半导体封装件
TWI684255B (zh) 扇出型半導體封裝
CN110137149B (zh) 扇出型半导体封装件
CN110718522B (zh) 半导体封装件
CN109979923B (zh) 扇出型半导体封装件
US11043441B2 (en) Fan-out semiconductor package
TW201904002A (zh) 扇出型半導體裝置
CN111146159B (zh) 半导体封装件
CN111048484B (zh) 半导体封装件
TWI771586B (zh) 半導體封裝
TW201926586A (zh) 扇出型半導體封裝
TW201917839A (zh) 扇出型半導體封裝
CN109509726B (zh) 扇出型半导体封装件
TWI669790B (zh) 扇出型半導體封裝
CN111987054A (zh) 半导体封装件及包括该半导体封装件的天线模块
CN110867418A (zh) 扇出型半导体封装件
CN111341733B (zh) 扇出型半导体封装件
TW201919167A (zh) 扇出型半導體封裝
CN111696958A (zh) 层叠封装件以及包括该层叠封装件的封装件连接系统
CN111276464A (zh) 半导体封装件
CN110739286A (zh) 半导体封装件
CN111146095A (zh) 半导体封装件及板组件
CN111199937A (zh) 半导体封装件
US20230268241A1 (en) Semiconductor package
CN111933637A (zh) 半导体封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination