TW201904002A - 扇出型半導體裝置 - Google Patents

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黃俊午
金光潤
成耆正
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Abstract

本發明提供一種扇出型半導體裝置，在所述扇出型半導體裝置中，有半導體晶片配置其中並具有扇出形式的第一封裝以及有被動組件配置於其中並具有扇出形式的第二封裝是以垂直方向堆疊，以使得半導體晶片及被動組件藉由盡可能最短的路徑彼此電性連接。

Description

扇出型半導體裝置
本揭露是有關於一種半導體裝置，更具體而言，有關於一種連接端子可朝向半導體晶片所配置的區域之外延伸的扇出型半導體裝置。 [相關申請案的交叉引用]
本申請案主張2017年6月5日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0069756號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近年，旗艦行動產品等的顯示功能與設計日益重要，且需要旗艦行動產品等的小型化以達成設計的差異化。在相關技術領域中，已普遍使用以表面安裝技術（surface mounting technology，SMT）安裝半導體晶片及被動組件在印刷電路板（printed circuit board，PCB）上的板上晶片（chip-on-board，COB）方式。然而，在此情況下，需減小組件之間的間隔以最小化裝置（減少X-Y面積），因而有所限制。
本揭露的一個態樣可提供一種半導體裝置，其相較於根據相關技術領域的板上晶片（chip-on-board，COB）而言更為小型化，並且藉由顯著地減小半導體晶片與被動組件之間的訊號路徑而具有降低雜訊方面的優勢。
根據本揭露的一個態樣，可提供一種扇出型半導體裝置，在所述扇出型半導體裝置中，有半導體晶片配置其中的扇出型半導體封裝及有被動組件配置其中的扇出型組件封裝是以垂直方向堆疊，以使得半導體晶片與被動組件藉由盡可能最短的路徑彼此電性連接。
根據本揭露的一個態樣，扇出型半導體裝置可包括：扇出型半導體封裝以及扇出型組件封裝。扇出型半導體封裝包括具有第一貫穿孔的第一連接構件；半導體晶片，配置於第一貫穿孔中，並具有主動面及與主動面相對的非主動面，所述主動面上配置有個連接墊；第一包封體，包封半導體晶片的至少部分；以及第二連接構件，配置於第一連接構件及半導體晶片的主動面上，第一連接構件及第二連接構件分別包括電性連接至連接墊的重佈線層。扇出型組件封裝包括具有第二貫穿孔的第三連接構件；第一被動組件，配置於第二貫穿孔中；第二包封體，包封第一被動組件的至少部分；以及第四連接構件，配置於第三連接構件及第一被動組件上，第三連接構件及第四連接構件分別包括電性連接至連接墊的重佈線層。扇出型半導體封裝堆疊在扇出型組件封裝上，使得第二連接構件面向第四連接構件，且連接墊經由第二連接構件及第四連接構件而電性連接至第一被動組件。
根據本揭露的另一個態樣，扇出型半導體裝置可包括：扇出型半導體封裝以及扇出型基板。扇出型半導體封裝包括第一連接構件，具有第一貫穿孔；半導體晶片，配置於第一貫穿孔中，並具有主動面及與主動面相對的非主動面，所述主動面上配置有連接墊；第一包封體，包封所述半導體晶片的至少部分；以及第二連接構件，配置於第一連接構件及半導體晶片的主動面上，且第一連接構件及第二連接構件包括電性連接至連接墊的重佈線層。扇出型基板包括具有第二貫穿孔的第三連接構件；第二包封體，覆蓋第三連接構件並阻擋第二貫穿孔的一側；以及第四連接構件，配置於第三連接構件上並具有自第二貫穿孔的另一側延伸的第三貫穿孔，第三連接構件及第四連接構件分別包括電性連接至連接墊的重佈線層。扇出型半導體封裝堆疊於扇出型基板上，使得第二連接構件面向第四連接構件，電性連接至第二連接構件的被動組件配置於第二貫穿孔及第三貫穿孔中，且被動組件與第三連接構件及第四連接構件實體地分隔開來。
在下文中，將參照所附圖式說明本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
此處，下側、下部分、下表面等用於表示與圖式中剖視圖相關的朝向扇出型半導體封裝的安裝表面的方向，而上側、上部分、下表面等則用於表示與所述方向相反的方向。然而，這些方向為了方便解釋而定義，專利申請範圍並不受到上述所定義的方向之特別限制。
在說明中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容納母板1010。母板1010可包括物理連接至或電性連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而晶片相關組件1030不以此為限，亦可包含多種其他無線或有線標準或協定。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至母板1010的其他組件，或是可不物理連接至或不電性連接至母板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，這些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置一實施例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理地連接至或電性連接至母板1110的其他組件，或可不物理連接至或不電性連接至母板1110的其他組件（例如：照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及保護層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路安裝於中級印刷電路板上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸在半導體晶片2220上形成連接構件2240，以重新分佈連接墊2222。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成暴露連接墊2222的通孔孔洞2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝的空間限制大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可被模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝向半導體晶片2120之外進行重新佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、多個連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142，以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新分佈並朝向半導體晶片外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝即可安裝於電子裝置的主板上，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170或類似者安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上，並能夠將連接墊2122重新分佈至半導體晶片2120外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊式封裝類型的形式更小型（compact）的形式，且可解決因出現翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。半導體裝置
圖9為說明扇出型半導體裝置的實例的剖視示意圖。
圖10為沿圖9的扇出型半導體裝置的剖線I-I’所截取的平面示意圖。
圖11為沿圖9所示的扇出型半導體裝置的剖線II-II’截取的平面示意圖。
參照圖式，根據本揭露的例示性實施例的扇出型半導體裝置300A可包括扇出型半導體封裝100A及扇出型組件封裝200A。此處，扇出形式依據扇出型半導體封裝100A的半導體晶片120而定。參照圖式，扇出型半導體封裝100A可包括第一連接構件110、半導體晶片120、第一包封體130以及第二連接構件140，第一連接構件110具有第一貫穿孔110H，半導體晶片120配置於第一貫穿孔110H中，並具有主動面及與主動面相對的非主動面，所述主動面上配置有連接墊122，第一包封體130包封半導體晶片120的至少部分，第二連接構件140配置於第一連接構件110及半導體晶片120的主動面上。分別而言，第一連接構件110可包括電性連接至連接墊122的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d，而第二連接構件140可包括電性連接至連接墊122的重佈線層142。扇出型組件封裝200A可包括具有第二貫穿孔210H的第三連接構件210、配置於第二貫穿孔210H中的第一被動組件225、包封所述第一被動組件225的至少部分的第二包封體230以及配置於第三連接構件210及第一被動組件225上的第四連接構件240。分別而言，第三連接構件210可包括電性連接至連接墊122的重佈線層212a以及重佈線層212b，而第四連接構件240可包括電性連接至連接墊122的重佈線層242。扇出型半導體封裝100A可堆疊於扇出型組件封裝200A上，以使得第二連接構件140面向第四連接構件240，且扇出型半導體封裝100A可經由第一連接端子170而電性連接至扇出型組件封裝200A。
一般而言，半導體晶片及被動組件安裝在資訊科技（IT）裝置（例如：行動裝置等）的主板或子板上，以形成板上晶片（COB）結構。然而，在此情況下，板上組件之間的間隔減小是有限制的，且半導體晶片及被動組件彼此平行配置，從而半導體晶片與被動組件之間的電性路徑可為重要的。此外，作為子板的中介層會提高成本。為了解決此問題，可考慮以扇出形式來封裝半導體晶片並安裝被動組件在此類使用表面安裝技術（surface mounting technology，SMT）的扇出型半導體封裝之下。然而，在此情況下，有連接端子（例如：焊球等）配置的區域減小，使得多個輸入/輸出接墊在使用上出現問題，且當安裝被動組件的製程出現缺陷時，由於封裝本身被丟棄，因此可能出現良率方面的問題。
另一方面，根據例示性實施例的扇出型半導體裝置300A可具有堆疊式封裝（package-on-package，POP）結構。在此情況下，其中半導體晶片被封裝的扇出型半導體封裝100A可導入為上封裝（upper package），且其中被動組件被封裝的扇出型組件封裝200A可導入為下封裝（lower package）。意即，半導體晶片120及第一被動組件225可以三維（3D）結構被導入一個裝置中，以使得裝置的最小化（X-Y面積的減小）為可能的。另外，當從堆疊方向觀看，由於扇出型組件封裝200A的第一被動組件225配置於扇出型半導體封裝100A的半導體晶片120之下方以至少部分重疊半導體晶片120，因此半導體晶片120與第一被動組件225之間的訊號傳遞路徑可顯著地減小。此外，半導體晶片120的多個連接墊122可藉由扇出型半導體封裝100A的第一連接構件110及第二連接構件140重新分布。半導體晶片120的多個連接墊122可經由第一連接端子170而連接至扇出型組件封裝200A的第三連接構件210及第四連接構件240並且被第三連接構件210及第四連接構件240再次重新分佈。接著，半導體晶片120的多個連接墊122可藉由在扇出型組件封裝200A的下部分的扇入區域及扇出區域沒有空間限制而形成的第二連接端子270而被引出（leaded）。因此，多個輸出/輸入接墊在使用上沒有問題。此外，由於扇出型半導體封裝100A及扇出型組件封裝200A可分別製造然後堆疊，因此在製造扇出型組件封裝200A的製程中所出現的缺陷可不影響扇出型半導體封裝100A的良率。
同時，在根據例示性實施例的扇出型半導體裝置300A中，第二被動組件125可配置於扇出型半導體封裝100A的第一連接構件110中。經由第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c、重佈線層112d及第二連接構件140的重佈線層142，第二被動組件125可電性連接至半導體晶片120的連接墊122。第二被動組件125可為厚度比第一被動組件225的厚度相對較小的小型被動組件。意即，厚度相對較小的第二被動組件125可嵌入第一連接構件110中，且相對較厚的第一被動組件225可被導入扇出型組件封裝200A中，從而顯著地增加空間利用性並且避免在第一被動組件225及第二被動組件125彼此一起被包封時出現製程缺陷等問題。
以下將詳細說明根據例示性實施例的扇出型半導體裝置300A所包括的個別組件。
首先，扇出型半導體封裝100A可包括第一連接構件110、半導體晶片120、第一包封體130以及第二連接構件140，第一連接構件110具有第一貫穿孔110H，半導體晶片120配置於所述第一貫穿孔110H中，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊122，第一包封體130包封半導體晶片120的至少部分，第二連接構件140配置於第一連接構件110及半導體晶片120的主動面上。此外，扇出型半導體封裝100A可包括金屬層132、通孔133、鈍化層150、凸塊下金屬層160及/或第一連接端子170。
另外，第一連接構件110可包括將半導體晶片120的連接墊122重新分佈的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d，因而減少第二連接構件140的層數。必要時，視特定材料，第一連接構件110可進一步改善扇出型半導體封裝100A的剛性，並用於確保包封體130的厚度均勻性。扇出型半導體封裝100A可藉由第一連接構件110而應用於堆疊式封裝（POP）結構。第一連接構件110可具有第一貫穿孔110H。半導體晶片120可配置於第一貫穿孔110H中，以與第一連接構件110分隔一預定距離。半導體晶片120的側表面可被第一連接構件110環繞。然而，此類形式僅為舉例說明並可以其他各種形式修改。
第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c以及第四重佈線層112d。第一絕緣層111a具有第三貫穿孔111aH的第一絕緣層111a，且所述第三貫穿孔111aH中配置有第二被動組件125。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上且覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層112a及第二重佈線層112b可經由貫穿第一絕緣層層111a的第一通孔113a而彼此電性連接。第一重佈線層112a及第三重佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接，且第二重佈線層112b及第四重佈線層112d可經由貫穿第三絕緣層111c的第三通孔113c而彼此連接。第二絕緣層111b可填充第三貫穿孔111aH的至少部分並且包封第二被動組件125的至少部分。組成第一連接構件110的絕緣層及重佈線層中每一者的數量亦可大於或小於上述的數量。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度。第一絕緣層111a可具有相對較大的厚度以維持剛性，且為了形成較大數量的重佈線層而導入的第二絕緣層111b可具有相對較小的厚度。相似地，第一絕緣層111a的厚度可大於覆蓋第一絕緣層111a的第三絕緣層111c的厚度。相似地，貫穿第一絕緣層111a的第一通孔113a的高度可高於第二通孔113b及第三通孔113c的高度，且第一通孔113a的直徑可相對大於第二通孔113b及第三通孔113c的直徑，與圖式中所示不同。
形成在第一連接構件110中的第一重佈線層112a及第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。原因在於，第一連接構件110的厚度可對應於半導體晶片120的厚度而形成。第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d亦可形成大的尺寸。另一方面，考量薄度（thinness），第二連接構件140的重佈線層142可形成具有相對較小的厚度。
絕緣層111a、絕緣層111b以及絕緣層111c中每一者的材料不受特別限制。舉例而言，絕緣材料亦可作為絕緣層111a、絕緣層111b以及絕緣層111c中每一者的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料一起浸入核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。絕緣層111a、絕緣層111b以及絕緣層111c可由相同或不同的絕緣材料形成，且當絕緣層111a、絕緣層111b以及絕緣層111c由相同的絕緣材料形成時，絕緣層111a、絕緣層111b以及絕緣層111c之間的邊界在絕緣材料硬化後可能不明顯。
重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可用於重新分佈半導體晶片120的連接墊122。此外，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可用於重新分佈被動組件125及被動組件225。重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可包括通孔接墊等。
通孔113a、通孔113b以及通孔113c可使於不同的層上所形成的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d彼此電性連接，以在第一連接構件110中形成電性路徑（electrical path）。第二被動組件125可經由通孔113a、通孔113b以及通孔113c而電性連接至第二連接構件140的重佈線層142。通孔113a、通孔113b以及通孔113c中每一者的材料可為導電材料。通孔113a、通孔113b以及通孔113c中的每一者可以導電材料完整填充，或者導電材料亦可沿每個通孔孔洞的壁面形成。視絕緣層的厚度或材料，通孔113a、通孔113b以及通孔113c中的每一者可為圓柱形、沙漏形、錐形等。
半導體晶片120可為將數百至數百萬個元件或更多的數量元件整合於單一晶片中的積體電路（IC）。在此情況下，積體電路可為處理器晶片（更具體而言，應用處理器（application processor，AP）），例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；記憶體晶片，例如揮發性記憶體（例如：動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等，或邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等，但不以此為限。此外，積體電路亦可為用於管理電源的積體電路，例如電源管理積體電路（power management IC，PMIC）等。數量大於圖式中所示的半導體晶片可嵌入扇出型半導體封裝100A中。
半導體晶片120可為以主動晶圓為基礎的積體電路。在此情況下，本體121的基本材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。各式各樣的電路可形成於本體121上。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中每一者的材料可為導電材料，例如鋁（Al）等。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。連接墊122的下表面透過鈍化層123可具有相對於第一包封體130的下表面的台階。絕緣層（未繪示）等可在其他需要的位置中進一步配置。
第二被動組件125可為電容器，例如多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitors，LICCs）等。然而，第二被動組件125不限於此，但可為電感器等。第二被動組件125的數量可大於或小於圖式中所示的數量，且第二被動組件125可為相同或不同的組件。同時，因此由於第二被動組件125配置於第一絕緣層111a的第三貫穿孔111aH中，可更穩定地安裝第二被動組件125。
第一包封體130可包封第一連接構件110的至少部分、半導體晶片120的至少部分等，並可保護第一連接構件110、半導體晶片120等。第一包封體130的包封形式不受特別限制，而可為包封體130環繞第一連接構件110的至少部分、半導體晶片120的至少部分等的形式。舉例而言，第一包封體130可覆蓋第一連接構件110的至少部分及半導體晶片120的非主動面的至少部分，且第一包封體130可填充於半導體晶片120的側表面與貫穿孔110H的壁面之間的空間的至少部分。第一包封體130可填充第一貫穿孔110H，並視特定材料而充當用以固定半導體晶片120的黏合劑。此外，第一包封體130可減少半導體晶片120的彎曲（buckling）。
第一包封體130可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有注入例如熱固性樹脂及熱塑性樹脂的無機填料等加強材料的樹脂等，例如味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。或者，為了控制翹曲，將絕緣樹脂（例如：熱固性樹脂或熱塑性樹脂）浸入無機填料以及例如玻璃纖維（或玻璃布、玻璃織物）等的核心材料中而製成的材料亦可作為絕緣材料使用。
必要時，金屬層132可配置於第一包封體130上。金屬層132可覆蓋於半導體晶片120的非主動面的上區域（upper region）。金屬層132可經由貫穿第一包封體130的通孔133而電性連接至第一連接構件110的第四重佈線層112d的接地圖案。意即，金屬層132亦可作為接地圖案使用。金屬層132可覆蓋於半導體晶片120的非主動面的上區域，以具有電磁波阻擋效果及散熱效果。必要時，金屬層（未繪示）可進一步形成在第一貫穿孔110H的壁面上，並可連接至金屬層132。在此情況下，電磁波阻擋效果及散熱效果可為更優異。金屬層132的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。同時，當金屬層132被圖案化時，金屬層132亦可作為後部重佈線層使用。
第二連接構件140可重新分佈被動組件125及被動組件225以及/或半導體晶片120的連接墊122。具有各種功能的半導體晶片120的數十至數百個連接墊122可藉由第二連接構件140而重新分佈，且視所述功能，多個連接墊122可至少經由第一連接端子170而物理連接至或電性連接至外源。此外，嵌入第一連接構件110中的第二被動組件125可經由第二連接構件140而電性連接至半導體晶片120。第二連接構件140可包括絕緣層141、重佈線層142以及通孔143，重佈線層142配置於絕緣層141上，而通孔143貫穿絕緣層141並使重佈線層142彼此連接。第二連接構件140可由單層形成，或可由數量大於圖式中所示的多層形成。
絕緣層141中每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光特性時，可使絕緣層141形成較薄的厚度，且通孔143的精密間距可較容易達成。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對被動組件125及被動組件225及/或連接墊121實質上進行重新分佈。重佈線層142中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子墊等。
通孔143可使在不同的層上形成的重佈線層142、連接墊122等彼此電性連接，從而在第二連接構件140中產生電性通路。通孔143中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充於通孔143中的每一者，或者導電材料亦可沿通孔中每一者的壁面形成。另外，通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
散熱部145可在第二連接構件140中形成。散熱部145可連接至半導體晶片120的主動面，並可向下散出半導體晶片120所產生的熱。散熱部145可包括散熱通孔。散熱通孔可電性連接至扇出型半導體封裝100A中的接地圖案。舉例而言，半導體晶片120可包括用於接地的連接墊及用於訊號的連接墊（即連接墊122）。此處，用於接地的連接墊可電性連接至散熱部145的散熱通孔，且用於訊號的連接墊可電性連接至第二連接構件140中除了散熱部145以外的訊號通孔。同時，第一被動組件225可包括第一電極225a及第二電極225b，第一電極225a經由散熱通孔而電性連接至用於接地的連接墊，而第二電極225b經由訊號通孔而電性連接至用於訊號的連接墊。當從堆疊方向觀看，用於接地的連接墊可配置於半導體晶片的主動面的中央部分上並至少部分重疊散熱通孔，當從堆疊方向觀看，且用於訊號的連接墊可配置於半導體晶片的主動面的外側（outer side）並至少部分重疊訊號通孔。半導體晶片120可為電源管理積體電路（PMIC），且第一被動組件225可為電容器，但半導體晶片120及第一被動組件225不以此為限。
第一鈍化層150可保護第二連接構件140等不受外部物理或化學損害。第一鈍化層150可具有暴露第二連接構件140的重佈線層142的至少部分的開口。在第一鈍化層150中所形成之開口的數量可為數十至數千個。第一鈍化層150可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，第一鈍化層150可由味之素構成膜（ABF）形成，但不以此為限。
第一凸塊下金屬層160可改善第一連接端子170的連接可靠性。第一凸塊下金屬層160可連接至經由第一鈍化層150的開口而敞露的第二連接構件140的重佈線層142。可藉由已知的金屬化方法，使用已知的導電材料（例如金屬）以在第一鈍化層150的開口中形成第一凸塊下金屬層160，但不限於此。
第一連接端子170可設置以使扇出型半導體封裝100A電性連接至扇出型組件封裝200A等。第一連接端子170中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且第一連接端子170中每一者的材料不特別限制。第一連接端子170中的每一者可為接腳（land）、球、引腳等。第一連接端子170可由多層或單層形成。當第一連接端子170形成為多層結構時，第一連接端子170可包括銅（Cu）柱及焊料。當第一連接端子170形成為單層結構時，第一連接端子170可包括錫-銀焊料或銅。然而，此僅為舉例說明，第一連接端子170不以此為限。
第一連接端子170的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據連接墊122的數量，第一連接端子170可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。第一連接端子170可覆蓋於延伸至第一鈍化層150的一個表面上的第一凸塊下金屬層160的側表面，且連接可靠性可為更優異。
第一連接端子170中至少一者可配置於扇出區域中。所述扇出區域為半導體晶片120所配置的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維內連接（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造為減小後的厚度，並可具有價格競爭力。意即，扇出型半導體封裝100A可為扇出型半導體封裝。
必要時，可在第一包封體130上配置覆蓋於金屬層132的覆蓋層180。覆蓋層180可保護金屬層132等免受物理或化學損害。覆蓋層180可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，覆蓋層180可由味之素構成膜（ABF）形成，但不以此為限。
接著，扇出型組件封裝200A可包括具有第二貫穿孔210H的第三連接構件210、配置於第二貫穿孔210H中的第一被動組件225、包封第一被動組件225的至少部分的第二包封體230以及配置於第三連接構件210及第一被動組件225上的第四連接構件240。此外，扇出型組件封裝200A可包括後部重佈線層232、後部通孔233、第二鈍化層250、第二凸塊下金屬層260、第二連接端子270及/或貫通佈線（through-wiring）280。
第三連接構件210可包括重佈線層212a及重佈線層212b，重佈線層212a及重佈線層212b重新分佈被動組件125及被動組件225及/或半導體晶片120的連接墊122，以減少第四連接構件240的層數。必要時，視特定材料，第三連接構件210可改善扇出型半導體封裝200A的剛性，並用於確保第二包封體230厚度的均勻性。扇出型組件封裝200A可藉由第三連接構件210而應用於堆疊式封裝（POP）結構。第三連接構件210可具有第二貫穿孔210H。一個或更多個第一被動組件225可配置於第二貫穿孔210H中，以與第三連接構件210之間分隔一預定距離。第一被動組件225的側表面可被第三連接構件210環繞。然而，此形式僅為舉例說明並可以其他各種形式修改。第三連接構件210可包括分別形成於絕緣層211的相對表面上的第一重佈線層212a及第二重佈線層212b。第一重佈線層212a及第二重佈線層212b可經由貫穿絕緣層211的通孔213而彼此電性連接。組成第三連接構件210的絕緣層及重佈線層中每一者的數量亦可大於或小於上述數量。
絕緣層211的材料不受特別限制。舉例而言，絕緣材料可作為絕緣層211的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料浸入核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的樹脂，例如預浸體（prepreg）、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。
重佈線層212a及重佈線層212b可用於重新分佈被動組件125及被動組件225及/或半導體晶片120的連接墊122。重佈線層212a及重佈線層212b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層212a及重佈線層212b可視其對應層的設計而執行各種功能。舉例而言，重佈線層212a及重佈線層212b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層212a及重佈線層212b可包括各種不同的通孔接墊等。
通孔213可使在不同的層上所形成的重佈線層彼此電性連接，以在第三連接構件210中形成電性路徑。通孔213中每一者的材料亦可為導電材料。通孔213中的每一者可被導電材料完全填充，或者導電材料可沿著通孔孔洞中每一者的壁面形成。視絕緣層的厚度或材料，通孔213中的每一者可為圓柱形、沙漏形、錐形等。
第一被動組件225可分別為電容器，例如多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitors，LICCs）等。然而，第一被動組件225不限於此，但可為電感器等。第一被動組件225的數量可大於或小於圖式中所示者，且第一被動組件225可為相同或不同的組件。第一被動組件225可分別具有上述的第一電極225a及第二電極225b。同時，由於第一被動組件225配置於第三連接構件210的第二貫穿孔210H中並以第二包封體230包封，第一被動組件225可更穩定地安裝。第一被動組件225的厚度可相對大於第二被動組件125的厚度，且第一被動組件225的尺寸可相對大於第二被動組件125的尺寸。
第二包封體230可包封第三連接構件210的至少部分、第一被動組件225的至少部分等並可保護第三連接構件210、第一被動組件225等。第二包封體230的包封形式不受特別限制，而可為第二包封體230環繞第三連接構件210的至少部分、被動組件225的至少部分等的形式。舉例而言，第二包封體230可覆蓋第三連接構件210及第一被動組件225，且第二包封體230可填充於貫穿孔210H的壁面及第一被動組件225的側表面之間的空間的至少部分。同時，第二包封體230可填充第二貫穿孔110H，並視特定材料而充當用以固定被動組件225的黏合劑。此外，第二包封體230可減少第一被動組件225的彎曲（buckling）。
第二包封體230可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有注入例如熱固性樹脂及熱塑性樹脂的無機填料等加強材料的樹脂等，例如味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。或者，為了控制翹曲，將絕緣樹脂（例如：熱固性樹脂或熱塑性樹脂）浸入無機填料以及核心材料（例如玻璃纖維或玻璃布、玻璃織物等）中而製成的材料亦可作為絕緣材料使用。
後部重佈線層232可在扇出型半導體裝置300A中提供電性路徑至用於連接到外源的第二連接端子270。依照半導體晶片120及/或第一被動組件225的配置，後部重佈線層232可形成於扇入區域及扇出區域中。後部重佈線層232亦可以導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。後部重佈線層232可視其對應層的設計而執行各種功能。舉例而言，後部重佈線層232可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，後部重佈線層232可包括通孔接墊、連接端子墊等。
後部通孔233可貫穿第二包封體230並可使第三連接構件210的第二重佈線層212b與後部重佈線層232彼此電性連接。後部通孔233中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔233中的每一者可以導電材料完全填充，或者導電材料可沿著各個通孔的壁面形成。另外，後部通孔233中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第四連接構件240可重新分佈被動組件125及被動組件225及/或半導體晶片120的連接墊122。經由第二連接構件140及第四連接構件240，扇出型半導體封裝100A及扇出型組件封裝200A可容易地彼此電性連接。第四連接構件240可包括絕緣層241、重佈線層242以及通孔243，重佈線層242配置於絕緣層241上，而通孔143貫穿絕緣層141並使重佈線層212a與重佈線層242彼此連接。第四連接構件240亦可由單層形成，或可由數量大於圖式中所示的多層形成。
絕緣層241的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層241可為感光性絕緣層。當絕緣層241具有感光特性時，可使絕緣層241形成較薄的厚度，且通孔243的精密間距可較容易達成。絕緣層241可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層241為多層時，絕緣層241的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層241為多層時，絕緣層241可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。
重佈線層242可用於對被動組件125及被動組件225及/或連接墊121實質上進行重新分佈。重佈線層242的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層242可視其對應層的設計而執行各種功能。舉例而言，重佈線層242可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層242可包括通孔接墊、連接端子墊等。
通孔243可使在不同的層上形成的重佈線層212a及重佈線層242等彼此電性連接，從而在第四連接構件240中產生電性通路。通孔243中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充通孔243中的每一者，或導電材料亦可沿通孔中每一者的壁面形成。另外，通孔243中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第二鈍化層250可保護後部重佈線層232等不受外部物理或化學損害。第二鈍化層250可具有暴露後部重佈線層232的至少部分的開口。在第二鈍化層250中所形成之開口的數量可為數十至數千個。第二鈍化層250可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，第二鈍化層250可由味之素構成膜（ABF）形成，但不以此為限。
第二凸塊下金屬層260可改善第二連接端子270的連接可靠性。第二凸塊下金屬層260可連接至經由第二鈍化層250的開口敞露的後部重佈線層232。可藉由已知的金屬化方法，使用已知的導電材料（例如金屬）以在第二鈍化層250的開口中形成第二凸塊下金屬層260，但不限於此。
第二連接端子270可配置以連接扇出型半導體裝置300A至外部組件，例如：電子裝置的主板。第二連接端子270中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，而第二連接端子270中每一者的材料並不特別以此為限。第二連接端子270可為接腳（land）、球、引腳等。第二連接端子270可形成為多層結構或單層結構。當第二連接端子270形成為多層結構時，第二連接端子270可包括銅柱及焊料。當第二連接端子270形成為單層結構時，第二連接端子270可包括錫-銀焊料或銅。然而，此僅為舉例說明，第二連接端子270不以此為限。
第二連接端子270的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據連接墊122的數量，第二連接端子270可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。第二連接端子270可覆蓋於延伸至第二鈍化層250的一個表面上的第二凸塊下金屬層260的側表面，且連接可靠性可為更優異。
依照半導體晶片120及/或第一被動組件225，第二連接端子270可配置於扇入區域及扇出區域中。因此，即使在半導體晶片120的連接墊122為多個的情況下，仍可實施大量的輸入/輸出接墊。意即，半導體晶片120的所述多個連接墊122可藉由扇出型半導體封裝100A的第一連接構件110及第二連接構件140重新分佈。半導體晶片120的所述多個連接墊122可經由第一連接端子170而連接至扇出型組件封裝200A的第三連接構件210及第四連接構件240，並且被第三連接構件210及第四連接構件240再次重新分佈。接著，半導體晶片120的所述多個連接墊122可藉由在扇出型組件封裝200A的下部分的扇入區域及扇出區域沒有空間限制而形成的第二連接端子270而被引出（leaded）。因此，所述多個輸出/輸入接墊在使用上沒有問題。
貫通佈線 280可貫穿多個第一被動組件225及第四連接構件240之間的第二包封體230，且貫通佈線 280可使第四連接構件240的重佈線層242及後部重佈線層232彼此連接。經由貫通佈線280可實現各種佈線設計。貫通佈線280可由已知的導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。貫通佈線280可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
儘管圖式中未繪示，必要時，金屬層（未繪示）可形成在第三連接構件210的第二貫穿孔210H的壁面上。金屬層（未繪示）可電性連接至第三連接構件210的接地圖案及/或第四連接構件240。
可藉由分別製造出扇出型半導體封裝100A及扇出型組件封裝200A，接著利用第一連接端子170堆疊並且連接至扇出型組件封裝200A以製造出根據例示性實施例的扇出型半導體裝置300A。
圖12為說明扇出型半導體裝置的另一實例的剖視示意圖。
參照圖式，根據本揭露的另一例示性實施例的扇出型半導體裝置300B可包括扇出型半導體封裝100B及扇出型基板200B。此處，扇出形式依據扇出型半導體封裝100B的半導體晶片120而定。扇出型半導體封裝100B可與根據上述例示性實施例的扇出型半導體裝置300A中所述者實質地相同。另一方面，扇出型基板200B可包括第三連接構件210、第二包封體230以及第四連接構件240，第三連接構件210具有第二貫穿孔210H，第二包封體230覆蓋於第三連接構件210並阻擋第二貫穿孔210H的一側，而第四連接構件240配置於第三連接構件210上並具有自第二貫穿孔210H的另一側延伸的第四貫穿孔240H。在此情況下，第一被動組件225不以第二包封體230進行包封。意即，第一被動組件225配置於第二貫穿孔210H及第四貫穿孔240H中，但第一被動組件225可僅連接至第二連接構件140，並可與第三連接構件210及第四連接構件240實體地分隔開來。第一被動組件225與第三連接構件210及/或第四連接構件240之間的間隔可為空的。第一被動組件225可經由第一連接端子170連接至扇出型半導體封裝100B的第一凸塊下金屬層160。可藉由分別製造出扇出型半導體裝置100B及扇出型基板200B、使用表面安裝技術（SMT）貼附第一被動組件225至扇出型半導體封裝100B的下部分、堆疊在扇出型半導體封裝100B上，並使用第一連接端子170連接至扇出形基板200B而製造出根據例示性實施例的扇出型半導體裝置300B。其他組件與上述重疊，因而省略其詳細說明。
如前所述，根據本揭露中的例示性實施例，可提供一種半導體裝置，其可較根據相關技術領域的板上晶片（COB）更最小化，並且藉由顯著地減小半導體晶片與被動組件之間的訊號路徑而具有降低雜訊方面的優勢。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧第一貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
111aH‧‧‧第三貫穿孔
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
125‧‧‧被動組件
130‧‧‧第一包封體
132‧‧‧金屬層
133‧‧‧通孔
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
145‧‧‧散熱部
150‧‧‧第一鈍化層
160‧‧‧第一凸塊下金屬層
170‧‧‧第一連接端子
180‧‧‧覆蓋層
200A‧‧‧扇出型組件封裝
200B‧‧‧扇出型基板
210‧‧‧第三連接構件
210H‧‧‧第二貫穿孔
211‧‧‧絕緣層
212a‧‧‧重佈線層
212b‧‧‧重佈線層
213‧‧‧通孔
225‧‧‧第一被動組件
225a‧‧‧第一電極
225b‧‧‧第二電極
230‧‧‧第二包封體
232‧‧‧後部重佈線層
233‧‧‧後部通孔
240‧‧‧第四連接構件
241‧‧‧絕緣層
242‧‧‧重佈線層
243‧‧‧通孔
250‧‧‧第二鈍化層
260‧‧‧第二凸塊下金屬層
270‧‧‧第二連接端子
280‧‧‧貫通佈線
300A‧‧‧扇出型半導體裝置
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
I-I’‧‧‧剖線
II-II’‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體裝置的實例的剖視示意圖； 圖10為沿圖9的扇出型半導體裝置的剖線I-I’所截取的平面示意圖； 圖11為沿圖9所示的扇出型半導體裝置的剖線II-II’截取的平面示意圖； 圖12為說明扇出型半導體裝置的另一實例的剖視示意圖。

Claims (19)

  1. 一種扇出型半導體裝置，包括： 扇出型半導體封裝，包括： 第一連接構件，具有第一貫穿孔； 半導體晶片，配置於所述第一貫穿孔中，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有多個連接墊； 第一包封體，包封所述半導體晶片的至少部分；以及 第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上， 所述第一連接構件及所述第二連接構件分別包括電性連接至所述連接墊的重佈線層；且 扇出型組件封裝，包括： 第三連接構件，具有第二貫穿孔； 第一被動組件，配置於所述第二貫穿孔中； 第二包封體，包封所述第一被動組件的至少部分；以及 第四連接構件，配置於所述第三連接構件及所述第一被動組件上， 所述第三連接構件及所述第四連接構件分別包括電性連接至所述連接墊的重佈線層， 其中所述扇出型半導體封裝堆疊於所述扇出型組件封裝上，使得所述第二連接構件面向所述第四連接構件，且 所述連接墊經由所述第二連接構件及所述第四連接構件而與所述第一被動組件電性連接。
  2. 如申請專利範圍第1項所述的扇出型半導體裝置，其中當沿著所述第一連接構件及所述第二連接構件所堆疊的堆疊方向觀看，所述第一被動組件被配置以至少部分重疊所述半導體晶片。
  3. 如申請專利範圍第1項所述的扇出型半導體裝置，其中所述扇出型半導體封裝進一步包括配置於所述第一連接構件中並電性連接至所述連接墊的第二被動組件，且 所述第二被動組件的厚度小於所述第一被動組件。
  4. 如申請專利範圍第3項所述的扇出型半導體裝置，其中所述第一連接構件包括第一絕緣層、第一重佈線層、第一重佈線層、第二重佈線層、第二絕緣層、第三重佈線層、第三絕緣層以及第四重佈線層，所述第一絕緣層具有其中有所述第二被動組件配置的所述第三貫穿孔；所述第一重佈線層及所述第二重佈線層分別配置於所述第一絕緣層的相對表面上；所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層；所述第三重佈線層配置於所述第二絕緣層上；所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層；而所述第四重佈線層配置於所述第三絕緣層上，且 所述第一重佈線層、所述第二重佈線層、所述第三重佈線層以及所述第四重佈線層電性連接至所述連接墊。
  5. 如申請專利範圍第4項所述的扇出型半導體裝置，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  6. 如申請專利範圍第1項所述的扇出型半導體裝置，其中所述扇出型半導體封裝進一步包括金屬層，所述金屬層配置於所述第一包封體上並覆蓋所述半導體晶片的所述非主動面的上區域，且 所述金屬層經由貫穿所述第一包封體的多個通孔而電性連接至所述第一連接構件的多個接地圖案。
  7. 如申請專利範圍第1項所述的扇出型半導體裝置，其中所述扇出型半導體封裝進一步包括配置在所述第二連接構件上並電性連接至所述第二連接構件的所述重佈線層的多個第一連接端子，且 所述第一連接端子使所述第二連接構件與所述第四連接構件彼此電性連接。
  8. 如申請專利範圍第7項所述的扇出型半導體裝置，其中所述扇出型半導體封裝進一步包括第一鈍化層及第一凸塊下金屬層，所述第一鈍化層配置於所述第二連接構件上並具有暴露所述第二連接構件的所述重佈線層的至少部分的第一開口，而所述第一凸塊下金屬層形成於所述第一開口中並電性連接至所述第二連接構件的敞露的所述重佈線層，且 所述第一連接端子配置於所述第一鈍化層上並連接至所述第一凸塊下金屬層。
  9. 如申請專利範圍第1項所述的扇出型半導體裝置，其中所述扇出型組件封裝進一步包括後部重佈線層及第二連接端子，所述後部重佈線層配置於所述第二包封體上並電性連接至所述第三連接構件的所述重佈線層，而所述第二連接端子配置於所述第二包封體上並電性連接至所述後部重佈線層，且 所述第二連接端子在扇入區域及扇出區域中皆有形成。
  10. 如申請專利範圍第9項所述的扇出型半導體裝置，其中所述扇出型組件封裝進一步包括第二鈍化層及第二凸塊下金屬層，所述第二鈍化層配置於所述第二包封體上並具有暴露所述後部重佈線層的至少部分的第二開口，而所述第二凸塊下金屬層形成於所述第二開口中並電性連接至敞露的所述後部重佈線層，且 所述第二連接端子配置於所述第二鈍化層上並連接至所述第二凸塊下金屬層。
  11. 如申請專利範圍第9項所述的扇出型半導體裝置，其中第一被動組件的所述數量為多個，且 所述扇出型組件封裝進一步包括貫通佈線，所述貫通佈線貫穿所述多個第一被動組件與所述第四連接構件之間的所述第二包封體，並使所述第四連接構件的所述重佈線層與所述後部重佈線層彼此電性連接。
  12. 如申請專利範圍第1項所述的扇出型半導體裝置，其中所述半導體晶片包括用於接地的連接墊及用於訊號的連接墊，且 所述第一被動組件包括第一電極及第二電極，所述第一電極經由形成於所述第二連接構件中的散熱通孔而電性連接至所述用於接地的連接墊，而所述第二電極經由形成於所述第二連接構件中的訊號通孔而電性連接至所述用於訊號的連接墊。
  13. 如申請專利範圍第12項所述的扇出型半導體裝置，其中所述半導體晶片包括電源管理積體電路，且 所述第一被動組件包括電容器。
  14. 如申請專利範圍第1項所述的扇出型半導體裝置，其中所述第一被動組件配置在所述半導體晶片的正下方。
  15. 一種扇出型半導體裝置，包括： 扇出型半導體封裝，包括： 第一連接構件，具有第一貫穿孔； 半導體晶片，配置於所述第一貫穿孔中，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有多個連接墊； 第一包封體，包封所述半導體晶片的至少部分；以及 第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上， 所述第一連接構件及所述第二連接構件分別包括電性連接至所述連接墊的重佈線層；且 扇出型基板包括： 第三連接構件，具有第二貫穿孔； 第二包封體，覆蓋所述第三連接構件並阻擋所述第二貫穿孔的一側；以及 第四連接構件，配置於所述第三連接構件上並具有自所述第二貫穿孔的另一側延伸的第三貫穿孔， 所述第三連接構件及所述第四連接構件分別包括電性連接至所述連接墊的重佈線層， 其中所述扇出型半導體封裝堆疊於所述扇出型基板上，使得所述第二連接構件面向所述第四連接構件， 電性連接至所述第二連接構件的被動組件配置於所述第二貫穿孔及所述第三貫穿孔中，且 所述被動組件與所述第三連接構件及所述第四連接構件實體地分隔開來。
  16. 如申請專利範圍第15項所述的扇出型半導體裝置，其中所述扇出型半導體封裝進一步包括連接端子，所述連接端子配置於所述第二連接構件上並電性連接至所述第二連接構件的所述重佈線層， 所述連接端子使所述第二連接構件及所述第四連接構件彼此電性連接，且 所述被動組件連接至所述連接端子。
  17. 如申請專利範圍第16項所述的扇出型半導體裝置，其中所述扇出型半導體封裝進一步包括鈍化層及凸塊下金屬層，所述鈍化層配置於所述第二連接構件上並具有暴露多個所述第二連接構件的所述重佈線層的至少部分的開口，而所述凸塊下金屬層形成於所述開口中並電性連接至所述第二連接構件的敞露的所述重佈線層，且 所述連接端子配置於所述鈍化層上並連接至所述凸塊下金屬層。
  18. 如申請專利範圍第15項所述的扇出型半導體裝置，其中所述第二包封體及所述被動組件彼此分隔開來。
  19. 如申請專利範圍第15項所述的扇出型半導體裝置，其中所述被動組件配置於所述半導體晶片的正下方。
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