KR101332916B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 반도체 칩들에 밀봉 부재에 의하여 반도체 칩이 매립되고, 상기 매립된 반도체 칩의 하측에 외측 연결 부재가 위치하도록 팬 아웃 구조를 가지는 반도체 패키지를 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 매립 재배선 패턴층; 상기 매립 재배선 패턴층의 상측에 위치한 상측 반도체 칩; 상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재; 상기 매립 재배선 패턴층의 하측에 위치한 하측 반도체 칩; 및 상기 하측 반도체 칩이 노출되지 않도록 밀봉하는 하측 밀봉 부재;를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 밀봉 부재에 의하여 반도체 칩이 매립되고, 상기 매립된 반도체 칩의 하측에 외측 연결 부재가 위치하도록 팬 아웃 구조를 가지는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 반도체 패키지를 도입하고 있다.
종래의 적층형 반도체 패키지, 예를 들어 SIP (system in package)는 제1 반도체 칩 상에 적층된 제2 반도체 칩의 외측 영역에 입출력 단자가 형성되므로, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 크기의 차이가 반드시 있어야 하고, 상기 제1 및 제2 반도체 칩의 크기의 차이가 적어질수록 입출력 단자의 갯수가 제한되는 한계가 있다.
1. 한국등록특허 제10-0887475호 (2009.02.27. 등록)
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 밀봉 부재에 의하여 반도체 칩이 매립되고, 상기 매립된 반도체 칩의 하측에 외측 연결 부재가 위치하도록 팬 아웃 구조를 가지는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 매립 재배선 패턴층; 상기 매립 재배선 패턴층의 상측에 위치한 상측 반도체 칩; 상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재; 상기 매립 재배선 패턴층의 하측에 위치한 하측 반도체 칩; 및 상기 하측 반도체 칩이 노출되지 않도록 밀봉하는 하측 밀봉 부재;를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 제1 캐리어 기판 상에 상측 반도체 칩을 부착하는 단계; 상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재를 형성하는 단계; 상기 상측 밀봉 부재 상에 제2 캐리어 기판을 부착하는 단계; 상기 제1 캐리어 기판을 제거하여 상기 상측 반도체 칩을 노출하는 단계; 상기 노출된 상측 반도체 칩 및 상기 상측 밀봉 부재 상에 매립 재배선 패턴층을 형성하는 단계; 상기 매립 재배선 패턴층과 전기적으로 연결되는 도전성 포스트를 형성하는 단계; 상기 매립 재배선 패턴층의 하측에 상기 상측 반도체 칩과 반대 위치로 하측 반도체 칩을 부착하는 단계; 상기 하측 반도체 칩 및 상기 도전성 포스트를 밀봉하는 하측 밀봉 부재를 형성하는 단계; 상기 하측 밀봉 부재를 평탄화하여 상기 도전성 포스트를 노출하는 단계; 상기 하측 밀봉 부재 상에 상기 도전성 포스트와 전기적으로 연결된 외측 재배선 패턴층을 형성하는 단계; 및 상기 외측 재배선 패턴층에 전기적으로 연결되도록 외측 연결 부재를 부착하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 매립 재배선 패턴층을 이용하여 상하측에 반도체 칩들을 실장하고, 적어도 하나의 반도체 칩을 밀봉 부재 내에 매립하고, 상기 밀봉 부재에 외측 재배선 패턴층을 형성함으로써, 반도체 칩의 크기에 제한되지 않고 입출력 단자들을 미세화할 수 있고, 또한 더 많은 수의 입출력 단자들을 제공할 수 있다.
반도체 패키지의 후면과 옆면이 밀봉 부재에 의하여 완전히 감싸지므로 패키지가 충격으로부터 보호되는 구조를 제공할 수 있고, 매립 재배선 패턴층을 관통하여 밀봉 부재가 충전되므로 밀봉 부재의 접착력 향상을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 9 내지 도 18은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 매립 재배선 패턴층(30)과 매립 재배선 패턴층(30)을 기준으로 서로 반대로 위치한 상측 반도체 칩(10)과 하측 반도체 칩(40)을 포함한다. 예를 들어, 상측 반도체 칩(10)은 매립 재배선 패턴층(30)의 상측에 위치할 수 있고, 하측 반도체 칩(40)은 매립 재배선 패턴층(30)의 하측에 위치할 수 있다. 반도체 패키지(1)는 상측 반도체 칩(10)을 밀봉하는 상측 밀봉 부재(20) 및 하측 반도체 칩(40)을 밀봉하는 하측 밀봉 부재(60)를 포함할 수 있다. 또한, 반도체 패키지(1)는 매립 재배선 패턴층(30)에 전기적으로 연결된 도전성 포스트(50) 및 도전성 포스트(50)에 전기적으로 연결된 외측 재배선 패턴층(70)와 외측 연결 부재(80)를 더 포함할 수 있다.
상측 반도체 칩(10)과 하측 반도체 칩(40)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 상측 반도체 칩(10)과 하측 반도체 칩(40)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 예를 들어, 상측 반도체 칩(10)은 로직회로를 포함하는 로직칩일 수 있고, 하측 반도체 칩(40)은 메모리칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.
상측 반도체 칩(10)과 하측 반도체 칩(40)은 동일한 크기를 가지거나 또는 다른 크기를 가질 수 있다.
상측 반도체 칩(10)은 상측 반도체 칩 패드(12)를 포함할 수 있다. 하측 반도체 칩(40)은 하측 반도체 칩 패드(42)를 포함할 수 있고, 또한, 하측 반도체 칩(40)의 상측에 절연층(44)과 하측 반도체 칩 패드(42)에 연결된 본드 패드(46)를 포함할 수 있다.
매립 재배선 패턴층(30)은 제1 절연층(32), 재배선 패턴(34), 및 제2 절연층(36)을 포함할 수 있다. 재배선 패턴(34)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 재배선 패턴(34)은 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)을 재배선할 수 있고, 외측 연결 부재(80)에 전기적으로 연결될 수 있다. 따라서, 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)이 매립 재배선 패턴층(30)에 연결됨으로써, 반도체 패키지(1)는 팬-아웃 구조를 가질 수 있다. 상측 반도체 칩(10)과 하측 반도체 칩(40)은 재배선 패턴(34)을 공유할 수 있고, 이러한 경우에는 상측 반도체 칩(10)과 하측 반도체 칩(40)이 재배선 패턴(34)을 통하여 서로 전기적으로 연결될 수 있다. 또한, 상측 반도체 칩(10)과 하측 반도체 칩(40)은 전기적으로 분리된 재배선 패턴(34)에 각각 연결될 수 있고, 이러한 경우에는 상측 반도체 칩(10)과 하측 반도체 칩(40)이 재배선 패턴(34)을 통하여 서로 전기적으로 연결되지 않을 수 있다.
재배선 패턴(34)의 상측은 제1 절연층(32)에 의하여 덮일 수 있고, 재배선 패턴(34)의 하측은 제2 절연층(36)에 의하여 덮일 수 있다. 재배선 패턴(34)의 상측 일부는 제1 절연층(32)으로부터 노출될 수 있고, 노출된 재배선 패턴(34)의 상측 일부는 상측 반도체 칩(10)과 전기적으로 연결될 수 있다. 즉, 재배선 패턴(34)과 상측 반도체 칩(10)의 상측 반도체 칩 패드(12)는 전기적으로 연결될 수 있다. 또한, 재배선 패턴(34)의 하측 일부는 제2 절연층(36)으로부터 노출될 수 있고, 노출된 재배선 패턴(34)의 하측 일부는 하측 반도체 칩(40)과 전기적으로 연결될 수 있다. 재배선 패턴(34)은 하나의 층으로 구성되거나 또는 다층으로 구성될 수 있다.
또한, 매립 재배선 패턴층(30)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 상측 반도체 칩(10) 및 상측 밀봉 부재(20)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
연결 부재(48)는 본드 패드(46)와 매립 재배선 패턴층(30)의 노출된 재배선 패턴(34)에 위치할 수 있고, 매립 재배선 패턴층(30)의 재배선 패턴(34)과 하측 반도체 칩(40)의 하측 반도체 칩 패드(42)를 전기적으로 연결할 수 있다. 또한, 하측 반도체 칩(40)과 상측 반도체 칩(10)은 매립 재배선 패턴층(30)과 연결 부재(48)를 통하여 서로 전기적으로 연결될 수 있다. 연결 부재(48)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 연결 부재(48)는 예를 들어 솔더볼일 수 있고, 리플로우 공정을 통하여 본드 패드(46) 및 매립 재배선 패턴층(30)에 부착될 수 있다.
상측 밀봉 부재(20)는 상측 반도체 칩(10)을 밀봉할 수 있다. 상측 밀봉 부재(20)는 상측 반도체 칩(10)을 완전히 덮을 수 있다. 대안적으로, 상측 반도체 칩(10)의 최상측은 상측 밀봉 부재(20)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 상측 밀봉 부재(20)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도전성 포스트(50)는 매립 재배선 패턴층(30)과 전기적으로 연결될 수 있다. 도전성 포스트(50)는 매립 재배선 패턴층(30)의 노출된 영역에 위치할 수 있고, 도전성 포스트(50)는 매립 재배선 패턴층(30)과 전기적으로 연결될 수 있다. 도전성 포스트(50)는 하측 반도체 칩(40)의 외측에 위치할 수 있다. 또한, 도전성 포스트(50)의 상측의 영역으로 상측 반도체 칩(10)이 연장될 수 있다. 매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이는 하측 반도체 칩(40)의 높이에 비하여 클 수 있다. 도전성 포스트(50)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(50)는 도전성 솔더(solder) 또는 도전성 물질을 포함하는 솔더 페이스트(solder paste)를 포함할 수 있다. 또한, 도전성 포스트(50)는 TSV(through silicon via)와 같은 관통 전극일 수 있다.
하측 밀봉 부재(60)는 하측 반도체 칩(40) 및 도전성 포스트(50)를 밀봉할 수 있다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)이 노출되지 않도록 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30)을 밀봉할 수 있다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)의 연결 부재(48) 사이의 공간을 충전할 수 있다. 하측 밀봉 부재(60)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 서로 연결될 수 있고, 매립 재배선 패턴층(30)이 노출되지 않도록 밀봉할 수 있다. 대안적으로, 상측 밀봉 부재(20) 및/또는 하측 밀봉 부재(60)로부터 매립 재배선 패턴층(30)이 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 동일한 물질을 포함할 수 있고, 또는 서로 다른 물질을 포함할 수 있다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 일체형 구조체(one-body structure)를 구성할 수 있다.
매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이가 하측 반도체 칩(40)의 높이에 비하여 클 수 있으므로, 하측 반도체 칩(40)은 하측 밀봉 부재(60)에 의하여 노출되지 않도록 매립될 수 있다.
외측 재배선 패턴층(70)은 하측 밀봉 부재(60)의 하측에 위치할 수 있고, 도전성 포스트(50)와 전기적으로 연결될 수 있다. 외측 재배선 패턴층(70)은 도전성 포스트(50)와 외측 연결 부재(80)를 전기적으로 연결될 수 있다. 또한, 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)이 외측 재배선 패턴층(70)에 연결됨으로써, 반도체 패키지(1)는 팬-아웃 구조를 가질 수 있다.
외측 재배선 패턴층(70)은 제3 절연층(72), 외측 재배선 패턴(74), 제4 절연층(76), 및 외측 본드 패드(78)를 포함할 수 있다. 외측 재배선 패턴(74)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 외측 재배선 패턴(74)의 상측은 제3 절연층(72)에 의하여 덮일 수 있고, 외측 재배선 패턴(74)의 하측은 제4 절연층(76)에 의하여 덮일 수 있다. 외측 재배선 패턴(74)의 상측 일부는 제3 절연층(72)로부터 노출될 수 있고, 노출된 외측 재배선 패턴(74)의 상측 일부는 도전성 포스트(50)와 전기적으로 연결될 수 있다. 즉, 외측 재배선 패턴(74)과 매립 재배선 패턴층(30)은 전기적으로 연결될 수 있다. 또한, 외측 재배선 패턴(74)의 하측 일부는 제4 절연층(76)으로부터 노출될 수 있고, 노출된 외측 재배선 패턴(74)의 하측 일부는 외측 연결 부재(80)와 전기적으로 연결될 수 있다. 노출된 외측 재배선 패턴(74)에 외측 본드 패드(78)가 더 형성될 수 있다. 또한, 외측 재배선 패턴층(70)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 도전성 포스트(50) 및 하측 밀봉 부재(60)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
외측 연결 부재(80)는 외측 재배선 패턴층(70)에 전기적으로 연결되도록 위치한다. 외측 연결 부재(80)는 노출된 외측 재배선 패턴(74)에 부착되거나 또는 외측 본드 패드(78)에 부착될 수 있다. 외측 연결 부재(80)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외측 연결 부재(80)는 솔더볼일 수 있다.
외측 재배선 패턴층(70)은 재배선을 제공할 수 있고, 이에 따라 외측 연결 부재(80)의 일부는 하측 반도체 칩(40)의 하측에 위치할 수 있다. 따라서, 상대적으로 넓은 면적에 걸쳐서 외측 연결 부재(80)를 배치할 수 있고, 결과적으로 상측 반도체 칩(10) 및/또는 하측 반도체 칩(40)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지들(2,3,4,5,6,7,8)을 도시한다. 본 실시예들에 따른 반도체 패키지들(2,3,4,5,6,7,8)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 2를 참조하면, 반도체 패키지(2)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉한다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 3을 참조하면, 반도체 패키지(3)는 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다.
도 4를 참조하면, 반도체 패키지(4)는 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 또한, 반도체 패키지(4)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 5를 참조하면, 반도체 패키지(5)는 복수의 상측 반도체 칩들(10a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다.
도 6을 참조하면, 반도체 패키지(6)는 복수의 상측 반도체 칩들(10a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 또한, 반도체 패키지(6)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 7을 참조하면, 반도체 패키지(7)는 복수의 상측 반도체 칩들(10a) 및 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다.
도 8을 참조하면, 반도체 패키지(8)는 복수의 상측 반도체 칩들(10a) 및 복수의 하측 반도체 칩들(40a)을 포함할 수 있다. 복수의 상측 반도체 칩들(10a)은 도 1의 상측 반도체 칩(10)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a)은 도 1의 하측 반도체 칩(40)과 유사하게 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 복수의 하측 반도체 칩들(40a) 사이에 도전성 포스트(50a)가 위치할 수 있고, 도전성 포스트(50a)는 매립 재배선 패턴층(30)에 전기적으로 연결될 수 있다. 또한, 반도체 패키지(8)는 상측 밀봉 부재(20)와 하측 밀봉 부재(60)가 서로 연결되어 매립 재배선 패턴층(30a)을 노출하지 않고 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30a)을 일부를 관통하여 상측 밀봉 부재(20)와 더 연결될 수 있고, 이에 따라 상측 밀봉 부재(20)와 하측 밀봉 부재(60)의 접착력을 더욱 증가시킬 수 있다.
도 9 내지 도 18은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 9를 참조하면, 상측 반도체 칩(10)을 접착부재(16)를 이용하여 제1 캐리어 기판(14) 상에 부착한다. 접착부재(16)는 액상 접착제 또는 접착 테이프일 수 있다. 상측 반도체 칩(10)의 상측 반도체 칩 패드(12)는 하측을 향할 수 있고, 접착부재(16)와 접촉할 수 있다. 제1 캐리어 기판(14)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.
도 10을 참조하면, 상측 반도체 칩(10)을 밀봉하는 상측 밀봉 부재(20)를 형성한다. 상측 밀봉 부재(20)는 상측 반도체 칩(10)을 완전히 덮을 수 있다. 상측 밀봉 부재(20)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 11을 참조하면, 상측 밀봉 부재(20) 상에 접착부재(17)를 이용하여 제2 캐리어 기판(18)을 부착한다. 접착부재(17)는 액상 접착제 또는 접착 테이프일 수 있다. 제2 캐리어 기판(18)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 이어서, 제1 캐리어 기판(14)을 제거하여 상기 상측 반도체 칩(10)을 노출한다. 이에 따라, 상측 반도체 칩 패드(12)가 노출된다.
도 12를 참조하면, 노출된 상측 반도체 칩(10) 및 상측 밀봉 부재(20) 상에 매립 재배선 패턴층(30)을 형성한다. 매립 재배선 패턴층(30)은 제1 절연층(32), 재배선 패턴(34), 및 제2 절연층(36)으로 구성될 수 있다. 예를 들어, 상측 반도체 칩(10) 상에 제1 절연층(32)을 형성하고, 제1 절연층(32)의 일부를 제거하여 상측 반도체 칩 패드(12)를 노출한다. 이어서, 노출된 상측 반도체 칩 패드(12)와 전기적으로 연결되고 제1 절연층(32)의 상측으로 연장되는 재배선 패턴(34)을 형성한다. 재배선 패턴(34)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 재배선 패턴(34) 상에 제2 절연층(36)을 형성하고, 재배선 패턴(34)의 일부가 노출되도록 제2 절연층(36)의 일부를 제거한다. 노출된 재배선 패턴(34)에는 후속의 공정에서 도전성 포스트(50, 도 13 참조) 또는 연결 부재(48, 도 14 참조) 등이 부착될 수 있다.
또한, 매립 재배선 패턴층(30)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 상측 반도체 칩(10) 및 상측 밀봉 부재(20)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 13을 참조하면, 매립 재배선 패턴층(30)과 전기적으로 연결되는 도전성 포스트(50)를 형성한다. 도전성 포스트(50)는 매립 재배선 패턴층(30)의 노출된 영역에 위치할 수 있고, 도전성 포스트(50)는 매립 재배선 패턴층(30)과 전기적으로 연결될 수 있다. 도전성 포스트(50)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 도전성 포스트(50)는 도전성 솔더(solder) 또는 도전성 물질을 포함하는 솔더 페이스트(solder paste)를 포함할 수 있다. 도시되지는 않았지만. 매립 재배선 패턴층(30) 상에 마스크 층을 형성하고, 매립 재배선 패턴층(30)의 일부를 노출하는 개구부를 상기 마스크 층에 형성한 후에, 상기 개구부를 도전물로 충전하고, 상기 마스크 층을 제거함에 의하여, 도전성 포스트(50)를 형성할 수 있다. 상기 마스크 층은, 예를 들어 포토레지스트를 포함할 수 있다.
도 14를 참조하면, 매립 재배선 패턴층(30)의 하측에 상측 반도체 칩(10)과 반대 위치로 하측 반도체 칩(40)을 부착한다. 하측 반도체 칩(40)은 하측 반도체 칩 패드(42)를 노출하는 절연층(44)을 포함할 수 있고, 하측 반도체 칩 패드(42) 상에는 본드 패드(46)를 포함할 수 있다. 본드 패드(46)와 매립 재배선 패턴층(30)의 노출된 재배선 패턴(34)에 연결 부재(48)가 위치한다. 연결 부재(48)는 하측 반도체 칩(40)과 매립 재배선 패턴층(30)을 전기적으로 연결할 수 있다. 또한, 하측 반도체 칩(40)과 상측 반도체 칩(10)은 매립 재배선 패턴층(30)과 연결 부재(48)를 통하여 서로 전기적으로 연결될 수 있다. 연결 부재(48)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 연결 부재(48)는 예를 들어 솔더볼일 수 있고, 리플로우 공정을 통하여 본드 패드(46) 및 매립 재배선 패턴층(30)에 부착될 수 있다. 매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이는 하측 반도체 칩(40)의 높이에 비하여 클 수 있다.
대안적으로, 도 13에 도시된 공정과 도 14에 도시된 공정은 순서를 바꾸어서 구현하는 것도 가능하다.
도 15를 참조하면, 하측 반도체 칩(40) 및 도전성 포스트(50)를 밀봉하는 하측 밀봉 부재(60)를 형성한다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)을 노출되지 않도록 밀봉할 수 있다. 또한, 하측 밀봉 부재(60)는 매립 재배선 패턴층(30)을 밀봉할 수 있다. 하측 밀봉 부재(60)는 하측 반도체 칩(40)의 연결 부재(48) 사이의 공간을 충전할 수 있다. 하측 밀봉 부재(60)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 서로 연결될 수 있고, 매립 재배선 패턴층(30)이 노출되지 않도록 밀봉할 수 있다. 대안적으로, 상측 밀봉 부재(20) 및/또는 하측 밀봉 부재(60)로부터 매립 재배선 패턴층(30)이 노출되는 경우도 본 발명의 기술적 사상에 포함된다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 동일한 물질을 포함할 수 있고, 또는 서로 다른 물질을 포함할 수 있다. 상측 밀봉 부재(20)와 하측 밀봉 부재(60)는 일체형 구조체(one-body structure)를 구성할 수 있다.
대안적으로, 도전성 포스트(50)를 대신하여 TSV(through silicon via)와 같은 관통 전극일 수 있다. 즉, 도 12에서 매립 재배선 패턴층(30) 상에 하측 밀봉 부재(60)를 먼저 형성하고, 하측 밀봉 부재(60)의 일부를 제거하여 매립 재배선 패턴층(30)의 재배선 패턴(34)를 노출하는 개구부를 형성한 후에, 상기 개구부에 도전물을 충전하여 도전성 포스트(50)를 형성할 수 있다.
도 16을 참조하면, 하측 밀봉 부재(60)를 연마, 에치백 또는 기계적 화학적 연마(mechanical chemical polishing, CMP)를 이용하여 평탄화할 수 있고, 이에 따라 도전성 포스트(50)를 노출할 수 있다. 상술한 바와 같이, 매립 재배선 패턴층(30)으로부터 도전성 포스트(50)의 높이가 하측 반도체 칩(40)의 높이에 비하여 클 수 있으므로, 하측 반도체 칩(40)은 하측 밀봉 부재(60)에 의하여 노출되지 않도록 매립될 수 있다.
도 17을 참조하면, 하측 밀봉 부재(60)의 하측에 도전성 포스트(50)와 전기적으로 연결된 외측 재배선 패턴층(70)을 형성한다. 외측 재배선 패턴층(70)은 제3 절연층(72), 외측 재배선 패턴(74), 제4 절연층(76), 및 외측 본드 패드(78)를 포함할 수 있다. 예를 들어, 하측 밀봉 부재(60) 상에 제3 절연층(72)을 형성하고, 제3 절연층(72)의 일부를 제거하여 도전성 포스트(50)를 노출한다. 이어서, 노출된 도전성 포스트(50)와 전기적으로 연결되고 제3 절연층(72)의 상측으로 연장되는 외측 재배선 패턴(74)을 형성한다. 외측 재배선 패턴(74)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 외측 재배선 패턴(74) 상에 제4 절연층(76)을 형성하고, 외측 재배선 패턴(74)의 일부가 노출되도록 제4 절연층(76)의 일부를 제거한다. 노출된 외측 재배선 패턴(74)에는 후속의 공정에서 외측 연결 부재(80, 도 18 참조) 등이 부착될 수 있다. 선택적으로, 노출된 외측 재배선 패턴(74)에 외측 본드 패드(78)가 더 형성될 수 있다.
또한, 외측 재배선 패턴층(70)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 도전성 포스트(50) 및 하측 밀봉 부재(60)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 18을 참조하면, 외측 재배선 패턴층(70)에 전기적으로 연결된 외측 연결 부재(80)를 부착한다. 외측 연결 부재(80)는 노출된 외측 재배선 패턴(74)에 부착되거나 또는 외측 본드 패드(78)에 부착될 수 있다. 외측 연결 부재(80)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외측 연결 부재(80)는 솔더볼일 수 있다.
이어서, 제2 캐리어 기판(18)을 제거하여, 도 1의 반도체 패키지(1)를 완성한다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3, 4, 5, 6, 7, 8: 반도체 패키지,
10, 10a: 상측 반도체 칩들, 12: 상측 반도체 칩 패드, 14: 제1 캐리어 기판,
16, 17: 접착부재, 18: 제2 캐리어 기판, 20: 상측 밀봉 부재,
30, 30a: 매립 재배선 패턴층, 32: 제1 절연층, 34: 재배선 패턴, 36: 제2 절연층,
40, 40a: 하측 반도체 칩들, 42: 하측 반도체 칩 패드, 44: 절연층,
46: 본드 패드, 48: 연결 부재, 50, 50a: 도전성 포스트,
60: 하측 밀봉 부재, 70: 외측 재배선 패턴층, 72: 제3 절연층,
74: 외측 재배선 패턴, 76: 제4 절연층, 78: 외측 본드 패드, 80: 외측 연결 부재,

Claims (12)

  1. 재배선 패턴이 상하측에 각각 구비된 제1절연층 및 제2절연층에 의하여 덮여 있는 매립 재배선 패턴층;
    상기 매립 재배선 패턴층의 상측에 위치하고, 상측 반도체 칩 패드를 구비하고, 상기 재배선 패턴의 상부 일부가 상기 제1절연층으로부터 노출되어 상기 상측 반도체 칩 패드에 솔더볼에 의하여 전기적으로 연결되어 있는 상측 반도체 칩;
    상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재;
    상기 매립 재배선 패턴층의 하측에 위치하고, 하측 반도체 칩 패드를 구비하고, 상기 재배선 패턴의 하부 일부가 상기 제2절연층으로부터 노출되어 상기 하측 반도체 칩 패드에 솔더볼에 의하여 전기적으로 연결되어 있는 하측 반도체 칩;
    상기 하측 반도체 칩을 사이에 두고 상기 매립 재배선 패턴층에 전기적으로 연결되며, 상기 매립 재배선 패턴층으로부터의 높이가 상기 하측 반도체 칩보다 높은 도전성 포스트;
    상기 하측 반도체 칩이 노출되지 않도록 밀봉함과 동시에 상기 도전성 포스트를 밀봉하는 하측 밀봉 부재; 및
    상기 하측 밀봉 부재의 하측에 위치하고, 상기 도전성 포스트와 외측 연결 부재를 전기적으로 연결하는 외측 재배선 패턴층을 포함하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 상측 밀봉 부재 및 상기 하측 밀봉 부재는 서로 연결되어 상기 매립 재배선 패턴층을 노출하지 않도록 밀봉하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하측 밀봉 부재는 상기 매립 재배선 패턴층의 일부를 관통하여 상기 상측 밀봉 부재와 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 상측 반도체 칩과 상기 하측 반도체 칩은 상기 매립 재배선 패턴층을 통하여 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 하측 반도체 칩은 복수의 하측 반도체 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 도전성 포스트는 복수 개가 배치되고, 상기 복수 개의 도전성 포스트들의 일부는 상기 복수의 하측 반도체 칩들 사이에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 상측 반도체 칩은 복수의 상측 반도체 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서, 상기 상측 반도체 칩과 상기 하측 반도체 칩은 동일한 크기를 가지는 것을 특징으로 하는 반도체 패키지.
  12. 제1 캐리어 기판 상에 상측 반도체 칩을 부착하는 단계;
    상기 상측 반도체 칩을 밀봉하는 상측 밀봉 부재를 형성하는 단계;
    상기 상측 밀봉 부재 상에 제2 캐리어 기판을 부착하는 단계;
    상기 제1 캐리어 기판을 제거하여 상기 상측 반도체 칩을 노출하는 단계;
    상기 노출된 상측 반도체 칩 및 상기 상측 밀봉 부재 상에 매립 재배선 패턴층을 형성하는 단계;
    상기 매립 재배선 패턴층과 전기적으로 연결되는 도전성 포스트를 형성하는 단계;
    상기 매립 재배선 패턴층의 하측에 상기 상측 반도체 칩과 반대 위치로 하측 반도체 칩을 부착하는 단계;
    상기 하측 반도체 칩 및 상기 도전성 포스트를 밀봉하는 하측 밀봉 부재를 형성하는 단계;
    상기 하측 밀봉 부재를 평탄화하여 상기 도전성 포스트를 노출하는 단계;
    상기 하측 밀봉 부재 상에 상기 도전성 포스트와 전기적으로 연결된 외측 재배선 패턴층을 형성하는 단계; 및
    상기 외측 재배선 패턴층에 전기적으로 연결되도록 외측 연결 부재를 부착하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
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