KR20210047607A - 반도체 패키지 - Google Patents

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KR20210047607A
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KR
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heat dissipation
disposed
connection structure
layer
encapsulant
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KR1020190131418A
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강명삼
박용진
고영찬
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는 제1 면 및 제2 면을 가지며 재배선 패턴과 수직 연결 도체를 포함하는 연결 구조체, 상기 제1 면 상에 배치되며, 제1 활성면이 상기 제1 면과 마주하도록 배치되는 제1 반도체 칩, 상기 제1 면 상에 배치되며, 제2 비활성면이 상기 제1 면과 마주하도록 배치되어 상기 수직 연결 도체에 연결되는 제2 반도체 칩, 상기 제1 및 제2 반도체 칩을 봉합하는 제1 봉합재, 상기 제1 봉합재 상에 배치되는 백사이드 배선층, 상기 재배선 패턴과 상기 백사이드 배선층을 연결하는 배선 구조체, 및 상기 제2 면 상에 배치되며 상기 수직 연결 도체와 연결되는 방열 부재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 복합화 및 다기능화를 요구하는 SiP(System in Package) 반도체 패키지에 대한 관심이 지속적으로 높아지고 있다. 복수의 수동 부품들과 반도체 부품들을 함께 표면 실장하는 경우 부품 사이의 간격을 줄이는데 한계가 있으며, 반도체 칩에서 발생하는 열을 방출하기 어려운 문제가 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 최소화된 크기를 가지며 방열 성능이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선 패턴과 수직 연결 도체를 포함하는 연결 구조체, 상기 연결 구조체의 상기 제1 면 상에 배치되며, 상기 재배선 패턴과 연결되는 제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대측인 제1 비활성면을 가지며, 상기 제1 활성면이 상기 제1 면과 마주하도록 배치되는 제1 반도체 칩, 상기 연결 구조체의 상기 제1 면 상에 배치되며, 제2 접속 패드가 배치된 제2 활성면 및 상기 제2 활성면의 반대측인 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 면과 마주하도록 배치되며 상기 제2 비활성면이 상기 수직 연결 도체에 연결되는 제2 반도체 칩, 상기 연결 구조체의 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 봉합하는 제1 봉합재, 상기 제1 봉합재 상에 배치되며, 상기 제2 접속 패드와 연결되는 백사이드 배선층, 상기 연결 구조체의 상기 제1 면 상에 배치되며, 상기 재배선 패턴과 상기 백사이드 배선층을 전기적으로 연결하는 배선 구조체, 상기 연결 구조체의 상기 제2 면 상에 배치되며, 상기 수직 연결 도체와 연결되는 방열 부재 및 상기 연결 구조체의 상기 제2 면 상에 배치되며, 상기 방열 부재를 봉합하는 제2 봉합재를 포함하는 반도체 패키지를 제공할 수 있다.
또한, 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선층을 포함하는 연결 구조체, 제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대측인 제1 비활성면을 가지며, 상기 제1 활성면이 상기 제1 면을 마주하도록 배치되는 제1 반도체 칩, 제2 접속 패드가 배치된 제2 활성면 및 상기 제2 활성면의 반대측인 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 면을 마주하도록 배치되는 제2 반도체 칩, 상기 연결 구조체의 상기 제1 면을 덮으며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 봉합하는 제1 봉합재, 상기 연결 구조체의 상기 제2 면 상에 배치되는 수동 부품, 상기 연결 구조체의 상기 제2 면 상에 배치되는 방열 부재, 상기 연결 구조체의 상기 제2 면을 덮으며, 상기 수동 부품 및 상기 방열 부재를 봉합하는 제2 봉합재 및 상기 제2 봉합재, 상기 연결 구조체 및 상기 제1 봉합재 각각의 외면의 적어도 일부를 덮는 외부 차폐층을 포함하며, 상기 재배선층은 상기 수동 부품과 상기 제1 접속 패드를 연결하는 재배선 패턴 및 상기 방열부재와 상기 제2 비활성면을 연결하는 방열 패턴을 포함하고, 상기 수동 부품의 상면은 상기 외부 차폐층과 이격되고, 상기 방열 부재의 상면은 상기 외부 차폐층과 접촉되는 반도체 패키지를 제공할 수 있다.
또한, 제1 면 및 상기 제1 면의 반대측인 제2 면을 가지며, 서로 물리적으로 이격된 재배선 패턴 및 방열 패턴을 포함하는 연결 구조체, 상기 연결 구조체의 상기 제1 면 상에 배치되며, 제1 관통홀 및 제2 관통홀을 구비하며, 상기 재배선 패턴과 연결되는 배선층을 갖는 프레임, 상기 제1 관통홀에 배치되며, 상기 재배선 패턴과 연결되는 제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대측인 제1 비활성면을 가지며, 상기 제1 활성면이 상기 제1 면을 마주하도록 배치되는 제1 반도체 칩, 상기 제2 관통홀에 배치되며, 상기 배선층을 통해서 상기 제1 접속 패드와 전기적으로 연결되는 제2 접속 패드가 배치된 제2 활성면 및 상기 방열 패턴과 연결되며 상기 제2 활성면의 반대측인 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 면을 마주하도록 배치되는 제2 반도체 칩, 상기 연결 구조체의 상기 제1 면을 덮으며, 상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 제1 봉합재, 상기 제1 봉합재 상에 배치되며 상기 배선층 및 상기 제2 접속 패드 중 적어도 하나와 연결되는 백사이드 배선층, 상기 연결 구조체의 상기 제2 면 상에 배치되며 상기 재배선 패턴과 연결되는 수동 부품, 상기 연결 구조체의 상기 제2 면 상에 배치되며 상기 방열 패턴과 연결되는 방열 부재, 상기 연결 구조체의 상기 제2 면을 덮으며, 상기 수동 부품 및 상기 방열 부재의 적어도 일부를 봉합하는 제2 봉합재, 상기 제2 봉합재, 상기 연결 구조체, 상기 프레임 및 상기 제1 봉합재 각각의 외면의 적어도 일부를 덮으며 상기 방열 부재의 상면과 접촉되는 외부 차폐층, 상기 제1 봉합재 상에 배치되며 상기 백사이드 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층 및 상기 패시베이션층 상에 배치되며 상기 개구부에 의해 노출된 상기 백사이드 배선층과 연결되는 전기 연결 금속을 포함하는 반도체 패키지를 제공할 수 있다.
본 발명의 실시예들에 따르면, 연결 구조체의 일면에 복수의 반도체 칩들이 배치되고 연결 구조체의 타면에 방열 부재가 배치됨으로써, 최소화된 크기를 가지며 방열 성능이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a 및 도 2b는 도 1의 반도체 패키지의 I-I' 절단면을 나타낸 평면도이다.
도 3 내지 14는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 17는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 18는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 20는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 21는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 22는 도 1의 반도체 패키지가 안테나 기판에 실장된 상태를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이다. 도 2a 및 도 2b는 도 1의 반도체 패키지(100A)의 I-I' 절단면을 나타낸 평면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100A)는 프레임(110), 제1 반도체 칩(121), 제2 반도체 칩(122), 방열 부재(127), 제1 봉합재(131), 백사이드 배선층(132), 제2 봉합재(135) 및 연결 구조체(140)를 포함할 수 있다. 또한, 수동 부품(125), 패시베이션층(150), 전기 연결 금속(160) 및 외부 차폐층(170)을 더 포함할 수 있다.
상기 프레임(110)은 절연층(111a, 111b)과 배선 구조체(112a, 112b, 112c, 113a, 113b)를 포함할 수 있다. 또한, 상기 제1 반도체 칩(121)이 배치되는 제1 관통홀(110H2) 및 상기 제2 반도체 칩(122)이 배치되는 제2 관통홀(110H2)을 포함할 수 있다. 상기 배선 구조체(112a, 112b, 112c, 113a, 113b)는 배선층(112a, 112b, 112c) 및 배선 비아(113a, 113b)를 포함할 수 있다. 또한, 상기 프레임(110)은 상기 배선층(112a, 112b, 112c)과 물리적으로 이격되며 외부 차폐층(170)과 접촉하는 접지 배선층(112G)를 더 포함할 수 있다.
상기 프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 제1 봉합재(131)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 상기 프레임(110)은 상기 연결 구조체(140)의 제1 면(S1) 상에 배치되며 상기 제1 봉합재(131)에 의해 적어도 일부가 봉합될 수 있다.
상기 제1 관통홀(110H1) 및 제2 관통홀(110H2)은 상기 프레임(110)을 관통하며, 상기 제1 및 제2 관통홀들(110H1, 110H2) 내에는 각각 제1 및 제2 반도체 칩(121, 122)가 배치될 수 있다. 상기 제1 관통홀(110H1) 및 제2 관통홀(110H2) 각각의 벽면은 상기 반도체 칩들(121, 122)과 소정거리 이격되어 배치될 수 있다. 상기 반도체 칩들(121, 122)은 상기 관통홀들(110H1, 110H2)의 벽면으로 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 필요에 따라서는 프레임(110)을 생략할 수 있다. 예를 들어, 프레임(110)을 생략하는 경우, 도전성 포스트인 배선 구조체(도 21 의 112P)가 상기 제1 봉합재(131)를 관통하여 상기 백사이드 배선층(132) 및 연결 구조체(140)의 재배선층(142)과 전기적으로 연결될 수 있다.
상기 절연층(111a, 111b)은 절연물질을 포함할 수 있다. 상기 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
상기 배선층(112a, 112b, 112c)은 제1 및 제2 반도체 칩(121, 122)의 접속 패드(121P, 122P)를 재배선할 수 있으며, 프레임(110) 의 상/하부를 연결하는 배선 비아(113a, 113b)를 위한 패드 패턴을 제공할 수 있다. 상기 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 상기 배선층(112a, 112b, 112c)은 서로 다른 레벨에 위치하는 복수의 상기 배선층들(112a, 112b, 112c)을 포함할 수 있으며, 상기 복수의 배선층들(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 상기 복수의 배선층들(112a, 112b, 112c)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
상기 배선 비아(113a, 113b)는 서로 다른 층에 형성된 배선층들(112a, 112b, 112c)을 전기적으로 연결시켜 상기 프레임(110) 내에 전기적 경로를 형성할 수 있다. 상기 배선 비아(113a, 113b)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 배선 비아(113a, 113b)는 금속 물질로 완전히 충전된 필드(filled) 비아일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨퍼멀(conformal) 비아일 수도 있다. 또한, 상기 배선 비아(113a, 113b)는 측면이 테이퍼진 형상을 가질 수 있으며, 모래시계 형상이나 원통 형상 등 공지된 모든 형상이 적용될 수 있다. 상기 배선 비아(113a, 113b)는 배선층(112a, 112b, 112c)과 일체화될 수 있으나, 이에 한정되지는 않는다.
구체적으로, 본 실시예에서 상기 프레임(110)은 상기 연결 구조체(140)의 상기 제1 면(S1)에 배치된 제1 절연층(111a), 상기 연결 구조체(140)의 상기 제1 면(S1)에 적어도 일부가 접하도록 상기 제1 절연층(111a)에 매립된 제1 배선층(112a), 상기 제1 절연층(111a)의 상기 제1 배선층(112a)이 매립된 측의 반대측에 배치된 제2 배선층(112b), 상기 제1 절연층(111a)의 상기 제1 배선층(112a)이 매립된 측의 반대측 상에 배치되며 상기 제2 배선층(112b)의 적어도 일부를 덮는 제2 절연층(111b), 상기 제2 절연층(111b)의 상기 제2 배선층(112b)이 매립된 측의 반대측에 배치된 제3 배선층(112c), 상기 제1 절연층(111a)을 관통하며 상기 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결하는 제1 배선 비아(113a) 및 상기 제2 절연층(111b)을 관통하며 상기 제2 및 제3 배선층(112b, 112c)을 전기적으로 연결하는 제2 배선 비아(113b)를 포함할 수 있다. 또한, 상기 접지 배선층(112G)은 상기 제1 내지 제3 배선층(112a, 112b, 112c)과 소정거리 이격되어 프레임(110)의 외곽에 배치되며, 상기 프레임(110)의 표면을 덮는 상기 외부 차폐층(170)과 접촉할 수 있다.
상기 제1 반도체 칩(121)은 제1 접속 패드(121P)가 배치된 제1 활성면(A1) 및 상기 제1 활성면(A1)의 반대측인 제1 비활성면(I1)을 가지며, 상기 제1 활성면(A1)이 상기 연결 구조체(140)의 상기 제1 면(S1)을 마주하도록 배치될 수 있다. 상기 제1 접속 패드(121P)는 상기 연결 구조체(140)의 재배선 패턴(142P)과 연결될 수 있다.
상기 제2 반도체 칩(122)은 제2 접속 패드(122P)가 배치된 제2 활성면(A2) 및 상기 제2 활성면(A2)의 반대측인 제2 비활성면(I2)을 가지며, 상기 제2 비활성면(I2)이 상기 연결 구조체(140)의 상기 제1 면(S1)을 마주하도록 배치될 수 있다. 상기 제2 비활성면(I2)은 상기 연결 구조체(140)의 수직 연결 도체(142HP, 142HV)에 연결될 수 있다. 상기 수직 연결 도체(142HP, 143HV)는 방열 패턴(142HP)과 방열 비아(143HV)를 포함할 수 있다.
구체적으로, 본 실시예에서 상기 제1 반도체 칩(121)의 제1 활성면(A1)이 상기 연결 구조체(140)의 상기 제1 면(S1)을 마주하도록 배치되고, 상기 제2 반도체 칩(122)의 제2 비활성면(I2)이 상기 연결 구조체(140)의 상기 제1 면(S1)을 마주하도록 배치될 수 있다. 따라서, 상기 제1 반도체 칩(121)의 제1 활성면(A1)에 배치되는 제1 접속 패드(121P)는 상기 연결 구조체(140)의 상기 재배선 패턴(142P)과 연결되고, 상기 제2 반도체 칩(122)의 제2 비활성면(I2)은 상기 수직 연결 도체(142HP, 143HV)와 연결될 수 있다. 상기 제1 접속 패드(121P)가 상기 연결 구조체(140)의 상기 재배선 패턴(142P)과 연결됨으로써, 상기 제1 접속 패드(121P)와 후술하는 수동 부품들(125) 사이의 연결 경로를 단축하면서 수동 부품들(125)을 실장 면적을 최소화할 수 있다. 상기 제2 비활성면(I2)이 상기 수직 연결 도체(142HP, 143HV)와 연결됨으로써, 상기 제2 반도체 칩(122)에서 발생하는 열을 효과적으로 방출할 수 있다. 따라서, 상기 제2 반도체 칩(122)은 발열량이 많은 로직(Logic) 칩일 수 있다. 예를 들어, 상기 제1 반도체 칩(121)은 전력관리 집적회로(Power Management Integrated Circuit, PMIC) 일 수 있고, 상기 제2 반도체 칩(122)은 무선 주파수 집적회로(Radio-Frequency Integrated Circuit, RFIC)일 수 있다.
상기 제1 및 제2 반도체 칩(121, 122)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로(Intergrated Circuit: IC)일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 상기 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체 칩의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속 패드들(121P, 122P)는 반도체 칩을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 상기 집적회로는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있으나, 이에 한정되는 것은 아니다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
상기 수동 부품(125)은 상기 연결 구조체(140)의 제2 면(S2) 상에 배치되며 상기 재배선 패턴(142P)과 연결될 수 있다. 상기 수동 부품(125)은 상기 제1 반도체 칩(110)과 수직적으로 중첩되지 않는 영역에도 배치될 수 있다. 상기 수동 부품(125)은 도전성 범프를 통해서 재배선 패턴(142P)과 연결될 수 있다. 상기 수동 부품(125)은 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(inductor), 비즈(bead) 등일 수 있다. 상기 수동 부품(125)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다. 상기 수동 부품(125)은 서로 다른 높이 및 폭(크기)을 가질 수 있다. 또한, 수동 부품(125)은 반도체 칩들(121, 122)과도 다른 두께를 가질 수 있다. 도 1, 도 2a 및 도 2b에 도시된 것과 달리, 복수의 수동 부품들(125) 각각은 서로 다른 폭(W2)을 가질 수 있다.
상기 방열 부재(127)는 상기 연결 구조체(140)의 제2 면(S2) 상에 배치되며, 상기 수직 연결 도체(142HP, 143HV)와 연결될 수 있다. 상기 방열 부재(127)는 도전성 범프를 통해서 상기 수직 연결 도체(142HP, 143HV)와 연결될 수 있다. 상기 방열 부재(127)는 상기 제2 반도체 칩(122)과 수직적으로 중첩되는 영역에 배치될 수 있다. 상기 방열 부재(127)은 상기 제2 반도체 칩(122)에서 발생한 열을 외부로 방출시킬 수 있다. 상기 방열 부재(127)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상기 방열 부재(127)는 서로 다른 높이 및 폭(크기)을 가질 수 있다. 상기 방열 부재(127)의 폭(W1)이 상기 수동 부품(125)의 폭(W2)과 유사한 크기일 경우, 상기 수동 부품(125)의 실장 공정에서 상기 방열 부재(127)를 함께 실장할 수 있어 고정 시간이 단축될 수 있다. 다만, 이에 한정되는 것은 아니며, 도 2a 및 도 2b에 도시된 것과 달리, 상기 방열 부재(127)의 폭(W1)은 상기 수동 부품(125)의 폭(W2)과 다를 수 있다.
또한, 상기 방열 부재(127)의 높이(T1)는 상기 수동 부품(125)의 높이(T2, T3) 보다 클 수 있다. 예를 들어, 상기 방열 부재(127)의 높이는 약 300~900um일 수 있다. 따라서, 상기 방열 부재(127)의 상기 상면은 상기 외부 차폐층(170)과 접촉될 수 있고, 상기 수동 부품(125)의 상면은 상기 외부 차폐층(170)과 이격될 수 있다. 상기 방열 부재(127)의 상기 상면은 그라인딩 공정에 의해서 상기 제2 봉합재(135)의 상기 상면과 실질적으로 공면(Coplanar)에 있을 수 있다. 따라서, 상기 방열 부재(127)의 상면은 제2 봉합재(135)의 상면으로부터 노출될 수 있다.
상기 제1 봉합재(131)는 상기 연결 구조체(140)의 상기 제1 면(S1)을 덮으며, 상기 프레임(110), 상기 제1 반도체 칩(121) 및 상기 제2 반도체 칩(122)의 적어도 일부를 봉합할 수 있다. 상기 제1 봉합재(131)는 상기 제1 관통홀(110H1) 및 상기 제2 관통홀(110H2)의 적어도 일부를 채울 수 있다. 상기 제1 봉합재(131)는 절연물질을 포함하며, 예를 들어, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등을 포함할 수 있다. 또한, EMC와 같은 몰딩 물질 또는 PIE와 같은 감광성 재료가 사용될 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
상기 백사이드 배선층(132)은 상기 제1 봉합재(131) 상에 배치되며, 상기 제2 접속 패드(122P)와 연결될 수 있다. 상기 백사이드 배선층(132)은 상기 제1 봉합재(131)를 관통하는 백사이드 비아(133)를 통해서 상기 배선층(112a, 112b, 112c) 및 상기 제2 접속 패드(122P) 중 적어도 하나와 연결될 수 있다. 상기 백사이드 배선층(132) 및 상기 백사이드 비아(133)는 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상기 백사이드 배선층(132)은 신호 패턴이나 신호용 비아패드 등을 포함할 수 있다. 또한, 상기 백사이드 배선층(132)은 그라운드 패턴과 연결되어 그라운드로 이용될 수 있다.
상기 제2 봉합재(135)는 상기 연결 구조체(140)의 제2 면(S2)을 덮으며, 상기 수동 부품(125) 및 상기 방열 부재(127)의 적어도 일부를 봉합할 수 있다. 상기 제2 봉합재(135)는 절연물질을 포함하며, 예를 들어, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등을 포함할 수 있다. 또한, EMC와 같은 몰딩 물질 또는 PIE와 같은 감광성 재료가 사용될 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
상기 연결 구조체(140)는 제1 면(S1) 및 상기 제1 면(S1)과 반대에 위치한 제2 면(S2)을 가지며, 절연층(141), 재배선층(142) 및 재배선 비아층(143)을 포함할 수 있다. 구체적으로, 상기 연결 구조체(140)는 상기 프레임(110), 상기 제1 활성면(A1) 및 상기 제2 비활성면(I2) 상에 배치된 한층 이상의 절연층(141), 상기 한층 이상의 절연층(141) 상에 각각 배치된 한층 이상의 재배선층(142) 및 상기 한층 이상의 절연층(141)을 각각 관통하여 상기 한층 이상의 재배선층(142)을 상기 프레임(110)의 배선층(112a), 상기 제1 활성면(A1) 상의 제1 접속 패드(121P), 및 상기 제2 비활성면(I2) 중 적어도 하나에 연결하는 한층 이상의 재배선 비아층(143)을 포함할 수 있다. 도 1에서는 각각 3개의 상기 절연층(141), 상기 재배선층(142) 및 상기 재배선 비아층(143)이 도시되었으나, 상기 연결 구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 재배선층, 및 재배선 비아층를 포함할 수 있다.
상기 절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연 물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능하므로, 반도체 칩들(121, 122)의 수십 내지 수백만의 접속 패드들(121P, 122P)을 효과적으로 재배선할 수 있다.
상기 재배선층(142)은 제1 반도체 칩(121)의 제1 접속 패드(121P)를 재배선하여 상기 수동 부품(125)과 전기적으로 연결시킬 수 있다. 상기 재배선층(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상기 재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다.
상기 재배선 비아층(143)은 서로 다른 층에 형성된 재배선층(142)을 전기적으로 연결하며, 제1 반도체 칩(121)의 제1 접속 패드(121P)와 재배선층(142)을 전기적으로 연결하는데 사용될 수 있다. 상기 재배선 비아층(143)은 제1 반도체 칩(121)이 베어 다이인 경우 제1 접속 패드(120P)와 물리적으로 접할 수 있다. 상기 재배선 비아층(143)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상기 재배선 비아층(143)의 비아는 예를 들어, 금속 물질로 완전히 충전된 필드(filled) 비아일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨퍼멀(conformal) 비아일 수도 있다. 또한, 측면이 테이퍼진 형상을 가질 수 있으며, 모래시계 형상이나 원통 형상 등 공지된 모든 형상이 적용될 수 있다. 상기 재배선 비아층(143)은 상기 재배선층(142)과 일체화될 수 있으나, 이에 한정되지는 않는다.
상기 재배선층(142)은 재배선 패턴(142P)과 방열 패턴(142HP)을 포함할 수 있고, 상기 재배서 비아층(143)은 재배선 비아(143V)와 방열 비아(143HV)를 포함할 수 있다(본 명세서에서 상기 방열 패턴(142HP) 및 상기 방열 비아(143HV)를 수직 연결 도체로 통칭할 수 있음). 상기 재배선 패턴(142P)과 상기 방열 패턴(142HP)은 서로 물리적으로 이격될 수 있다. 상기 재배선 패턴(142P)은 상기 수동 부품(125)과 상기 제1 접속 패드(121P)를 연결할 수 있고, 상기 방열 패턴(142HP)은 상기 방열 부재(127)와 상기 제2 비활성면(I2)을 연결할 수 있다. 상기 방열 비아(143HV)는 상기 방열 패턴(142HP)과 상기 제2 비활성면(I2) 사이에 위치하며 상기 상기 방열 패턴(142HP)과 제2 비활성면(I2)을 연결할 수 있다.
상기 방열 패턴(142HP) 및 상기 방열 비아(143HV)는 각각 서로 다른 레벨에 위치하는 복수의 방열 패턴들(142HP)과 복수의 방열 비아들(143HV)을 포함할 수 있다. 상기 복수의 방열 패턴들(142HP) 중 상기 방열 부재(127)와 직접 연결되는 최상측 방열 패턴(142HP)은 상기 연결 구조체(140)의 상기 제2 면(S2)으로부터 돌출될 수 있다. 따라서, 상기 방열 부재(127)의 실장이 보다 용이해질 수 있다. 상기 복수의 방열 비아들(143HV) 중 최하측 방열 비아(143HV)는 상기 제2 비활성면(I2)에 직접 연결되어 상기 제2 반도체 칩(122)에서 발생하는 열을 상기 방열 부재(127)로 전달할 수 있다.
상기 방열 패턴(142HP) 및 상기 방열 비아(143HV)는 서로 동일한 레벨에 위치하며 서로 이격된 복수의 방열 패턴들(142HP)과 상기 복수의 방열 패턴들(142HP)에 연결된 복수의 방열 비아들(143HV)을 포함할 수 있다. 상기 복수의 방열 비아들(143HV)은 상기 복수의 방열 패턴들(142HP) 중 각각 대응하는 방열 패턴들(142HP)과 일체로 형성될 수 있다. 상기 복수의 방열 비아들(143HV)은 상기 제2 비활성면(I2)과 접촉면적을 증가시켜 열 방출 효율을 향상시킬 수 있다.
상기 재배선 패턴(142P) 및 상기 재배선 비아(143V)는 각각 서로 다른 레벨에 위치하는 복수의 재배선 패턴들(142P) 및 복수의 재배선 비아들(143V)을 포함할 수 있다. 상기 복수의 방열 패턴들(142HP)과 마찬가지로, 상기 복수의 재배선 패턴들(142P) 중 최상측 재배선 패턴(142P)은 상기 연결 구조체(140)의 상기 제2 면(S2)으로부터 돌출될 수 있다. 따라서, 상기 수동 부품(125)의 실장이 보다 용이해질 수 있으며, 상기 수동 부품(125)과 상기 제2 면(S2) 사이에 상기 제2 봉합재(135)가 채워질 수 있는 공간을 충분히 확보할 수 있다.
상기 패시베이션층(150)은 상기 제1 봉합재(131) 상에 배치되며 상기 백사이드 배선층(132)의 적어도 일부를 노출시키는 개구부(도 9의 h)을 가질 수 있다. 상기 패시베이션층(150)은 상기 백사이드 배선층(132)을 외부의 물리적, 화학적 손상으로부터 보호할 수 있다. 상기 패시베이션층(150)은 절연수지 및 무기필러를 포함할 수 있다. 예를 들어, 상기 패시베이션층(150)은 ABF일 수 있으나 이에 한정되는 것은 아니며, PIE나 솔더 레지스트일 수도 있다.
상기 전기 연결 금속(160)은 상기 패시베이션층(150) 상에 배치되며 상기 개구부(도 9의 h)에 의해 노출된 상기 백사이드 배선층(132)과 연결될 수 있다. 상기 전기 연결 금속(160)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기 연결 금속(160)을 통하여 전자기기의 기판에 실장될 수 있다. 상기 전기 연결 금속(160)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 상기 전기 연결 금속(160)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 상기 전기 연결 금속(160)은 다중층 또는 단일층으로 형성될 수 있다. 상기 전기 연결 금속(160)이 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 상기 전기 연결 금속(160)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들어, 전기 연결 금속(160)의 수는 반도체 칩의 접속 패드의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
상기 전기 연결 금속(160) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 또는 제2 반도체 칩(121, 122)이 배치된 영역과 중첩되지 않는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에 도시되지 않았으나, 상기 전기 연결 금속(160)과 상기 백사이드 배선층(132) 사이에 언더 범프 금속층이 배치될 수 있다. 상기 언더 범프 금속층은 전기 연결 금속(160)의 접속 신뢰성과 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 상기 언더 범프 금속층은 상기 프레임(110)의 배선층(112c)과 연결될 수 있다. 상기 언더 범프 금속층은 금속을 이용하여 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
상기 외부 차폐층(170)은 상기 제2 봉합재(135), 상기 연결 구조체(140) 및 상기 제1 봉합재(131) 각각의 외면의 적어도 일부를 덮을 수 있다. 상기 외부 차폐층(170)은 상기 프레임(110)의 상기 접지 배선층(112G)과 연결되어 그라운드 신호를 인가 받을 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 외부 차폐층(170)은 도시되지 않은 영역에서 재배선층(142)과 연결될 수도 있다. 상기 외부 차폐층(170)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다. 상기 외부 차폐층(170)은 반도체 패키지(100A)의 EMI 차폐 기능을 향상시킬 수 있다. 또한, 상기 외부 차폐층(170)의 적어도 일부는 상기 방열 부재(127)의 상면과 직접 접촉할 수 있다. 따라서, 상기 제2 반도체 칩(122)에서 발생한 열이 상기 외부 차폐층(170)을 통해서 반도체 패키지(100A)의 외부로 방출될 수 있다. 한편, 상기 외부 차폐층(170)은 복수의 층으로 형성될 수 있으며, 예를 들어, SUS, 구리를 포함하는 2중층이거나 SUS, 구리, SUS가 상기 제2 봉합재(135) 등의 외면에서부터 순차적으로 적층된 3중층일 수 있다.
도 3 내지 14는 도 1의 반도체 패키지(100A)의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 3을 참조하면, 점착 필름(10)(예를 들어, 공지의 테이프) 상에 제1 관통홀(110H1) 및 제2 관통홀(110H2)이 형성된 프레임(110)을 부착할 수 있다. 상기 프레임(110)은 동박적층판(CCL)을 이용하여 SAP나 MSAP와 같은 공지의 도금공정으로 제1 배선층(112a)를 형성하고, 상기 제1 배선층(112a) 상에 전구체를 공지의 라미네이션 방법으로 라미네이션한 후 경화하는 방법, 또는 공지의 도포 방법으로 전구체 물질을 도포한 후 경화하는 방법으로 제1 절연층(111a)을 형성하고, 포토리소그래피법, 기계적 드릴, 및/또는 레이저 드릴을 이용하여 제1 배선 비아홀을 형성하고, 전술한 도금 공정으로 제1 배선 비아(113a) 및 제2 배선층(112b)을 형성하는 방법으로 제조될 수 있다. 상기 제1 관통홀(110H1) 및 제2 관통홀(110H2)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 또한, 상기 프레임(110)의 외곽에는 배선층들(112a, 112b, 112c)과 물리적으로 이격된 복수의 접지 배선층들(112G)이 전술한 도금공정에 의해서 형성될 수 있다. 상기 점착 필름(10)은 예를 들어, 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프일 수 있다.
도 4를 참조하면, 상기 제1 관통홀(110H1) 내에 제1 반도체 칩(121)을 배치하고, 상기 제2 관통홀(110H2) 내에 제2 반도체 칩(122)을 배치할 수 있다. 상기 제1 반도체 칩(121)은 제1 접속 패드(121P)가 배치된 제1 활성면(A1)이 상기 점착 필름(10)에 부착되도록 배치되고, 상기 제2 반도체 칩(122)은 제2 접속 패드(122P)가 배치된 제2 활성면(A2)의 반대에 위치하는 제2 비활성면(I2)이 상기 점착 필름(10)에 부착되도록 배치될 수 있다. 상기 점착 필름(10) 상에 상기 제1 반도체 칩(121)은 페이스-다운 형태로 배치될 수 있고, 상기 제2 반도체 칩(122)은 페이스-업 형태로 배치될 수 있다.
도 5를 참조하면, 상기 점착 필름(10) 상에 상기 프레임(110), 상기 제1 반도체 칩(121) 및 상기 제2 반도체 칩(122)의 적어도 일부를 덮는 제1 봉합재(131)를 형성할 수 있다. 상기 제1 봉합재(131)는 상기 제1 관통홀(110H1) 및 상기 제2 관통홀(110H2) 내의 공간을 채울 수 있다. 상기 제1 봉합재(130)는 공지의 방법으로 형성될 수 있다. 예를 들어, 전구체를 라미네이션을 한 후 경화하여 형성하거나 점착 필름(10) 상에 제1 봉합재(131)를 도포한 후 경화하여 형성할 수 있다. 상기 라미네이션에는, 예를 들면, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법이 이용될 수 있다. 상기 도포에는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법이 이용될 수 있다.
도 6을 참조하면, 상기 프레임(110), 상기 제1 활성면(A1) 및 상기 제2 비활성면(I2) 상에 절연층(141)과 재배선층(142) 및 재배선 비아층(143)을 순차적으로 형성한다. 상기 재배선층(142)은 상기 제1 접속 패드(121P)에 연결되는 재배선 패턴(142P) 및 상기 제2 비활성면(I2)에 연결되는 방열 패턴(142HP)을 포함할 수 있고, 상기 재배선 비아층(143)은 상기 재배선 패턴(142P)에 연결되는 재배선 비아(143) 및 상기 방열 패턴(142HP)에 연결되는 방열 비아(143HV)를 포함할 수 있다. 상기 절연층(141) 등은 도 5의 점착 필름(10)을 박리한 후 상기 제1 봉합재(131)를 캐리어 필름(20)에 부착하여 상하를 반전(도 5와 비교하여 상하 반전됨)시켜 형성할 수 있다. 상기 절연층(141)은 예를 들어, 라미네이션 방법에 의해 형성될 수 있다. 상기 재배선층(142)과 상기 재배선 비아층(143)은 공지의 도금공정으로 형성될 수 있다. 상기 재배선층(142)과 상기 재배선 비아층(143)의 하부에는 공지의 시드층, 예를 들어, Ti/Cu 층이 형성될 수 있다.
도 7을 참조하면, 연결 구조체(140) 최상측의 절연층(141) 및 재배선층(142)을 형성할 수 있다. 상기 최상측 절연층(141)은 상기 최상측 절연층(141) 보다 낮은 레벨에 위치하는 절연층들(141)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 최상측 절연층(141)은 ABF일 수 있고, 상기 낮은 레벨에 위치하는 절연층들(141)은 PIE일 수 있다. 상기 최상측 재배선층(142)는 최상측 재배선 패턴(142P)과 최상측 방열 패턴(142HP)을 포함할 수 있다. 상기 최상측 재배선 패턴(142P)과 상기 최상측 방열 패턴(142HP)은 공지의 도금공정에 의해 상기 연결 구조체(140)의 제2 면(S2)으로부터 돌출되도록 형성될 수 있다.
도 8을 참조하면, 도 7의 캐리어 필름(20)을 제거하고, 상기 제1 봉합재(131)상에 백사이드 배선층(132) 및 상기 제1 봉합재(131)를 관통하는 백사이드 비아(133)을 형성할 수 있다. 상기 백사이드 배선층(132)은 공지의 도금공정을 이용하여 형성될 수 있다. 상기 백사이드 비아(133)는 예를 들어, 레이저 드릴을 이용하여 형성된 백사이드 비아홀에 도금공정을 이용하여 형성될 수 있다.
도 9를 참조하면, 상기 제1 봉합재(131) 및 상기 백사이드 배선층(132) 상에 패시베이션층(150)을 형성할 수 있다. 상기 패시베이션층(150)은 전구체를 라미네이션 한 후 경화하거나, 패시베이션층(150)의 형성 물질을 도포한 후 경화시키는 방법으로 형성될 수 있다. 상기 패시베이션층(150)에는 상기 백사이드 배선층(132)의 일부를 노출시키는 개구부(h)를 형성할 수 있다. 상기 개구부(h)는 예를 들어, 레이저 드릴을 이용하여 형성될 수 있다. 상기 패시베이션층(150)의 상기 형성 물질은 ABF일 수 있다.
도 10을 참조하면, 상기 재배선 패턴(142P) 상에 수동 부품(125)을 실장하고, 상기 방열 패턴(142HP) 상에 방열 부재(127)을 실장할 수 있다. 상기 수동 부품(125) 및 상기 방열 부재(127)는 도전성 범프(B)를 통해서 SMT 실장될 수 있다. 상기 도전성 범프(B)는 도전성 물질, 예를 들면, 구리(Cu), 솔더(solder)를 포함할 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 도전성 범프(B)는 랜드(land), 볼(ball) 또는 핀(pin)일 수 있다. 상기 방열 부재(127)의 폭은 상기 수동 부품(125)의 폭과 유사할 수 있으며, 상기 방열 부재(127)와 상기 수동 부품(125)은 동일한 공정을 통해서 실장될 수 있다.
도 11을 참조하면, 상기 연결 구조체(140)의 제2 면(S2) 상에 상기 수동 부품(125) 및 상기 방열 부재(127)를 봉합하는 제2 봉합재(135)를 형성할 수 있다. 상기 제2 봉합재(135)는 전술한 제1 봉합재(131)와 동일한 방법으로 형성될 수 있다. 상기 제2 봉합재(135)는 상기 제1 봉합재(131)와 동일한 물질을 포함할 수 있으나, 이에 한정되지 않고, 상기 제1 봉합재(131)와 상기 제2 봉합재(135)는 서로 다른 물질을 포함할 수도 있다.
도 12를 참조하면, 연마 공정을 이용하여 상기 제2 봉합재(135)의 상부를 평탄화할 수 있다. 상기 제2 봉합재(135)의 상면은 상기 방열 부재(127)의 상면과 실질적으로 공면에 있도록 형성될 수 있다. 상기 연마 공정은 기계적, 화학적 연마공정을 포함할 수 있다. 연마 공정에 의해서, 상기 방열 부재(127)의 상면은 상기 제2 봉합재(135)의 상면으로부터 노출되도록 형성될 수 있다.
도 13을 참조하면, 상기 패시베이션층(150)의 개구부에 전기 연결 금속(160)을 형성할 수 있다. 상기 전기 연결 금속(160)은 도전성 물질을 포함하며, 공지된 방법에 의해 형성될 수 있다. 상기 전기 연결 금속(160)은 리플로우(Reflow)에 의해 고정될 수 있으며, 도면과 같이 언더 범프 금속층이 없는 경우 고정력 강화를 위해 상기 전기 연결 금속(160)의 일부는 패시베이션층(150)에 매립되고 나머지 부분은 외부로 노출되도록 형성될 수 있다.
도 14를 참조하면, 상기 제2 봉합재(135)의 상면 및 측면, 상기 연결 구조체(140)의 측면, 상기 프레임(110)의 측면, 상기 제1 봉합재(131)의 측면, 상기 패시베이션층(150)의 측면을 감싸는 외부 차폐층(170)을 형성할 수 있다. 상기 외부 차폐층(170)은 예를 들어, 스퍼터링 공정에 의해 형성될 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100B)는 서로 다른 레벨에 위치하는 복수의 방열 패턴들(142HPa, 142HPb, 142HPc)과 복수의 방열 비아들(143HVa, 143HVb, 143HVc)을 포함할 수 있다. 또한, 서로 다른 레벨에 위치하는 복수의 재배선 패턴들(142Pa, 142Pb, 142Pc)과 복수의 재배선 비아들(143Va, 143Vb, 143Vc)을 포함할 수 있다.
상기 복수의 방열 패턴들(142HPa, 142HPb, 142HPc) 중 상기 방열 부재(127)와 직접 연결되는 최상측 방열 패턴(142HPc)의 두께는 상기 최상측 방열 패턴(142HPc)보다 낮은 레벨에 위치하는 다른 방열 패턴들(142HPb, 142HPa)의 두께보다 클 수 있다.
또한, 상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc) 중 최상측 방열 패턴(142HPc)에 연결된 최상측 방열 비아(143HVc)의 폭은 상기 최상측 방열 비아(143HVc) 보다 낮은 레벨에 위치하는 다른 방열 비아들(143HVb, 143HVa)의 폭 보다 클 수 있다. 상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc)의 폭은 상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc) 각각의 측벽 사이의 최대 거리 혹은 평균 거리일 수 있다.
상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc)은 1:1로 상기 복수의 방열 패턴들(142HPa, 142HPb, 142HPc)과 대응될 수 있다. 상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc)은 각각 대응하는 상기 복수의 방열 패턴들(142HPa, 142HPb, 142HPc)과 일체로 형성될 수 있다. 상기 최상측 방열 패턴(142HPc)과 상기 최상측 방열 비아(143HVc)의 두께와 폭이 크게 형성됨으로써, 방열 효율을 향상시킬 수 있다.
한편, 도 15에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 16는 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100C)는 서로 다른 레벨에 위치하는 복수의 방열 패턴들(142HPa, 142HPb, 142HPc)과 복수의 방열 비아들(143HVa, 143HVb, 143HVc)을 포함할 수 있다. 또한, 서로 다른 레벨에 위치하는 복수의 재배선 패턴들(142Pa, 142Pb, 142Pc)과 복수의 재배선 비아들(143Va, 143Vb, 143Vc)을 포함할 수 있다.
상기 복수의 방열 패턴들(142HPa, 142HPb, 142HPc) 중 최상측 방열 패턴(142HPc)의 두께는 다른 방열 패턴들(142HPb, 142HPa)의 두께보다 클 수 있다. 또한, 상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc) 중 최상측 방열 비아(143HVc)의 폭은 낮은 레벨에 위치하는 다른 방열 비아들(143HVb, 143HVa)의 폭 보다 클 수 있다. 상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc)의 상기 폭은 상기 복수의 방열 비아들(143HVa, 143HVb, 143HVc) 각각의 측벽 사이의 최대 거리 혹은 평균 거리일 수 있다.
따라서, 하나의 최상측 방열 패턴(142HPc)에 일체로 형성되는 상기 최상측 방열 비아(143HVc)의 개수는 상기 하나의 최상측 방열 패턴(142HPc) 보다 낮은 레벨에 위치하는 방열 패턴(142HPb 또는 142HPa)에 일체로 형성되는 방열 비아(143HVb 또는 143HVa)의 개수 보다 적을 수 있다. 예를 들어, 상기 최상측 방열 비아(143HVc)의 개수는 1개 또는 2개인 경우, 상기 낮은 레벨에 위치하는 방열 패턴(142HPb 또는 142HPa)의 개수는 3개 이상일 수 있다.
한편, 도 16에 도시된 구성요소들 중 도 1 및 도 15와 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 17는 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이다.
도 17을 참조하면, 본 실시예에 따른 반도체 패키지(100D)는 서로 동일 레벨에 위치하는 복수의 방열 패턴들(142HP)을 포함하고, 상기 복수의 방열 패턴들(142HP)에 각각 대응하는 복수의 방열 부재들(127)을 포함할 수 있다. 상기 복수의 방열 부재들(127) 중 적어도 일부는 수직적으로 상기 제2 반도체 칩(122)과 중첩되지 않는 영역에 배치될 수 있다. 상기 연결 구조체(140)의 제2 면(S2)에서 수동 부품(125) 배치되지 않은 영역에 방열 패턴(142HP)을 형성하고, 방열 부재(127)를 배치함으로써, 방열 경로를 추가적으로 확보할 수 있다.
한편, 도 16에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 18는 본 발명의 일 실시예에 따른 반도체 패키지(100E)를 나타낸 단면도이다.
도 18을 참조하면, 본 실시예에 따른 반도체 패키지(100E)는 상기 제1 관통홀(110H1) 및 상기 제2 관통홀(110H2) 중 적어도 일부의 측벽에 배치되는 내부 차폐층(115)을 더 포함할 수 있다.
상기 내부 차폐층(115)은 반도체 칩들(121, 122)을 둘러싸도록 배치될 수 있다. 상기 내부 차폐층(115)은 반도체 칩들(121, 122)의 EMI 차폐 효과와 방열 효과를 향상시킬 수 있다. 상기 내부 차폐층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상기 내부 차폐층(115)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 상기 내부 차폐층(115)은 그라운드로 이용될 수도 있으며, 이 경우 제1 봉합재(131)을 관통하는 백사이드 비아(133)에 의해서 백사이드 배선층(133)에 포함된 그라운드 패턴과 전기적으로 연결될 수 있다.
한편, 도 18에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지(100F)를 나타낸 단면도이다.
도 19를 참조하면, 본 실시예에 따른 반도체 패키지(100F)는 제1 배선층(112a)이 제1 절연층(111a) 내부로 리세스되며, 도 19를 기준으로, 제1 절연층(111a)의 상면과 제1 배선층(112a)의 상면이 단차(h)를 가질 수 있다. 따라서, 제1 봉합재(131)를 형성할 때, 제1 봉합재(131)의 형성 물질이 제1 배선층(112a)의 상면으로 블리딩되는 것을 방지할 수 있다. 또한, 상기 제1 배선층(112a)이 상기 제1절연층(111a) 내부로 리세스되어, 제1 배선층(112a)의 상면은 반도체 칩들(121, 122)의 접속 패드(121P, 122P)의 상면보다 하측에 위치할 수 있다. 또한, 최하측의 재배선 패턴(142P)과 제1 배선층(112a) 사이의 거리는 최하측의 재배선 패턴(142P)과 반도체 칩들(121, 122)의 접속 패드(121P, 122P) 사이의 거리보다 클 수 있다.
한편, 도 19에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 20는 본 발명의 일 실시예에 따른 반도체 패키지(100G)를 나타낸 단면도이다.
도 20을 참조하면, 본 실시예에 따른 반도체 패키지(100G)에서 프레임(110)은 절연층(111a), 상기 절연층(111a)의 상면 상에 배치된 제1 배선층(112a), 상기 제1 배선층(112a)이 배치된 면의 반대에 위치하는 상기 절연층(111a)의 하면 상에 배치된 제2 배선층(112b), 및 상기 제1 배선층(112a)과 상기 제2 배선층(112b)을 전기적으로 연결하는 제1 배선 비아(113a)를 포함할 수 있다. 필요에 따라서, 상기 제1 및 제2 배선층(112a, 112b) 상에 제2 또는 제3 절연층들이 더 형성될 수 있다. 한편, 상기 연결 구조체(140)의 상기 재배선층(142)은 박형화를 위해서 반도체 공정을 통해 미세 피치로 형성될 수 있으며, 상기 프레임(110)의 상기 제1 및 제2 배선층(112a, 112b)은 기판 공정을 통하여 상대적으로 큰 사이즈로 형성될 수 있다.
한편, 도 20에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 21는 본 발명의 일 실시예에 따른 반도체 패키지(100H)를 나타낸 단면도이다.
도 21을 참조하면, 본 실시예에 따른 반도체 패키지(100H)에서 상기 배선 구조체(112P)는 도전성 포스트일 수 있다. 상기 배선 구조체(112P)는 상기 연결 구조체(140)의 제1 면(S1) 상에 배치되며 상기 제1 봉합재(131)의 적어도 일부를 관통하여 상기 재패선 패턴(142P)과 상기 백사이드 배선층(132)을 전기적으로 연결할 수 있다. 상기 배선 구조체(112P)는 상기 제1 봉합재(131)를 관통하는 전기적 경로를 형성할 수 있다. 상기 도전성 포스트는 도전성 물질을 포함할 수 있다. 상기 도전성 포스트는 도전성 물질로 완전히 충전될 수 있으며, 예를 들어, 원통형상 또는 다각 기둥 형상을 가질 수 있다. 상기 도전성 포스트의 형상은 특별히 제한되지 않으며 다양한 형상을 가질 수 있다. 도 21에서 상기 배선 구조체(112P)는 재배선 비아(143V) 및 백사이드 비아(133)을 통해서 상기 재배선 패턴(142P) 및 상기 백사이드 배선층(132)에 연결된다. 다만, 도 21에 도시된 것과 달리, 평탄화 공정에 의해서 상기 배선 구조체(112P)의 하면이 상기 제1 봉합재(131)의 하면으로부터 노출되는 경우, 상기 백사이드 배선층(132)와 직접 연결될 수 있다.
한편, 도 21에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 22는 도 1의 반도체 패키지(100A)가 안테나 기판(ANT)에 실장된 상태를 나타낸 단면도이다.
도 22를 참조하면, 안테나 기판(ANT)의 일면에 본 발명의 일 실시예에 따른 반도체 패키지(100A)와 커넥터(CON)가 배치될 수 있다. 연결 구조체(140)의 양면(S1, S2)에 복수의 수동 부품들(125)과 반도체 칩들(121, 122)이 각각 배치되기 때문에, 안테나 기판(ANT) 상에서 반도체 패키지(100A)의 실장 면적을 최소화할 수 있다. 또한, 제2 반도체 칩(122)의 제2 비활성면(I2)과 연결되는 방열 부재(127) 및 방열 부재(127)와 연결되는 외부 차폐층(170)을 통해서 패키지(100A)의 열을 효과적으로 방출시킬 수 있다. 상기 커넥터(CON) 는 패키지(100A)가 실장된 안테나 기판(ANT)가 세트 내에 배치될 때 동축케이블이나 플렉서블 인쇄회로기판(FPCB: Flexible PCB) 등과 연결되어 세트 내의 다른 구성요소와의 물리적 및/또는 전기적 연결 경로를 제공할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100A~100H: 반도체 패키지 110: 프레임
111a~111b: 절연층 112a~112c: 배선층
113a~113b: 배선 비아 115: 내부 차폐층
121, 122: 제1, 제2 반도체 칩 121P, 122P: 제1, 제2 접속 패드
125: 수동 부품 127: 방열 부재
131: 제1 봉합재 132: 백사이드 배선층
133: 백사이드 비아 135: 제2 봉합재
140: 연결 구조체 141: 절연층
142: 재배선층 143: 재배선 비아층
150: 패시베이션층 160: 전기 연결 금속
170: 외부 차폐층

Claims (20)

  1. 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선 패턴과 수직 연결 도체를 포함하는 연결 구조체;
    상기 연결 구조체의 상기 제1 면 상에 배치되며, 상기 재배선 패턴과 연결되는 제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대에 위치한 제1 비활성면을 가지며, 상기 제1 활성면이 상기 제1 면과 마주하도록 배치되는 제1 반도체 칩;
    상기 연결 구조체의 상기 제1 면 상에 배치되며, 제2 접속 패드가 배치된 제2 활성면 및 상기 제2 활성면의 반대에 위치한 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 면과 마주하도록 배치되며 상기 제2 비활성면이 상기 수직 연결 도체에 연결되는 제2 반도체 칩;
    상기 연결 구조체의 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 봉합하는 제1 봉합재;
    상기 제1 봉합재 상에 배치되며, 상기 제2 접속 패드와 연결되는 백사이드 배선층;
    상기 연결 구조체의 상기 제1 면 상에 배치되며, 상기 재배선 패턴과 상기 백사이드 배선층을 전기적으로 연결하는 배선 구조체;
    상기 연결 구조체의 상기 제2 면 상에 배치되며, 상기 수직 연결 도체와 연결되는 방열 부재; 및
    상기 연결 구조체의 상기 제2 면 상에 배치되며, 상기 방열 부재를 봉합하는 제2 봉합재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 방열 부재의 적어도 일부는 상기 제2 반도체 칩과 수직적으로 중첩되는 영역에 배치된 반도체 패키지.
  3. 제1 항에 있어서,
    상기 방열 부재의 상면은 상기 제2 봉합재의 상면으로부터 노출되는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 연결 구조체의 상기 제2 면 상에 배치되며, 상기 재배선 패턴과 연결되는 수동 부품을 더 포함하며,
    상기 방열 부재의 높이는 상기 수동 부품의 높이보다 큰 반도체 패키지.
  5. 제1 항에 있어서,
    상기 방열 부재의 높이는 300~900um인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 수직 연결 도체는 서로 다른 레벨에 위치하는 복수의 방열 패턴들과 상기 복수의 방열 패턴들에 연결된 복수의 방열 비아들을 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 복수의 방열 패턴들 중 상기 방열 부재와 직접 연결되는 최상측 방열 패턴은 상기 연결 구조체의 상기 제2 면으로부터 돌출되는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 복수의 방열 패턴들 중 상기 방열 부재와 직접 연결되는 최상측 방열 패턴의 두께는 상기 최상측 방열 패턴보다 낮은 레벨에 위치하는 다른 방열 패턴들의 두께보다 큰 반도체 패키지.
  9. 제6 항에 있어서,
    상기 복수의 방열 비아들 중 최상측 방열 패턴에 연결된 최상측 방열 비아의 폭은 상기 최상측 방열 비아 보다 낮은 레벨에 위치하는 다른 방열 비아들의 폭 보다 큰 반도체 패키지.
  10. 제6 항에 있어서,
    상기 복수의 방열 비아들 중 최하측 방열 비아는 상기 제2 비활성면에 직접 연결되는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 수직 연결 도체는 서로 동일한 레벨에 위치하는 복수의 방열 패턴들과 상기 복수의 방열 패턴들에 연결된 복수의 방열 비아들을 포함하며,
    상기 복수의 방열 비아들은 상기 복수의 방열 패턴들 중 각각 대응하는 방열 패턴과 일체로 형성된 반도체 패키지.
  12. 제1 항에 있어서,
    상기 제2 봉합재, 상기 연결 구조체 및 상기 제1 봉합재 각각의 외면의 적어도 일부를 덮는 외부 차폐층을 더 포함하며,
    상기 방열 부재의 상면은 상기 외부 차폐층과 접촉하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 배선 구조체는 상기 재배선 패턴과 상기 백사이드 배선층을 전기적으로 연결하는 배선층 및 상기 배선층과 물리적으로 이격되며 상기 외부 차폐층과 접촉하는 접지 배선층을 포함하는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 연결 구조체 및 상기 백사이드 배선층 사이에 배치되며, 상기 연결 구조체 상에 배치되는 절연층 및 상기 배선 구조체를 구비하며, 상기 제1 반도체 칩이 배치되는 제1 관통홀 및 상기 제2 반도체 칩이 배치되는 제2 관통홀을 갖는 프레임을 더 포함하며,
    상기 배선 구조체는 상기 연결 구조체의 상기 재배선 패턴과 상기 백사이드 배선층을 전기적으로 연결하는 배선층 및 배선 비아를 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 프레임은 상기 연결 구조체의 상기 제1 면에 배치된 제1 절연층, 상기 연결 구조체의 상기 제1 면에 적어도 일부가 접하도록 상기 제1 절연층에 매립된 제1 배선층, 상기 제1 절연층의 상기 제1 배선층이 매립된 측의 반대측에 배치된 제2 배선층, 상기 제1 절연층의 상기 제1 배선층이 매립된 측의 반대측 상에 배치되며 상기 제2 배선층의 적어도 일부를 덮는 제2 절연층, 상기 제2 절연층의 상기 제2 배선층이 매립된 측의 반대측에 배치된 제3 배선층, 상기 제1 절연층을 관통하며 상기 제1 및 제2 배선층을 전기적으로 연결하는 제1 배선 비아 및 상기 제2 절연층을 관통하며 상기 제2 및 제3 배선층을 전기적으로 연결하는 제2 배선 비아를 포함하는 반도체 패키지.
  16. 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선층을 포함하는 연결 구조체;
    제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대측인 제1 비활성면을 가지며, 상기 제1 활성면이 상기 제1 면을 마주하도록 배치되는 제1 반도체 칩;
    제2 접속 패드가 배치된 제2 활성면 및 상기 제2 활성면의 반대측인 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 면을 마주하도록 배치되는 제2 반도체 칩;
    상기 연결 구조체의 상기 제1 면을 덮으며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 봉합하는 제1 봉합재;
    상기 연결 구조체의 상기 제2 면 상에 배치되는 수동 부품;
    상기 연결 구조체의 상기 제2 면 상에 배치되는 방열 부재;
    상기 연결 구조체의 상기 제2 면을 덮으며, 상기 수동 부품 및 상기 방열 부재를 봉합하는 제2 봉합재; 및
    상기 제2 봉합재, 상기 연결 구조체 및 상기 제1 봉합재 각각의 외면의 적어도 일부를 덮는 외부 차폐층을 포함하며,
    상기 재배선층은 상기 수동 부품과 상기 제1 접속 패드를 연결하는 재배선 패턴 및 상기 방열부재와 상기 제2 비활성면을 연결하는 방열 패턴을 포함하고,
    상기 수동 부품의 상면은 상기 외부 차폐층과 이격되고,
    상기 방열 부재의 상면은 상기 외부 차폐층과 접촉되는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 방열 부재의 상기 상면은 상기 제2 봉합재의 상면과 동일한 면(Coplanar)에 있는 반도체 패키지.
  18. 제16 항에 있어서,
    상기 방열 패턴과 상기 제2 비활성면을 연결하는 방열 비아를 더 포함하는 반도체 패키지.
  19. 제16 항에 있어서,
    상기 방열 패턴은 서로 동일 레벨에 위치하는 복수의 방열 패턴들을 포함하고,
    상기 방열 부재는 상기 복수의 방열 패턴들에 각각 대응하는 복수의 방열 부재들을 포함하고,
    상기 복수의 방열 부재들 중 적어도 일부는 수직적으로 상기 제2 반도체 칩과 중첩되지 않는 영역에 배치되는 반도체 패키지.
  20. 제1 면 및 상기 제1 면의 반대에 위치한 제2 면을 가지며, 서로 물리적으로 이격된 재배선 패턴 및 방열 패턴을 포함하는 연결 구조체;
    상기 연결 구조체의 상기 제1 면 상에 배치되며, 제1 관통홀 및 제2 관통홀을 구비하며, 상기 재배선 패턴과 연결되는 배선층을 갖는 프레임;
    상기 제1 관통홀에 배치되며, 상기 재배선 패턴과 연결되는 제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대측인 제1 비활성면을 가지며, 상기 제1 활성면이 상기 제1 면을 마주하도록 배치되는 제1 반도체 칩;
    상기 제2 관통홀에 배치되며, 상기 배선층을 통해서 상기 제1 접속 패드와 전기적으로 연결되는 제2 접속 패드가 배치된 제2 활성면 및 상기 방열 패턴과 연결되며 상기 제2 활성면의 반대측인 제2 비활성면을 가지며, 상기 제2 비활성면이 상기 제1 면을 마주하도록 배치되는 제2 반도체 칩;
    상기 연결 구조체의 상기 제1 면을 덮으며, 상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 제1 봉합재;
    상기 제1 봉합재 상에 배치되며 상기 배선층 및 상기 제2 접속 패드 중 적어도 하나와 연결되는 백사이드 배선층;
    상기 연결 구조체의 상기 제2 면 상에 배치되며 상기 재배선 패턴과 연결되는 수동 부품;
    상기 연결 구조체의 상기 제2 면 상에 배치되며 상기 방열 패턴과 연결되는 방열 부재;
    상기 연결 구조체의 상기 제2 면을 덮으며, 상기 수동 부품 및 상기 방열 부재의 적어도 일부를 봉합하는 제2 봉합재;
    상기 제2 봉합재, 상기 연결 구조체, 상기 프레임 및 상기 제1 봉합재 각각의 외면의 적어도 일부를 덮으며 상기 방열 부재의 상면과 접촉되는 외부 차폐층;
    상기 제1 봉합재 상에 배치되며 상기 백사이드 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 및
    상기 패시베이션층 상에 배치되며 상기 개구부에 의해 노출된 상기 백사이드 배선층과 연결되는 전기 연결 금속을 포함하는 반도체 패키지.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102589685B1 (ko) * 2019-02-26 2023-10-16 삼성전자주식회사 반도체 패키지
US11817324B2 (en) * 2021-05-13 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Info packages including thermal dissipation blocks

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006118720A2 (en) 2005-03-31 2006-11-09 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate and having exposed substrate surfaces on upper and lower sides
US7880297B2 (en) * 2007-12-31 2011-02-01 Mediatek Inc. Semiconductor chip having conductive member for reducing localized voltage drop
US7863096B2 (en) 2008-07-17 2011-01-04 Fairchild Semiconductor Corporation Embedded die package and process flow using a pre-molded carrier
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120281113A1 (en) 2011-05-06 2012-11-08 Raytheon Company USING A MULTI-CHIP SYSTEM IN A PACKAGE (MCSiP) IN IMAGING APPLICATIONS TO YIELD A LOW COST, SMALL SIZE CAMERA ON A CHIP
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9831170B2 (en) * 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US9136159B2 (en) 2012-11-15 2015-09-15 Amkor Technology, Inc. Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
US9478474B2 (en) * 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US9337073B2 (en) 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9543373B2 (en) * 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US10170444B2 (en) 2015-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages for semiconductor devices, packaged semiconductor devices, and methods of packaging semiconductor devices
DE102016110862B4 (de) 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
US10170410B2 (en) 2016-08-18 2019-01-01 Samsung Electro-Mechanics Co., Ltd. Semiconductor package with core substrate having a through hole
US20180130761A1 (en) 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
KR102004801B1 (ko) * 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101872644B1 (ko) 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치
KR102039711B1 (ko) 2018-03-13 2019-11-01 삼성전자주식회사 팬-아웃 부품 패키지
KR102632367B1 (ko) 2018-12-04 2024-02-02 삼성전기주식회사 반도체 패키지

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