KR20170138906A - 팬-아웃 반도체 패키지 - Google Patents

팬-아웃 반도체 패키지 Download PDF

Info

Publication number
KR20170138906A
KR20170138906A KR1020160107687A KR20160107687A KR20170138906A KR 20170138906 A KR20170138906 A KR 20170138906A KR 1020160107687 A KR1020160107687 A KR 1020160107687A KR 20160107687 A KR20160107687 A KR 20160107687A KR 20170138906 A KR20170138906 A KR 20170138906A
Authority
KR
South Korea
Prior art keywords
layer
fan
semiconductor package
rewiring
semiconductor chip
Prior art date
Application number
KR1020160107687A
Other languages
English (en)
Other versions
KR102045236B1 (ko
Inventor
김정수
변대정
이두환
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US15/368,025 priority Critical patent/US9859222B1/en
Priority to TW105140305A priority patent/TWI662661B/zh
Priority to JP2016240422A priority patent/JP6443893B2/ja
Publication of KR20170138906A publication Critical patent/KR20170138906A/ko
Application granted granted Critical
Publication of KR102045236B1 publication Critical patent/KR102045236B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재, 상기 제2연결부재 상에 배치되며 상기 제2연결부재의 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층, 및 상기 패시베이션층 상에 배치되며 상기 개구부의 적어도 일부를 채우는 언더범프금속층을 포함하며, 상기 제1연결부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 언더범프금속층의 상기 패시베이션층의 표면에 형성된 도체층 층수가 상기 노출된 재배선층과 상기 개구부의 벽면 상에 형성된 도체층 층수와 다른 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 언더범프금속층의 충분한 밀착력을 확보할 수 있는 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 패시베이션층 표면에 도체층이 부착된 적층체를 이용하여 언더범프금속층을 형성하는 것이다.
예를 들면, 팬-아웃 반도체 패키지는 관통홀을 갖는 제1연결부재, 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 제1연결부재 및 반도체칩의 활성면 상에 배치되며 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재, 제2연결부재 상에 배치되며 제2연결부재의 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층, 및 패시베이션층 상에 배치되며, 개구부의 적어도 일부를 채우는 언더범프금속층을 포함하며, 제1연결부재는 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 언더범프금속층은 패시베이션층의 표면에 형성된 도체층의 층수가 노출된 재배선층과 개구부의 벽면 상에 형성된 도체층의 층수와 다른 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 언더범프금속층의 충분한 밀착력을 확보할 수 있는 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 A 영역 확대도다.
도 12a 내지 12g는 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례이다.
도 13은 도 12a 내지 12g에서 사용되는 적층체의 개략적인 제조 일례이다.
도 14는 패시베이션층과 금속층의 자가조립을 개략적으로 나타낸다.
도 15는 통상의 패시베이션층의 경화 상태를 개략적으로 나타낸다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 언더범프금속층의 충분한 밀착력을 확보할 수 있는 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 A 영역 확대도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 비활성면의 적어도 일부를 봉합하는 봉합재(130), 및 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 재배선층(142a, 142b)를 포함하는 제2연결부재(140), 제2연결부재(140) 상에 배치되며 제2연결부재(140)의 재배선층(142b)의 적어도 일부를 노출시키는 개구부(202H)를 갖는 패시베이션층(202), 패시베이션층(202) 상에 배치되며 개구부(202H)의 적어도 일부를 채우는 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되며 접속패드(122)와 전기적으로 연결된 접속단자(170)를 포함한다. 언더범프금속층(160)은 패시베이션층(202)의 표면에 형성된 제1도체층(303), 노출된 제2연결부재(140)의 재배선층(142b)과 개구부(202H)의 벽면과 제1도체층(303) 상에 형성된 제2도체층(161), 및 제2도체층(161) 상에 형성된 제3도체층(162)을 포함한다. 즉, 언더범프금속층(160)은 패시베이션층(202)의 표면에 형성된 도체층(303, 161, 162)의 층수가 제2연결부재(140)의 노출된 재배선층(142b)과 개구부(202H)의 벽면 상에 형성된 도체층(161, 162)의 층수와 다르다. 패시베이션층(202)의 표면에 형성된 도체층(303, 161, 162)의 층수가 제2연결부재(140)의 노출된 재배선층(142b)과 개구부(202H)의 벽면 상에 형성된 도체층(161, 162)의 층수 보다 많다.
이때, 일례에 따른 팬-아웃 반도체 패키지(100A)와 같이 패시베이션층(202)의 표면에 형성되어 개구부(202H)의 테두리 주위를 둘러싸는 제1도체층(303)이 배치되는 경우, 제1도체층(303)을 기초 시드층으로 이용하여 언더범프금속층(160)을 형성할 수 있으며, 이때 패시베이션층(202)과 제1도체층(303)은 후술하는 바와 같이 자가조립(Self-Assembly) 등으로 충분한 밀착력을 가지는바, 제1도체층(303)을 시드층으로 이용하여 형성된 언더범프금속층(160) 역시 충분한 밀착력 확보가 가능하다.
한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 패시베이션층(202) 표면에 제1도체층(303)이 부착된 적층체를 이용하여 최외층 회로, 예를 들면, 언더범프금속층(160) 등을 형성할 수 있으며, 이때 패터닝전의 제1도체층(303)은 일종의 보호층 역할을 수행할 수 있는바, 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 최외층 표면의 얼룩 발생, 높은 표면조도로 인한 미세회로 구현의 어려움 등을 개선할 수 있다. 또한, 접속단자(170), 예를 들면, 솔더 볼을 형설할 때 공정이 유리할 수 있다. 또한, 후술하는 바와 같이, 적층체는 패키지 제조 과정에서 최외층 양면에 적용될 수도 있으며, 따라서 제조 과정에서 발생할 수 있는 워피지(Warpage) 문제 등을 개선할 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 반도체칩(120)의 접속패드(122)를 재배선시키는 재배선층(112a, 112b)을 포함하는바 제2연결부재(140)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 경우에 따라서는, 제1연결부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 패키지 온 패키지(Package on Package)의 일부로 사용될 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
제1연결부재(110)는 제2연결부재(140)와 접하는 절연층(111), 제2연결부재(140)와 접하며 절연층(111)에 매립된 제1재배선층(112a), 및 절연층(111)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b)을 포함한다. 제1연결부재(110)는 절연층(111)을 관통하며 제1 및 제2재배선층(112a, 112b)을 전기적으로 연결하는 비아(113)를 포함한다. 제1 및 제2재배선층(112a, 112b)은 접속패드(122)와 전기적으로 연결된다. 제1재배선층(112a)을 절연층(111) 내에 매립하는 경우, 제1재배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 제2연결부재(140)의 절연거리가 일정해진다. 즉, 제2연결부재(140)의 재배선층(142a)으로부터 절연층(111)의 하면까지의 거리와, 제2연결부재(140)의 재배선층(142a)로부터 접속패드(122)까지의 거리의 차이는, 제1재배선층(112a)의 두께보다 작다. 따라서, 제2연결부재(140)의 고밀도 배선 설계가 용이하다는 장점이 있다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
재배선층(112a, 112b)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함한다. 제한되지 않는 일례로서, 재배선층(112a, 112b) 모두 그라운드 패턴을 포함할 수 있으며, 이 경우 제2연결부재(140)의 재배선층(142a, 142b)에 그라운드 패턴을 최소화하여 형성할 수 있는바, 배선 설계 자유도가 향상될 수 있다.
재배선층(112a, 112b) 중 봉합재(130)에 형성된 개구부(131)를 통하여 노출된 일부 재배선층(112b)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113)는 도 25에 도시한 바와 같이, 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 한편, 후술하는 공정에서 알 수 있듯이, 비아(113)를 위한 홀을 형성할 때 제1재배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 비아(113)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 비아(113)는 제2재배선층(112b)의 일부와 일체화될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 그 결과 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다.
반도체칩(120)의 비활성면은 제1연결부재(110)의 제2재배선층(112b)의 상면 보다 아래에 위치할 수 있다. 예를 들면, 반도체칩(120)의 비활성면은 제1연결부재(110)의 절연층(111)의 상면보다 아래에 위치할 수 있다. 반도체칩(120)의 비활성면과 제1연결부재(110)의 제2재배선층(112b)의 상면의 높이 차이는 2㎛ 이상, 예를 들면, 5㎛ 이상일 수 있다. 이때, 반도체칩(120)의 비활성면 모퉁이에서 발생하는 크랙을 효과적으로 방지할 수 있다. 또한, 봉합재(130)를 적용하는 경우의 반도체칩(120)의 비활성면 상의 절연거리의 편차를 최소화할 수 있다.
봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(120)을 보호할 수 있다. 봉합 형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 제2연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
봉합재(130)는 복수의 물질로 이루어진 복수의 층으로 구성될 수 있다. 예를 들면, 관통홀(110H) 내의 공간을 제1봉합재로 채우고, 그 후 제1연결부재(110) 및 반도체칩(120)을 제2봉합재로 덮을 수 있다. 또는, 제1봉합재를 사용하여 관통홀(110H) 내의 공간을 채움과 더불어 소정의 두께로 제1연결부재(110) 및 반도체칩(120)을 덮고, 그 후 제1봉합재 상에 제2봉합재를 소정의 두께로 다시 덮는 형태로 사용할 수도 있다. 이 외에도 다양한 형태로 응용될 수 있다.
봉합재(130)에는 전자파 차단을 위하여 필요에 따라 도전성 입자가 포함될 수 있다. 도전성 입자는 전자파 차단이 가능한 것이면 어떠한 것이든 사용할 수 있으며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 특별히 이에 한정되는 것은 아니다.
제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141a, 141b), 절연층(141a, 141b) 상에 배치된 재배선층(142a, 142b), 및 절연층(141a, 141b)을 관통하며 재배선층(142a, 142b)을 연결하는 비아(143a, 143b)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)에서는 제2연결부재(140)기 복수의 재배선층(142a, 142b) 층으로 구성되나, 단일의 층으로 구성될 수도 있다. 또한, 다른 수의 층수를 가질 수도 있음은 물론이다.
절연층(141a, 141b)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141a, 141b)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143a, 143b)의 파인 피치를 달성할 수 있다. 절연층(141a, 141b)의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141a, 141b)은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142a, 142b)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142a, 142b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함한다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함한다.
재배선층(142a, 142b) 중 일부 노출된 재배선층(142b)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
비아(143a, 143b)는 서로 다른 층에 형성된 재배선층(142a, 142b), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100B) 내에 전기적 경로를 형성시킨다. 비아(143a, 143b)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b)의 두께는 제2연결부재(140)의 재배선층(142a, 142b)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 이에 형성되는 재배선층(112a, 112b) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142a, 142b)은 제2연결부재(140)의 박형화를 위하여 제1연결부재(110)의 재배선층(112a, 112b) 대비 상대적으로 작게 형성할 수 있다.
패시베이션층(202)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(202)은 제2연결부재(140)의 재배선층(142a, 142b) 중 일부 재배선층(142b)의 적어도 일부를 노출시키는 개구부(202H)를 가질 수 있다. 개구부(202H)는 재배선층(142b)의 일면을 완전히 또는 일부만 노출시킬 수 있다. 경우에 따라서는 측면도 노출시킬 수 있다.
패시베이션층(202)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 심재는 포함하지 않으나, 필러는 포함하는 절연수지, 예를 들면, 무기 필러 및 에폭시 수지를 포함하는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 패시베이션층(202)의 표면 조도는 일반적인 경우 보다 낮을 수 있으며, 이와 같이 표면 조도가 낮은 경우 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 표면의 얼룩 발생, 미세회로 구현의 어려움 등을 개선할 수 있다.
언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시켜 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(202)의 표면에 형성된 제1도체층(303), 개구부(202H)를 통하여 노출된 재배선층(142b)과 개구부(202H)의 벽면과 제1도체층(303) 상에 형성된 제2도체층(161), 및 제2도체층(161) 상에 형성된 제3도체층(162)을 포함한다.
제1도체층(303)은 패시베이션층(202)과 후술하는 바와 같이 자가조립(Self-Assembly)을 형성할 수 있으며, 따라서 충분한 밀착력을 가질 수 있다. 제1도체층(303)은 언더범프금속층(160) 형성을 위한 기초 시드층으로 이용되며, 따라서 언더범프금속층(160) 역시도 충분한 밀착력을 가질 수 있다. 제1도체층(303)은 패터닝전 패키지의 최외층의 보호층 역할을 수행할 수 있는바, 이를 통하여 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 최외층 표면의 얼룩 발생, 미세회로 구현의 어려움 등을 개선할 수 있다. 제1도체층(303)은 공지의 도전성 물질을 포함할 수 있으나, 바람직하게는 구리(Cu)를 포함할 수 있으며, 예를 들면, 전해구리를 포함할 수 있다.
제2도체층(161)은 시드층의 역할을 수행할 수 있으며, 제3도체층(162)은 실질적인 언더범프금속층(160)의 역할을 수행할 수 있다. 제2 및 제3도체층(161, 162)은 공지의 도전성 물질을 포함할 수 있으나, 바람직하게는 각각 무전해구리 및 전해구리를 포함할 수 있다. 제2도체층(161)은 시드층 역할을 수행하는바 두께가 매우 얇다. 즉, 제1도체층(303) 및 제3도체층(162) 보다 두께가 얇다. 두께는 제3도체층(162), 제1도체층(303), 및 제2도체층(161) 순으로 두꺼울 수 있다. 즉, 제3도체층(162)의 두께가 가장 두껍고, 제2도체층(161)의 두께가 가장 얇을 수 있다. 다만, 반드시 이에 한정되는 것은 아니다.
접속단자(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 반도체칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
접속단자(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도면에 도시하지 않았으나, 필요에 따라서는 제1연결부재(110)의 관통홀(110H)의 내벽에 금속층이 더 배치될 수 있다. 즉, 반도체칩(120)의 측면 주위가 금속층으로 둘러싸일 수도 있다. 금속층을 통하여 반도체칩(120)으로부터 발생하는 열을 패키지(100) 상부 및/또는 하부로 효과적으로 방출시킬 수 있으며, 효과적으로 전자파 차폐가 가능하다. 또한, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩이 배치될 수도 있으며, 제1연결부재(110)의 관통홀(110H)이 복수 개고, 각각의 관통홀 내에 반도체칩이 배치될 수도 있다. 또한, 반도체칩 외에 별도의 수동부품, 예를 들면, 컨덴서, 인덕터 등이 함께 관통홀(110H) 내에 함께 봉합될 수 있다. 또한, 패시베이션층(202) 상에 표면실장부품이 실장 될 수 있다.
도 12a 내지 12g는 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례이다.
도 12a를 참조하면, 먼저, 디테치필름(401)을 준비한다. 디테치필름(401)의 일면 또는 양면에는 금속막(402, 403)이 형성될 수 있다. 금속막(402, 403) 사이의 접합면에는 후속하는 분리 공정에서의 분리가 용이하도록 표면처리가 되어 있을 수 있다. 또는, 금속막(402, 403) 사이에 이형층(Release layer)을 구비하여 후속 공정에서 분리를 용이하게 할 수도 있다. 디테치필름(401)은 공지의 절연기판일 수 있으며, 그 재질은 어떠한 것이든 무방하다. 금속막(402, 403)은 통상 동박(Cu foil)일 수 있으나, 이에 한정되는 것은 아니며, 다른 도전성 물질로 이루어진 얇은 박막일 수도 있다. 다음으로, 드라이 필름(304)을 이용하여 제1재배선층(112a) 형성을 위한 패터닝을 수행한다. 이는 공지의 포토리소그래피 공법을 이용하여 형성할 수 있다. 드라이 필름(304)은 감광성 재료로 이루어진 공지의 드라이 필름일 수 있다. 다음으로, 드라이 필름(304)의 패터닝된 공간을 도전성 물질로 채워 제1재배선층(112a)을 형성한다. 도금 공정을 이용할 수 있으며, 이때 금속막(403)은 시드층 역할을 수행할 수 있다. 도금 공정으로는 전해도금 또는 무전해도금 등을 이용할 수 있다. 방법으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다. 다음으로, 드라이 필름(304)을 제거한다. 이는 공지의 방법, 예를 들면 에칭 공정 등을 이용할 수 있다.
도 12b을 참조하면, 금속막(403) 상에 재배선층(112a)의 적어도 일부를 매립하는 절연층(111)을 형성한다. 그 후, 절연층(111)을 관통하는 비아(113)를 형성한다. 또한, 절연층(111) 상에 제2재배선층(112b)을 형성한다. 절연층(111)은 그 전구체를 공지의 라미네이션 방법으로 라미네이션한 후 경화하는 방법, 또는 공지의 도포 방법으로 전구체 물질을 도포한 후 경화하는 방법 등으로 형성할 수 있다. 비아(113) 및 제2 재배선층(112b)은 포토리소그래피, 기계적 드릴, 및/또는 레이저 드릴 등을 이용하여 비아 홀을 형성한 후 드라이 필름 등으로 패터닝하고, 도금 공정 등으로 비아 홀 및 패터닝된 공간을 채우는 방법으로 형성할 수 있다. 다음으로, 디테치필름(401)을 박리한다. 이때, 박리는 금속막(402, 403)이 분리되는 것일 수 있다. 분리에는 블레이드를 이용할 수 있으나, 이에 한정되지 않으며, 공지된 모든 방법이 사용될 수 있다. 한편, 일련의 과정은 디테치필름(401)의 박리 전에 관통홀 형성 전의 제1연결부재(110)를 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 디테치필름(401)을 먼저 박리한 후에 제1연결부재(110)를 형성할 수도 있음은 물론이다. 즉, 순서가 반드시 설명한 순서에 한정되는 것은 아니다.
도 12c를 참조하면, 남아 있는 금속막(403)을 공지의 에칭 방법 등으로 제거한다. 이때, 제1재배선층(112a)이 절연층(111)의 내측 방향으로 리세스 되도록 재배선층(112a)의 일부를 제거될 수 있다. 또한, 제1연결부재(110)에 관통홀(110H)을 형성한다. 관통홀(110H)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성한 경우에는, 과망간산염법 등의 디스미어 처리를 수행해서 관통홀(110H) 내의 수지 스미어를 제거할 수 있다. 다음으로, 제1연결부재(110)의 일측에 점착필름(305)을 부착한다. 이때, 재배선층(112a)이 리세스된 경우에는 그 일면이 점착필름(305)의 일면과 단차를 가질 수도 있다. 점착필름(305)은 절연층(111)을 고정할 수 있으면 어느 것이나 사용이 가능하며, 제한되지 않는 일례로서 공지의 테이프 등이 사용될 수 있다. 공지의 테이프의 예로서는 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 들 수 있다. 또한, 절연층(111)의 관통홀(110H) 내에 반도체칩(120)을 배치한다. 예를 들면, 관통홀(110H) 내의 점착필름(305) 상에 반도체칩(120)을 부착하는 방법으로 이를 배치한다. 반도체칩(120)은 접속패드(122)가 점착필름(305)에 부착되도록 페이스-다운(face-down) 형태로 배치한다. 필요에 따라서는, 접속패드(122)의 일면이 점착필름(305)의 상면을 기준으로 단차를 가지도록, 즉 점착필름(305) 부착 후에도 접속패드(122)가 반도체칩(120)의 내측 방향으로 리세스 되도록 부착할 수 있다.
도 12d를 참조하면, 봉합재(130)를 이용하여 제1연결부재(110) 및 반도체칩(120)의 적어도 일부를 봉합한다. 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 덮으며, 관통홀(110H) 내의 공간을 채운다. 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(130) 형성을 위한 수지를 미경화 상태에서 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 점착필름(305) 상에 제1연결부재 및 반도체칩(120)의 적어도 일부를 봉합할 수 있도록 봉합재(130) 형성을 위한 수지를 미경화 상태로 도포한 후 경화하여 형성할 수도 있다. 경화에 의하여 반도체칩(120)은 고정되게 된다. 라미네이션 방법으로는, 예를 들면, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법 등이 이용될 수 있다. 도포 방법으로는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등을 이용할 수 있다. 경우에 따라서는, 경화 후 봉합재(130)는 일면이 제1재배선층(112a)의 일면 및 접속패드(122)의 일면과의 관계에 있어서 단차를 가질 수도 있다. 다음으로, 점착필름(305)을 박리한다. 박리방법은 특별히 제한되지 않으며, 공지의 방법으로 수행이 가능하다. 예를 들면, 점착필름(305)으로 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 사용한 경우에는, 점착필름(305)을 열처리하여 부착력을 약화시킨 이후에 수행하거나, 또는 점착필름(305)에 자외선을 조사하여 부착력을 약화시킨 이후에 수행할 수 있다. 다음으로, 점착필름(305)을 제거한 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 제2연결부재(140)를 형성한다. 제2연결부재(140)는 절연층(141a, 141b)을 순차적으로 형성하되, 각각의 절연층(141a, 141b)을 형성한 후 해당 층에 각각 재배선층(142a, 142b) 및 비아(143a, 143b)를 상술한 바와 같은 도금 공정 등으로 형성하여 형성할 수 있다.
도 12e를 참조하면, 제2연결부재(140)의 상에 패시베이션층(202), 제1도체층(303), 이형층(302), 및 캐리어필름(301)이 순차적으로 적층된 적층체를 패시베이션층(202)이 제2연결부재(140)와 연결되도록 부착한다. 또한, 봉합재(130) 상에 패시베이션층(202), 제1도체층(303), 이형층(302), 및 캐리어필름(301)이 순차적으로 적층된 적층체를 패시베이션층(202)이 봉합재(130)와 연결되도록 부착한다. 한편, 이와 같이 적층체 상태로 제1도체층(303)이 패시베이션층(202) 표면에 부착된 경우에는, 후술하는 바와 같이 자가조립(Self-Assembly)이 가능한바, 우수한 밀착력을 가질 수 있다. 다음으로, 제2연결부재(140)의 일측에 부착된 적층체 및 봉합재(130) 상에 부착된 적층체에서 캐리어필름(301)을 제거한다. 캐리어필름(301)의 제거는 공지의 방법으로 수행될 수 있으며, 특별히 제한되지 않는다.
도 12f를 참조하면, 제2연결부재(140) 상에 부착된 적층체에 있어서, 적층체의 패시베이션층(202), 제1도체층(303), 및 이형층(302)을 관통하며, 제2연결부재(140)의 재배선층(142c)의 적어도 일부를 노출시키는 개구부(202H)를 형성한다. 개구부(202H)는 기계적 드릴 및/또는 레이저 드릴 등으로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 다음으로, 제2연결부재(140) 상에 부착된 적층체 및 봉합재(130) 상에 부착된 적층체에서 이형층(302)을 제거한다. 이형층(302)은 디스미어 처리를 통하여 제거할 수 있다. 이때, 제2연결부재(140) 상에 부착된 적층체 및 봉합재(130) 상에 부착된 적층체에서 제1도체층(303)은 디스미어 용액으로부터 양측의 패시베이션층(202)의 표면이 피해를 입는 것을 방지할 수 있다. 다음으로, 개구부(202H)를 통하여 노출된 재배선층(142b)과 개구부(202H)의 벽면과 제1도체층(303)을 덮는 제2도체층(161)을 형성한다. 제2도체층(161)은 이와 같이 밀착력이 우수한 제1도체층(303)을 기초 시드층으로 이용하여 형성되는바, 보다 우수한 밀착력을 가질 수 있다. 제2도체층(161)은 공지의 도금 공정, 예를 들면, 스퍼터링 등의 무전해도금을 통하여 수행할 수 있다. 한편, 제2연결부재(140) 상에 제2도체층(161)을 형성할 때, 봉합재(130) 상에도 제1도체층(303)을 덮는 제2도체층(161)이 형성될 수 있으며, 다만, 경우에 따라서는 도면에서와 달리 타측에는 제2도체층(161)을 형성하지 않을 수도 있다.
도 12g을 참조하면, 제2연결부재(140) 상에 있어서, 제2도체층(161) 상에 제3도체층(162)을 형성한다. 또한, 제1도체층(303) 및 제2도체층(161)을 패터닝한다. 이러한 과정은 공지의 방법, 예를 들면, 전해도금을 이용하는 서브트랙티브, 애디티브, 세미어덕티브, 모디파이세미어덕티브 등으로 수행될 수 있다. 그 결과 언더범프금속층(160)이 형성된다. 한편, 도면에는 도시하지 않았으나, 제2연결부재(140) 상에 제3도체층(162)을 형성할 때, 봉합재(130) 상에도 제3도체층(미도시)이 형성될 수 있으며, 봉합재(130) 상에 형성된 제1도체층(303), 제2도체층(161), 및 제3도체층(미도시)은 공지의 에칭 방법 등에 의하여 제거될 수 있다. 또한, 봉합재(130) 상에 부착된 패시베이션층(202)을 관통하며 제1연결부재(110)의 타측에 형성된 재배선층(112c)의 적어도 일부를 노출시키는 개구부(131)를 형성한다. 개구부(131)는 마킹(Marking) 등으로 이용될 수 있으며, 경우에 따라서는 접속단자, 표면실장부품 등이 형성되기 위한 공간으로 활용될 수도 있다. 봉합재(130) 상에 이와 같이 패시베이션층(202)이 부착되어 있는 경우, 개구부(131)를 보다 용이하게 형성할 수 있다. 또한, 이와 같이 패키지 기준 양측에 패시베이션층(202)이 대략 대칭 형태로 부착된 경우, 공정 과정에서 발생하는 워피지를 제어할 수 있다. 봉합재(130) 상에 부착된 패시베이션층(202)은 도면에 도시한 바와 같이 제거할 수도 있지만, 필요에 따라서는 부착된 상태로 사용될 수도 있다. 다음으로, 언더범프금속층(160) 상에는 공지의 방법으로 접속단자(170)를 형성한다. 접속단자(170)의 형성방법은 특별히 한정되지 않으며, 그 구조나 형태에 따라 당해 기술분야에 잘 알려진 공지의 방법에 의하여 형성할 수 있다. 접속단자(170)는 리플로우(reflow)에 의하여 고정될 수 있으며, 고정력을 강화시키기 위하여 접속단자(170)의 일부는 패시베이션층(202)에 매몰되고 나머지 부분은 외부로 노출되도록 하여 신뢰도를 향상시킬 수 있다.
한편, 일련의 과정은 대량생산에 용이하도록 대용량 사이즈의 디테치필름(401)을 준비한 후에 상술한 과정을 통하여 복수의 팬-아웃 반도체 패키지(100A)를 제조하고, 그 후 소잉(Sawing)을 통하여 개별적인 팬-아웃 반도체 패키지(100A)로 싱귤레이션 하는 것일 수 있다. 이 경우, 생산성이 우수하다는 장점이 있다.
도 13은 도 12a 내지 12g에서 사용되는 적층체의 개략적인 제조 일례이다.
도면을 참조하면, 적층체를 준비하는 단계는, 이형필름(201) 및 이형필름(201) 상에 부착된 패시베이션층(202)을 포함하는 제1적층필름(200)을 준비하는 단계, 캐리어필름(301) 및 캐리어필름(301) 상에 이형층(302)을 매개로 부착된 제1도체층(303)을 포함하는 제2적층필름(300)을 준비하는 단계, 및 제1도체층(303)이 패시베이션층(202) 표면에 부착되도록 제1적층필름(200) 및 제2적층필름(300)을 부착하는 단계를 포함한다. 제1 및 제2적층필름(200, 300)의 부착은 공지의 롤러(501, 502)를 이용하여 수행될 수 있으나, 이에 한정되는 것은 아니다.
이형필름(201)은, 예를 들면, 폴리에틸렌테레프탈레이트(PET) 필름일 수 있으며, 패시베이션층(202)은 상술한 바와 같이 필러 및 수지를 포함하는, 예를 들면, 아지노모토필드업 필름일 수 있으나, 이에 한정되는 것은 아니다. 캐리어필름(301)은, 예를 들면, 폴리에틸렌테레프탈레이트(PET) 필름일 수 있으나, 이에 한정되는 것은 아니다. 이형층(302)은, 예를 들면, 알칼리 용해성 수지층(Alkaline-soluble resin layer)일 수 있으나, 이에 한정되는 것은 아니다. 제1도체층(303)은, 예를 들면, 전해구리막일 수 있으나, 이에 한정되는 것은 아니다.
도 14는 패시베이션층과 금속층의 자가조립을 개략적으로 나타낸다.
도면을 참조하면, 패시베이션층(202)은 제1도체층(303)이 표면에 부착된 상태에서 경화될 수 있으며, 이때, 패시베이션층(202)이 경화할 때 패시베이션층(202)을 구성하는 절연 수지에 포함된 화학반응기(202P) 중 적어도 하나가 패시베이션층(202)의 표면에 부착된 제1도체층(303)의 금속물질(303P)과 자가조립(Self-Assembly)될 수 있다. 따라서, 우수한 밀착력을 가질 수 있다. 보다 구체적으로, 패시베이션층(202)의 절연 수지에 포함된 화학반응기(202P)가 경화 과정에서 제1도체층(303)이 부착된 표면 측으로 풍부하게 되고, 이들은 제1도체층(303)의 금속물질(303P)과 배위결합 및/또는 공유결합을 형성하게 된다. 따라서, 이러한 결합에 의한 자가조립(Self-Assembly)을 통하여 우수한 밀착력을 가질 수 있게 된다. 화학반응기(202P)는 배위화합물, 예를 들면, 긴 꼬리를 가지는 방향족 화합물일 수 있으나, 이에 한정되는 것은 아니다.
도 15는 통상의 패시베이션층의 경화 상태를 개략적으로 나타낸다.
도면을 참조하면, 패시베이션층(202')이 단순히 이형필름(201')에 부착된 상태에서 경화되는 경우에는, 패시베이션층(202')의 수지에 포함된 화학반응기(202'P)가 랜덤하게 배열되며, 따라서 상술한 바와 같은 자가조립(Self-Assembly)을 통한 우수한 밀착력을 구현할 수 없다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 제1연결부재(110)가 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 한편, 도면에는 도시하지 않았으나, 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아를 통하여 전기적으로 연결될 수 있다.
제1재배선층(112a)이 매립되어 있기 때문에 상술한 바와 같이 제2연결부재(140)의 절연층(141a)의 절연거리가 실질적으로 일정할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 제1절연층 내부로 리세스되며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가진다. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수 있다.
제1연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142a)과 제1연결부재(110)의 재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142a)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142a, 142b)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142a, 142b)는 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 구성이나 제조 방법은 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 제1연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 도면에는 도시하지 않았으나, 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
제1연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142a)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142a)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 제1연결부재(110)의 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142a, 142b)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142a, 142b)는 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 구성이나 제조 방법은 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 사용된 일례나 변형예 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들이나 변형예들은 다른 일례나 변형예들의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A, 100B, 100C: 팬-아웃 반도체 패키지
110: 제1연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113: 비아
112: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
130: 봉합재 131: 개구부
140: 제2연결부재 141a, 141b: 절연층
142a, 142b: 재배선층 143a, 143b: 비아
201: 이형필름 202: 패시베이션층
301: 캐리어필름 302: 이형층
303: 도체층 200, 300: 적층필름
202H: 개구부 161, 162: 도체층
160: 언더범프금속층 170: 접속단자

Claims (20)

  1. 관통홀을 갖는 제1연결부재;
    상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재;
    상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치되며, 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재;
    상기 제2연결부재 상에 배치되며, 상기 제2연결부재의 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 및
    상기 패시베이션층 상에 배치되며, 상기 개구부의 적어도 일부를 채우는 언더범프금속층; 을 포함하며,
    상기 제1연결부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며,
    상기 언더범프금속층은 상기 패시베이션층의 표면에 형성된 도체층의 층수가 상기 노출된 재배선층과 상기 개구부의 벽면 상에 형성된 도체층의 층수와 다른,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 패시베이션층의 표면에 형성된 도체층의 층수가 상기 노출된 재배선층과 상기 개구부의 벽면 상에 형성된 도체층의 층수 보다 많은,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 언더범프금속층은, 상기 패시베이션층의 표면에 형성된 제1도체층, 상기 노출된 재배선층과 상기 개구부의 벽면과 상기 제1도체층 상에 형성된 제2도체층, 및 상기 제2도체층 상에 형성된 제3도체층, 을 포함하는,
    팬-아웃 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1도체층은 전해구리를 포함하고, 상기 제2도체층은 무전해구리를 포함하며, 상기 제3도체층은 전해구리를 포함하는,
    팬-아웃 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 제2도체층은 상기 제1도체층 및 상기 제3도체층 보다 두께가 얇은,
    팬-아웃 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 패시베이션층은 무기 필러 및 절연 수지를 포함하는,
    팬-아웃 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 패시베이션층의 절연 수지에 포함된 화학반응기 중 적어도 하나는 상기 제1도체층의 금속물질과 자가조립(Self-Assembly)된,
    팬-아웃 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 언더범프금속층 상에 배치되며 상기 반도체칩의 접속패드와 전기적으로 연결된 접속단자; 를 더 포함하며,
    상기 접속단자는 적어도 하나가 팬-아웃 영역에 배치된,
    팬-아웃 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하며,
    상기 제1 및 제2재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하는,
    상기 제3재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제2연결부재의 재배선층과 상기 제1재배선층 사이의 거리가 상기 제2연결부재의 재배선층과 상기 접속패드 사이의 거리보다 큰,
    팬-아웃 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제1재배선층은 상기 제2연결부재의 재배선층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  13. 제 9 항에 있어서,
    상기 제1재배선층의 하면은 상기 접속패드의 하면보다 상측에 위치하는,
    팬-아웃 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 제2재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하며,
    상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하며,
    상기 제4재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제1절연층은 상기 제2절연층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 제3재배선층은 상기 제2연결부재의 재배선층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  19. 제 15 항에 있어서,
    상기 제1재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지.
  20. 제 15 항에 있어서,
    상기 제3재배선층의 하면은 상기 접속패드의 하면보다 하측에 위치하는,
    팬-아웃 반도체 패키지.
KR1020160107687A 2016-06-08 2016-08-24 팬-아웃 반도체 패키지 KR102045236B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US15/368,025 US9859222B1 (en) 2016-06-08 2016-12-02 Fan-out semiconductor package
TW105140305A TWI662661B (zh) 2016-06-08 2016-12-07 扇出型半導體封裝
JP2016240422A JP6443893B2 (ja) 2016-06-08 2016-12-12 ファン−アウト半導体パッケージ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160070900 2016-06-08
KR20160070900 2016-06-08

Publications (2)

Publication Number Publication Date
KR20170138906A true KR20170138906A (ko) 2017-12-18
KR102045236B1 KR102045236B1 (ko) 2019-12-02

Family

ID=60923158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160107687A KR102045236B1 (ko) 2016-06-08 2016-08-24 팬-아웃 반도체 패키지

Country Status (2)

Country Link
KR (1) KR102045236B1 (ko)
TW (1) TWI662661B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200067658A (ko) * 2018-12-04 2020-06-12 삼성전기주식회사 반도체 패키지
US11152292B2 (en) 2018-11-26 2021-10-19 Samsung Electronics Co., Ltd. Fan-out semiconductor package having metal pattern layer electrically connected embedded semiconductor chip and redistribution layer

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190121560A (ko) * 2018-04-18 2019-10-28 삼성전기주식회사 팬-아웃 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161823A1 (en) * 2004-01-27 2005-07-28 Casio Computer Co., Ltd. Semiconductor device
JP2011114079A (ja) * 2009-11-25 2011-06-09 Renesas Electronics Corp 半導体装置、半導体パッケージ、及び半導体装置の製造方法
US20110254156A1 (en) * 2007-12-03 2011-10-20 Stats Chippac, Ltd. Semiconductor Device and Method of Wafer Level Package Integration
JP2012039090A (ja) * 2010-07-15 2012-02-23 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100606654B1 (ko) * 2005-08-01 2006-08-01 삼성전자주식회사 전자파 장해 저감용 페라이트 차폐 구조를 구비하는 반도체패키지 및 그 제조 방법
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161823A1 (en) * 2004-01-27 2005-07-28 Casio Computer Co., Ltd. Semiconductor device
US20110254156A1 (en) * 2007-12-03 2011-10-20 Stats Chippac, Ltd. Semiconductor Device and Method of Wafer Level Package Integration
JP2011114079A (ja) * 2009-11-25 2011-06-09 Renesas Electronics Corp 半導体装置、半導体パッケージ、及び半導体装置の製造方法
JP2012039090A (ja) * 2010-07-15 2012-02-23 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11152292B2 (en) 2018-11-26 2021-10-19 Samsung Electronics Co., Ltd. Fan-out semiconductor package having metal pattern layer electrically connected embedded semiconductor chip and redistribution layer
KR20200067658A (ko) * 2018-12-04 2020-06-12 삼성전기주식회사 반도체 패키지

Also Published As

Publication number Publication date
TW201743413A (zh) 2017-12-16
KR102045236B1 (ko) 2019-12-02
TWI662661B (zh) 2019-06-11

Similar Documents

Publication Publication Date Title
KR102098593B1 (ko) 팬-아웃 반도체 패키지 및 그 제조방법
JP6629703B2 (ja) ファンアウト半導体パッケージ及びその製造方法
KR101922884B1 (ko) 팬-아웃 반도체 패키지
KR101982044B1 (ko) 팬-아웃 반도체 패키지
JP6494122B2 (ja) ファン−アウト半導体パッケージ
KR102012443B1 (ko) 팬-아웃 반도체 패키지
KR102052900B1 (ko) 팬-아웃 반도체 패키지
KR101982040B1 (ko) 팬-아웃 반도체 패키지
JP6443893B2 (ja) ファン−アウト半導体パッケージ
KR101983186B1 (ko) 팬-아웃 반도체 패키지
KR20170112363A (ko) 전자부품 패키지 및 그 제조방법
KR101999625B1 (ko) 팬-아웃 반도체 패키지
JP2017175112A (ja) ファン−アウト半導体パッケージ
KR101982047B1 (ko) 팬-아웃 반도체 패키지
KR20170105809A (ko) 전자부품 패키지 및 그 제조방법
KR20200023808A (ko) 팬-아웃 반도체 패키지
KR102017635B1 (ko) 팬-아웃 반도체 패키지
KR101933424B1 (ko) 팬-아웃 반도체 패키지
KR101973431B1 (ko) 팬-아웃 반도체 패키지
KR101963278B1 (ko) 팬-아웃 반도체 패키지 및 그 제조방법
KR101892903B1 (ko) 팬-아웃 반도체 패키지
KR20200117224A (ko) 반도체 패키지
KR102045236B1 (ko) 팬-아웃 반도체 패키지
KR20190082603A (ko) 반도체 패키지
KR20200130925A (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
N231 Notification of change of applicant
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant