TW201743413A - 扇出型半導體封裝 - Google Patents

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Abstract

一種扇出型半導體封裝包含：第一互連部件，其具有通孔；半導體晶片，其安置於通孔中；囊封體，其囊封第一互連部件以及半導體晶片的至少部分；第二互連部件，其安置於第一互連部件以及半導體晶片上且包含電連接至半導體晶片的連接墊的重佈層；鈍化層，其安置於第二互連部件上且具有暴露第二互連部件的重佈層的至少部分的開口；以及凸塊下金屬層，其安置於鈍化層上且填充開口的至少部分。在凸塊下金屬層中。形成於鈍化層的表面上的導體層的數目不同於形成於經暴露重佈層以及開口的壁上的導體層的數目。

Description

扇出型半導體封裝
本發明是關於一種半導體封裝，且更特定言之是關於一種扇出型半導體封裝，其中連接端子可向安置有半導體晶片的區之外延伸。
最近，與半導體晶片有關的技術開發的最近重要趨勢是減小半導體晶片的大小。因此，在封裝技術的領域中，根據對小型半導體晶片或其類似者的需求的快速增加，需要具有緊密大小同時包含多個接腳的半導體封裝的設備。
所建議的用以滿足如上文所描述的技術需求的一種類型的封裝技術為扇出型封裝。此類扇出型封裝具有緊密大小（compact size），且可允許藉由將連接端子向安置有半導體晶片的區之外重佈來實施多個接腳。
本發明的態樣可提供一種可確保凸塊下金屬層的足夠緊密黏著力的扇出型半導體封裝。
根據本發明的態樣，可提供一種扇出型半導體封裝，其中使用導體層所附接至的層合物將凸塊下金屬層形成於鈍化層的表面上。
根據本發明的態樣，一種扇出型半導體封裝可包含：第一互連部件，其具有通孔；半導體晶片，其安置於所述第一互連部件的所述通孔中且具有上面安置有連接墊的主動表面以及與所述主動表面對置的非主動表面；囊封體，其囊封所述第一互連部件以及所述半導體晶片的所述非主動表面的至少部分；第二互連部件，其安置於所述第一互連部件以及所述半導體晶片的所述主動表面上且包含電連接至所述半導體晶片的所述連接墊的重佈層；鈍化層，其安置於所述第二互連部件上且具有暴露所述第二互連部件的所述重佈層的至少部分的開口；以及凸塊下金屬層，其安置於所述鈍化層上且填充所述開口的至少部分。所述第一互連部件包含電連接至所述半導體晶片的所述連接墊的重佈層，且在所述凸塊下金屬層中，形成於所述鈍化層的表面上的導體層的數目不同於形成於經暴露的所述重佈層以及所述開口的壁上的導體層的數目。
在下文中，將參看附圖詳細描述本發明中的例示性實施例。在附圖中，為了清楚起見，可放大或縮小組件的形狀、大小以及其類似者。
本文中所使用的術語「例示性實施例」並不指同一例示性實施例，且提供所述術語以強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，認為能夠藉由整體或部分地將一個例示性實施例與另一例示性實施例組合來實施本文中所提供的例示性實施例。舉例而言，特定例示性實施例中所描述的一個元件即使未描述於另一例示性實施例中，也可理解為與另一例示性實施例有關的描述，除非其中提供相反或矛盾的描述。
在描述中的組件至另一組件的「連接」的涵義包含經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電連接」意謂包含實體連接以及實體斷開連接的概念。可理解，當藉由「第一」以及「第二」指代元件時，元件並不因此受限。僅可出於將元件與其他元件區分的目的使用「第一」以及「第二」，且其不限制元件的順序或重要性。在一些情況下，第一元件可被稱作第二元件而不脫離本文中所闡述的申請專利範圍的範疇。類似地，第二元件亦可被稱作第一元件。
在本文中，在附圖中決定上部分、下部分、上側、下側、上表面、下表面以及其類似者。舉例而言，第一互連部件安置於高於重佈層的水平（level）上。然而，申請專利範圍不限於此。另外，垂直方向指上述向上方向以及向下方向，且水平方向指垂直於上述向上方向以及向下方向的方向。在此情況下，垂直橫截面指沿垂直方向上的平面獲取的情況，且其實例可為圖式中所說明的橫截面圖。另外，水平橫截面指沿水平方向上的平面獲取的情況，且其實例可為圖式中所說明的平面圖。
使用本文中所使用的術語僅為了描述例示性實施例而非限制本發明。在此情況下，除非在上下文中以其他方式解譯，否則單數形式包含複數形式。電子裝置
圖1為說明電子裝置系統的實例的示意性方塊圖。
參看圖1，電子裝置1000可在其中容納主板1010。主板1010可包含物理性連接或電連接至其的晶片相關組件1020、網路相關組件1030、其他組件1040以及其類似者。此等組件可連接至下文待描述的其他組件以形成各種信號線1090。
晶片相關組件1020可包含：記憶體晶片，諸如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory；DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory；ROM））、快閃記憶體或其類似者；應用程式處理器晶片，諸如中央處理器（例如，中央處理單元（central processing unit；CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit；GPU））、數位信號處理器、密碼編譯處理器、微處理器、微控制器或其類似者；以及邏輯晶片，諸如類比/數位（analog-to-digital；ADC）轉換器、特殊應用積體電路（application-specific integrated circuit；ASIC），或其類似者。然而，晶片相關組件1020不限於此，而是亦可包含其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包含諸如以下各者的協定：無線保真（wireless fidelity；Wi-Fi）（電機電子工程師學會（Institute of Electrical and Electronics Engineers；IEEE）802.11系列或其類似者）、微波存取全球互通（worldwide interoperability for microwave access；WiMAX）（IEEE 802.16系列或其類似者）、IEEE 802.20、長期演進（long term evolution；LTE）、唯資料演進（evolution data only；Ev-DO）、高速封包存取+（high speed packet access +；HSPA+）、高速下行鏈路封包存取+（high speed downlink packet access +；HSDPA+）、高速上行鏈路封包存取+（high speed uplink packet access +；HSUPA+）、增強型資料GSM環境（enhanced data GSM environment；EDGE）、全球行動通信系統（global system for mobile communications；GSM）、全球定位系統（global positioning system；GPS）、通用封包無線電服務（general package radio service；GPRS）、分碼多重存取（code division multiplex access；CDMA）、分時多重存取（time division multiple access；TDMA）、數位增強型無線電信（digital enhanced cordless telecommunications；DECT）、藍芽、3G協定、4G協定、5G協定以及在上述協定之後指定的任何其他無線以及有線協定。然而網路相關組件1030不限於此，而是亦可包含多種其他無線或有線標準或協定。另外，與上文所描述的晶片相關組件1020一起，網路相關組件1030可彼此組合。
其他組件1040可包含高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其類似者。然而，其他組件1040不限於此，而是亦可包含出於各種其他目的而使用的被動組件或其類似者。另外，與上文所描述的晶片相關組件1020或網路相關組件1030一起，其他組件1040可彼此組合。
取決於電子裝置1000的類型，電子裝置1000可包含可或可不物理性連接或電連接至主板1010的其他組件。此等其他組件可包含（例如）相機模組1050、天線1060、顯示裝置1070、電池1080、音訊編碼解碼器（未繪示）、視訊編碼解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如，硬碟機）（未繪示）、緊密光碟（compact disk；CD）機（未繪示）、數位化通用光碟（digital versatile disk；DVD）機（未繪示）或其類似者。然而，此等其他組件不限於此，而是取決於電子裝置1000的類型或其類似者亦可包含出於各種目的而使用的其他組件。
電子裝置1000可為智慧型手機、個人數位助理（personal digital assistant；PDA）、數位攝影機、數位相機、網路系統、電腦、監視器、平板PC、膝上型PC、迷你筆記型PC、電視、視訊遊戲機、智慧型手錶、汽車組件或其類似者。然而，電子裝置1000不限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的示意性透視圖。
參看圖2，可出於各種目的而在如上文所描述的各種電子裝置1000中使用半導體封裝。舉例而言，主板1110可容納於智慧型手機1100的本體1101中，且各種電子組件1120可物理性連接或電連接至主板1110。另外，可或可不物理性連接或電連接至主板1110的其他組件（諸如，相機模組1130）可容納於本體1101中。電子組件1120中的一些可為晶片相關組件，且半導體封裝100可為（例如）晶片相關組件間的應用程式處理器，但不限於此。電子裝置未必限於智慧型手機1100，而是可為如上文所描述的其他電子裝置。半導體封裝
大體而言，眾多精細電路整合於半導體晶片中。然而，半導體晶片自身不能充當已完成的半導體產品，且可能歸因於外部物理或化學影響而受損。因此，不使用半導體晶片自身，而是可將其封裝且在經封裝狀態下在電子裝置或其類似者中使用。
此處，歸因於就電連接而言在半導體晶片與電子裝置的主板之間存在電路寬度的差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小以及半導體晶片的連接墊之間的間隔極精細，但電子裝置中所使用的主板的組件安裝墊的大小以及主板的組件安裝墊之間的間隔明顯大於半導體晶片的情況。因此，可能難以直接地將半導體晶片安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度的差異的封裝技術。
由封裝技術製造的半導體封裝可取決於結構以及其目的而分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參看圖式更詳細地描述扇入型半導體封裝以及扇出型半導體封裝。扇入型半導體封裝
圖3A以及圖3B為說明在被封裝之前以及之後的扇入型半導體封裝的狀態的示意性橫截面圖。
圖4為說明扇入型半導體封裝的封裝製程的示意性橫截面圖。
參看圖式，半導體晶片2220可為（例如）處於裸狀態（bare state）的積體電路（integrated circuit；IC），包含：本體2221，其包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）或其類似者；連接墊2222，其形成於本體2221的一個表面上，且包含導電材料，諸如鋁（Al）或其類似者；以及鈍化層2223，諸如氧化物膜、氮化物膜或其類似者，其形成於本體2221的一個表面上，且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222極小，所以難以將積體電路（integrated circuit；IC）安裝於中間等級印刷電路板（printed circuit board；PCB）上以及電子裝置的主板或其類似者上。
因此，可取決於半導體晶片2220的大小而在半導體晶片2220上形成互連部件2240以便重佈連接墊2222。可藉由使用諸如光可成像介電質（photoimagable dielectric；PID）樹脂的絕緣材料在半導體晶片2220上形成絕緣層2241、形成敞開連接墊2222的介層孔2243h以及隨後形成佈線圖案2242以及介層孔2243來形成互連部件2240。隨後，可形成保護互連部件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260或其類似者。亦即，可經由一系列製程製造包含（例如）半導體晶片2220、互連部件2240、鈍化層2250以及凸塊下金屬層2260的扇入型半導體封裝2200。
如上文所描述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如，輸入/輸出（input/output；I/O）端子）安置於半導體晶片的內部的封裝形式，且可具有極佳的電特性，且可以低成本生產。因此，已以扇入型半導體封裝形式製造安裝於智慧型手機中的許多元件。詳言之，已開發安裝於智慧型手機中的許多元件以實施快速信號傳送同時具有緊密大小。
然而，由於所有I/O端子需要安置於扇入型半導體封裝中的半導體晶片內部，所以扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量I/O端子的半導體晶片或具有緊密大小的半導體晶片。另外，歸因於上文所描述的缺點，不可直接地在電子裝置的主板上安裝並使用扇入型半導體封裝。原因為，即使在藉由重佈製程增加半導體晶片的I/O端子的大小以及半導體晶片的I/O端子之間的間隔的情況下，半導體晶片的I/O端子的大小以及半導體晶片的I/O端子之間的間隔也不能足以直接地將扇入型半導體封裝安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於插入式基板上且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
圖6為說明扇入型半導體封裝嵌入於插入式基板中且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
參看圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，I/O端子）可經由插入式基板2301重佈，且扇入型半導體封裝2200可在其安裝於插入式基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，焊球2270以及其類似者可由底填充樹脂2280或其類似者固定，且半導體晶片2220的外側可藉由模製材料2290或其類似者覆蓋。替代地，扇入型半導體封裝2200可嵌入於單獨的插入式基板2302中，半導體晶片2220的連接墊2222（亦即，I/O端子）可在扇入型半導體封裝2200嵌入於插入式基板2302中的狀態下由插入式基板2302重佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上文所描述，可能難以直接地在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可經由封裝製程安裝於單獨的插入式基板上且隨後安裝於電子裝置的主板上，或可在其嵌入於插入式基板中的狀態下在電子裝置的主板上被安裝並使用。扇出型半導體封裝
圖7為說明扇出型半導體封裝的示意性橫截面圖。
參看圖式，在扇出型半導體封裝2100中，例如，半導體晶片2120的外側可由囊封體2130保護，且半導體晶片2120的連接墊2122可由互連部件2140向半導體晶片2120之外重佈。在此情況下，鈍化層2150可進一步形成於互連部件2140上，且凸塊下金屬層2160可進一步形成於鈍化層2150的開口中。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為積體電路（integrated circuit；IC），包含本體2121、連接墊2122、鈍化層（未繪示）以及其類似者。互連部件2140可包含：絕緣層2141；重佈層2142，其形成於絕緣層2141上；以及介層孔2143，其將連接墊2122以及重佈層2142電連接至彼此。
如上文所描述，扇出型半導體封裝可具有半導體晶片的I/O端子經由形成於半導體晶片上的互連部件向半導體晶片之外重佈並安置的形式。如上文所描述，在扇入型半導體封裝中，半導體晶片的所有I/O端子需要安置於半導體晶片內部。因此，當半導體晶片的大小減小時，需要減少球的大小以及間距，使得標準化球佈局（standardized ball layout）不可用於扇入型半導體封裝中。另一方面，扇出型半導體封裝具有半導體晶片的I/O端子經由形成於半導體晶片上的互連部件向半導體晶片之外重佈並安置的形式，如上文所描述。因此，即使在半導體晶片的大小減小的情況下，標準化球佈局也可原樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而不使用單獨的插入式基板，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情況的示意性橫截面圖。
參看圖式，扇出型半導體封裝2100可經由焊球2170或其類似者安裝於電子裝置的主板2500上。亦即，如上文所描述，扇出型半導體封裝2100包含互連部件2140，互連部件2140形成於半導體晶片2120上且能夠重佈連接墊2122至超出半導體晶片2120的大小的扇出區，使得標準化球佈局可原樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可安裝於電子裝置的主板2500上而不使用單獨的插入式基板或其類似者。
如上文所描述，由於扇出型半導體封裝可安裝於電子裝置的主板上而不使用單獨的插入式基板，所以可以小於使用插入式基板的扇入型半導體封裝的厚度實施扇出型半導體封裝。因此，扇出型半導體封裝可被小型化以及薄化。另外，扇出型半導體封裝具有極佳的熱特性以及電特性，使得其特別適合於行動產品。因此，可使用印刷電路板（printed circuit board；PCB）以比一般疊層封裝（package-on-package；POP）類型的形式更緊密的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決歸因於發生彎曲現象的問題。
同時，扇出型半導體封裝指用於如上文所描述將半導體晶片安裝於電子裝置的主板或其類似者上且保護半導體晶片免受外部影響的封裝技術，且為與諸如插入式基板或其類似者的印刷電路板（printed circuit board；PCB）的概念不同的概念，所述印刷電路板具有與扇出型半導體封裝的規模、目的以及其類似者不同的規模、目的以及其類似者且其中嵌入有扇入型半導體封裝。
將在下文中參看圖式描述可確保凸塊下金屬層的足夠緊密黏著力的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'獲取的示意性平面圖。
圖11A以及圖11B為說明圖9的扇出型半導體封裝的區A的示意性放大圖。
參看圖式，根據本發明中的例示性實施例的扇出型半導體封裝100A可包含：第一互連部件110，其具有通孔110H；半導體晶片120，其安置於第一互連部件110的通孔110H中且具有上面安置有連接墊122的主動表面以及與主動表面對置的非主動表面；囊封體130，其囊封第一互連部件110以及半導體晶片120的非主動表面的至少部分；第二互連部件140，其安置於第一互連部件110以及半導體晶片120的主動表面上且包含電連接至連接墊122的重佈層142a以及142b；鈍化層202，其安置於第二互連部件140上且具有暴露第二互連部件140的重佈層142b的至少部分的開口202H；凸塊下金屬層160，其安置於鈍化層202上且填充開口202H的至少部分；以及連接端子170，其安置於凸塊下金屬層160上且電連接至連接墊122。凸塊下金屬層160可包含：第一導體層303，其形成於鈍化層202的表面上；第二導體層161，其形成於第二互連部件140的經暴露重佈層142b、開口202H的壁以及第一導體層303上；以及第三導體層162，其形成於第二導體層161上。亦即，在凸塊下金屬層160中，形成於鈍化層202的表面上的導體層303、161以及162的數目可不同於形成於第二互連部件140的經暴露重佈層142b以及開口202H的壁上的導體層161以及162的數目。形成於鈍化層202的表面上的導體層303、161以及162的數目可大於形成於第二互連部件140的經暴露重佈層142b以及開口202H的壁上的導體層161以及162的數目。
在此情況下，當如在根據例示性實施例的扇出型半導體封裝100A中安置形成於鈍化層202的表面上且圍繞開口202H的邊緣的第一導體層303時，可使用第一導體層303作為基礎晶種層來形成凸塊下金屬層160。在此情況下，鈍化層202與第一導體層303可藉由自組裝或其類似者而在其間具有足夠緊密黏著力，如下文所描述。因此，使用第一導體層303作為晶種層來形成的凸塊下金屬層160亦可確保足夠緊密黏著力。
同時，在根據例示性實施例的扇出型半導體封裝100A中，可使用第一導體層303所附接至的層合物在鈍化層202的表面上形成最外層電路，諸如凸塊下金屬層160或其類似者。在此情況下，第一導體層303在經圖案化之前可充當保護層，因此抑制可能在電路形成製程中接著發生的若干副作用，例如，在最外層的表面上產生斑點、歸因於高的表面粗糙度而難以實施精細電路，以及其類似者。另外，當諸如焊料球的連接端子170形成時，使用層合物來形成的諸如凸塊下金屬層的最外層的電路可對製程有益。另外，如下文所描述，在製造扇出型半導體封裝的製程中可將層合物施加至最外層的兩個表面。因此，可抑制在製造扇出型半導體封裝的製程中可能出現的彎曲問題或其類似者。
將在下文中更詳細地描述包含於根據例示性實施例的扇出型半導體封裝100A中的各別組件。
第一互連部件110可包含重佈層112a以及112c，重佈層112a以及112c重佈半導體晶片120的連接墊122，因此減少第二互連部件140的層的數目。視需要，第一互連部件110可取決於某些材料而維持扇出型半導體封裝100A的硬度，且用以確保囊封體130的厚度的均一性。在一些情況下，歸因於第一互連部件110，根據例示性實施例的扇出型半導體封裝100A可用作疊層封裝的一部分。第一互連部件110可具有通孔110H。通孔110H可具有安置於其中的半導體晶片120從而以預定距離與第一互連部件110間隔開。半導體晶片120的側表面可由第一互連部件110圍繞。然而，此形式僅為實例且可以不同方式修改以具有其他形式，且扇出型半導體封裝100A可取決於此形式而執行另一功能。
第一互連部件110可包含：絕緣層111，其與第二互連部件140接觸；第一重佈層112a，其與第二互連部件140接觸且嵌入於絕緣層111中；以及重佈層112c，其安置於與嵌入有第一重佈層112a的絕緣層111的一個表面對置的絕緣層111的另一表面上。第一互連部件110可包含穿透絕緣層111且將第一重佈層112a以及第二重佈層112c電連接至彼此的介層孔113。第一重佈層112a以及第二重佈層112c可電連接至連接墊122。當第一重佈層112a嵌入於絕緣層111中時，歸因於第一重佈層112a的厚度而產生的階梯狀部分可顯著減小，且第二互連部件140的絕緣距離可因此變得恆定。亦即，自第二互連部件140的重佈層142a至絕緣層111的下表面的距離與自第二互連部件140的重佈層142a至連接墊122的距離之間的差可小於第一重佈層112a的厚度。因此，第二互連部件140的高密度佈線設計可為容易的。
絕緣層111的材料不受特定限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此情況下，絕緣材料可為熱固性樹脂（諸如，環氧樹脂）、熱塑性樹脂（諸如，聚醯亞胺樹脂）、熱固性樹脂或熱塑性樹脂與無機填充劑一起浸漬於諸如玻璃布（或玻璃織物）的核心材料中的樹脂，例如，預浸體、味之素累積膜（Ajinomoto Build up Film；ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine；BT）或其類似者。替代地，亦可使用光可成像介電質（photoimagable dielectric；PID）樹脂作為絕緣材料。
重佈層112a以及112c可用以重佈半導體晶片120的連接墊122。重佈層112a以及112c中的每一者的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈層112a以及112c可取決於其對應層的設計而執行各種功能。舉例而言，重佈層112a以及112c可包含接地（GND）圖案、功率（PWR）圖案、信號（S）圖案以及其類似者。此處，信號（S）圖案可包含除了接地（GND）圖案、功率（PWR）圖案以及其類似者以外的各種信號，諸如資料信號以及其類似者。另外，重佈層112a以及112c可包含介層孔墊、連接端子墊以及其類似者。作為非限定性實例，重佈層112a以及112c兩者可包含接地圖案。在此情況下，形成於第二互連部件140的重佈層142a以及142b上的接地圖案的數目可顯著減少，使得佈線設計自由度可得以改良。
視需要，表面處理層（未繪示）可進一步形成於重佈層112c的經由形成於囊封體130中的開口131暴露的部分上。表面處理層（未繪示）不受特定限制，只要其在先前技術中已知便可，且可藉由（例如）電解鍍金、無電鍍金、有機可焊性保護劑（organic solderability preservative；OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/經取代的鍍金、直接浸鍍金（direct immersion gold；DIG）電鍍、熱空氣焊接整平（hot air solder leveling；HASL）或其類似方法來形成。
介層孔113可將形成於不同層上的重佈層112a以及112c電連接至彼此，從而在第一互連部件110中產生電路徑。介層孔113中的每一者亦可由導電材料形成。介層孔113中的每一者可藉由導電材料完全填充，如圖10中所說明，或亦可沿介層孔113中的每一者的壁形成導電材料。另外，介層孔113中的每一者可具有在先前技術中已知的所有形狀，諸如錐形形狀、圓柱形形狀以及其類似者。同時，如自下文待描述的製程所見，當形成用於介層孔113的孔時，第一重佈層112a的墊中的一些可充當擋止器，且介層孔113中的每一者具有上表面寬度大於下表面寬度的錐形形狀可因此在製程中為有利的。在此情況下，介層孔113可與第二重佈層112c的部分整合。
半導體晶片120可為以整合於單一晶片中的數百至數百萬個元件或更多擋止器的量提供的積體電路（integrated circuit；IC）。IC可為（例如）應用程式處理器晶片，諸如中央處理器（例如，CPU）、圖形處理器（例如，GPU）、數位信號處理器、密碼編譯處理器、微處理器、微控制器或其類似者，但不限於此。可基於主動晶圓而形成半導體晶片120。在此情況下，本體121的基底材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）或其類似者。各種電路可形成於本體121上。連接墊122可將半導體晶片120電連接至其他組件。連接墊122的材料可為導電材料，諸如鋁（Al）或其類似者。暴露連接墊122的鈍化層123可形成於本體121上，且可為氧化物膜、氮化物膜或其類似者，或氧化物層與氮化物層的雙層。連接墊122的下表面可具有相對於囊封體130的下表面的穿過鈍化層123的階梯狀部分。因而，可在一定程度上防止囊封體130滲移至連接墊122的下表面中的現象。絕緣層（未繪示）以及其類似者亦可進一步安置於其他所需位置中。
半導體晶片120的非主動表面可安置於低於第一互連部件110的第二重佈層112c的上表面的水平（level）上。舉例而言，半導體晶片120的非主動表面可安置於低於第一互連部件110的絕緣層111的上表面的水平上。半導體晶片120的非主動表面與第一互連部件110的第二重佈層112c的上表面之間的高度差可為2 μm或更多，例如，5 μm或更多。在此情況下，可有效地防止在半導體晶片120的非主動表面的拐角中產生裂紋。另外，可顯著減少在使用囊封體130的情況下半導體晶片120的非主動表面上的絕緣距離的偏離。
囊封體130可保護第一互連部件110及/或半導體晶片120。囊封體130的囊封形式不受特定限制，但可為囊封體130圍繞第一互連部件110及/或半導體晶片120的至少部分的形式。舉例而言，囊封體130可覆蓋第一互連部件110以及半導體晶片120的非主動表面，且填充通孔110H的壁與半導體晶片120的側表面之間的空間。另外，囊封體130亦可填充半導體晶片120的鈍化層123與第二互連部件140之間的空間的至少一部分。同時，囊封體130可填充通孔110H，因此充當黏著劑並減少半導體晶片120的取決於某些材料的屈曲（buckling）。
囊封體130的某些材料不受特定限制。舉例而言，可使用絕緣材料作為囊封體130的某些材料。在此情況下，絕緣材料可為熱固性樹脂（諸如，環氧樹脂）、熱塑性樹脂（諸如，聚醯亞胺樹脂）、具有加強材料（諸如，浸漬於熱固性樹脂及熱塑性樹脂中的無機填充劑）的樹脂，諸如ABF、FR-4、BT、PID樹脂或其類似者。另外，亦可使用諸如EMC或其類似者的已知模製材料。替代地，亦可使用熱固性樹脂或熱塑性樹脂與無機填充劑一起浸漬在諸如玻璃布（或玻璃織物）的核心材料中的樹脂作為絕緣材料。
囊封體130可包含由多種材料形成的多個層。舉例而言，通孔110H內的空間可藉由第一囊封體填充，且第一互連部件110以及半導體晶片120可藉由第二囊封體覆蓋。替代地，第一囊封體可以預定厚度覆蓋第一互連部件110以及半導體晶片120同時填充通孔110H內的空間，且第二囊封體可同樣以預定厚度覆蓋第一囊封體。除了上文所描述的形式以外，亦可使用各種形式。
視需要，囊封體130可包含導電粒子以便阻擋電磁波。舉例而言，導電粒子可為可阻擋電磁波的任何材料，例如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、焊料或其類似者。然而，此僅為實例，且導電粒子不特定限於此。
第二互連部件140可經組態以重佈半導體晶片120的連接墊122。具有各種功能的數十至數百個連接墊122可由第二互連部件140重佈，且可取決於功能而經由下文待描述的連接端子170物理性連接或電連接至外部來源。第二互連部件140可包含：絕緣層141a以及141b；重佈層142a以及142b，其安置於絕緣層141a以及141b上；以及介層孔143a以及143b，其穿透絕緣層141a以及141b且將重佈層142a以及142b連接至彼此。在根據例示性實施例的扇出型半導體封裝100A中，第二互連部件140可包含多個重佈層142a以及142b，但亦可包含單層。另外，第二互連部件140亦可包含不同數目個層。
可使用絕緣材料作為絕緣層141a以及141b中的每一者的材料。在此情況下，亦可使用感光性絕緣材料（諸如，光可成像介電質（photoimagable dielectric；PID）樹脂）作為絕緣材料。在此情況下，絕緣層141a以及141b中的每一者可形成為具有較小厚度，且可更易於達成介層孔143a以及143b中的每一者的精細間距。絕緣層141a以及141b的材料視需要可與彼此相同，或可彼此不同。絕緣層141a以及141b可取決於製程而與彼此整合，使得其間的邊界可不易於顯而易見。
重佈層142a以及142b可實質上用以重佈連接墊122。重佈層142a以及142b中的每一者的材料可為導電材料，諸如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈層142a以及142b可取決於其對應層的設計而執行各種功能。舉例而言，重佈層142a以及142b可包含接地（GND）圖案、功率（PWR）圖案、信號（S）圖案以及其類似者。此處，信號（S）圖案可包含除了接地（GND）圖案、功率（PWR）圖案以及其類似者以外的各種信號，諸如資料信號以及其類似者。另外，重佈層142a以及142b可包含介層孔墊、連接端子墊以及其類似者。
視需要，表面處理層（未繪示）可進一步形成於重佈層142b的自重佈層142a以及142b暴露的部分上。表面處理層（未繪示）不受特定限制，只要其在先前技術中已知便可，且可藉由（例如）電解鍍金、無電鍍金、OSP或無電鍍錫、無電鍍銀、無電鍍鎳/經取代的鍍金、DIG電鍍、HASL或其類似方法來形成。
介層孔143a以及143b可將形成於不同層上的重佈層142a以及142b、連接墊122或其類似者電連接至彼此，從而在扇出型半導體封裝100A中產生電路徑。介層孔143a以及143b中的每一者的材料可為導電材料，諸如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。介層孔143a以及143b中的每一者可藉由導電材料完全填充，或亦可沿介層孔143a以及143b中的每一者的壁形成導電材料。另外，介層孔143a以及143b中的每一者可具有在先前技術中已知的所有形狀，諸如錐形形狀、圓柱形形狀以及其類似者。
第一互連部件110的重佈層112a以及112c的厚度可大於第二互連部件140的重佈層142a以及142b的厚度。由於第一互連部件110的厚度可等於或大於半導體晶片120的厚度，所以形成於第一互連部件110中的重佈層112a以及112c可取決於第一互連部件110的規模而形成為具有大的大小。另一方面，由於第二互連部件140較薄，第二互連部件140的重佈層142a以及142b可形成比第一互連部件110的重佈層112a以及112c的大小相對更小的大小。
鈍化層202可經組態以保護第二互連部件140免受外部物理或化學損傷。鈍化層202可具有開口202H，開口202H暴露第二互連部件140的重佈層142a以及142b中的一個142b的至少部分。開口202H中的每一者可暴露重佈層142b的表面的全部或僅一部分。在一些情況下，開口202H中的每一者可暴露重佈層142b的側表面。
鈍化層202的材料不受特定限制，且可為（例如）感光性絕緣材料。替代地，亦可使用阻焊劑作為鈍化層202的材料。替代地，可使用不包含核心材料但包含填充劑的絕緣樹脂（例如，包含無機填充劑以及環氧樹脂的ABF，或其類似者）作為鈍化層202的材料。與一般情況相比，鈍化層202的表面粗糙度可更低。當表面粗糙度與上文所描述的情況一樣低時，可抑制可能在電路形成製程中接著發生的若干副作用，例如，在表面上產生斑點、難以實施精細電路以及其類似者。
凸塊下金屬層160可另外經組態以改良連接端子170的連接可靠度以改良板水平可靠度（board level reliability）。凸塊下金屬層160可包含：第一導體層303，其形成於鈍化層202的表面上；第二導體層161，其形成於經由開口202H、開口202H的壁以及第一導體303暴露的重佈層142b上；以及第三導體層162，其形成於第二導體層161上。
第一導體層303與鈍化層202可在其間形成自組裝，如下文所描述，因此在其間具有足夠緊密黏著力。第一導體層303可被用作基礎晶種層以用於形成凸塊下金屬層160。因此，凸塊下金屬層160亦可具有足夠緊密黏著力。第一導體層303在經圖案化之前可充當扇出型半導體封裝的最外層的保護層，因此抑制可能在電路形成製程中接著發生的若干副作用，例如，在最外層的表面上產生斑點、難以實施精細電路，以及其類似者。第一導體層303可包含已知導電材料，較佳包含銅（Cu），諸如電解銅。
第二導體層161可充當晶種層，且第三導體層162可實質上充當凸塊下金屬層160。第二導體層161以及第三導體層162可包含已知導電材料，較佳分別包含無電銅以及電解銅。在第一導體層303包含電解銅、第二導體層161包含無電銅且第三導體層162包含電解銅的情況下，第一導體層303、第二導體層161以及第三導體層162為可區分層，此是由於其任何緊鄰層是藉由不同製程形成。第二導體層161可充當晶種層，因此具有極薄厚度。亦即，第二導體層161的厚度可低於第一導體層303以及第三導體層162的厚度。第三導體層162的厚度可厚於第一導體層303的厚度，且第一導體層303的的厚度可厚於第二導體層161的厚度。亦即，第三導體層162的厚度可最厚，且第二導體層161的厚度可最薄。然而，第一導體層至第三導體層的厚度未必限於此。
連接端子170可另外經組態以在外部物理性連接或電連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料形成，所述導電材料例如焊料或其類似者。然而，此僅為實例，且連接端子170中的每一者的材料不特定限於此。連接端子170中的每一者可為焊盤、球、接腳或其類似者。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包含銅柱以及焊料。當連接端子170形成為單層結構時，連接端子170可包含錫-銀焊料或銅。然而，此僅為實例，且連接端子170不限於此。連接端子170的數目、間隔、安置或其類似者不受特定限制，且可由熟習此項技術者取決於設計細節而充分修改。舉例而言，可根據半導體晶片120的連接墊122的數目以數十至數千的量提供連接端子170，但不限於此，且亦可以數十至數千或更多或數十至數千或更少的量提供連接端子170。
連接端子170中的至少一者可安置於扇出區中。扇出區為除了安置有半導體晶片120的區以外的區。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。與扇入型封裝相比，扇出型封裝可具有極佳可靠度，可實施多個輸入/輸出（input/output；I/O）端子，且可促進3D互連。另外，與球狀柵格陣列（ball grid array；BGA）封裝、焊盤柵格陣列（land grid array；LGA）封裝或其類似者相比，所述扇出型封裝可在無單獨板的情況下安裝於電子裝置上。因此，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
儘管圖式中未繪示，但金屬層可視需要進一步安置於第一互連部件110的通孔110H的內壁上。亦即，半導體晶片120的側表面亦可由金屬層圍繞。可經由金屬層在扇出型半導體封裝100A的向上或向下方向上有效地輻射由半導體晶片120產生的熱，且可經由金屬層有效地阻擋電磁波。另外，視需要，多個半導體晶片可安置於第一互連部件110的通孔110H中，且第一互連部件110的通孔110H的數目可為複數，且半導體晶片可分別安置於通孔中。另外，分開的被動組件（諸如，聚光器、電感器以及其類似者）可與半導體晶片一起安置於通孔110H中。另外，表面黏著式（surface mounted）組件可安裝於鈍化層202上。
圖12A至圖12G為說明製造圖9的扇出型半導體封裝的製程的實例的示意圖。
參看圖12A，可首先製備可分離膜401。可分離膜401可具有形成於其一個表面或兩個表面上的金屬層402以及403。可對金屬層402與403之間的經結合表面執行表面處理以便促進後續分離製程中的分離。替代地，可在金屬層402與403之間提供釋放層以促進後續製程中的分離。可分離膜401可為已知絕緣基板，且可分離膜401的材料可為任何材料。金屬層402以及403可通常為銅（Cu）箔，但不限於此。亦即，金屬層402以及403可為由其他導電材料形成的薄膜。接著，可使用乾膜404來執行用於形成第一重佈層112a的圖案化。可使用已知光微影方法來形成第一重佈層112a。乾膜404可為由感光性材料形成的已知乾膜。接著，導電材料可填充乾膜404的經圖案化空間以形成第一重佈層112a。可使用電鍍法來形成第一重佈層112a。在此情況下，金屬膜403可充當晶種層。作為電鍍法，可使用電鍍、無電電鍍或其類似方法。電鍍法可為化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積（physical vapor deposition；PVD）、濺鍍、消減法、添加法、半添加法（semi-additive process；SAP）、經修改半添加法（modified semi-additive process；MSAP）或其類似方法，但不限於此。接著，可移除乾膜404。可藉由諸如蝕刻法或其類似方法的已知方法移除乾膜404。
參看圖12B，嵌入有第一重佈層112a的至少一部分的絕緣層111可形成於金屬層403上。隨後，可形成穿透絕緣層111的介層孔113。另外，第二重佈層112c可形成於絕緣層111上。可透過藉由已知層合方法層合絕緣層111的前驅體且隨後硬化前驅體的方法、藉由已知施加方法施加絕緣層111的前驅體且隨後硬化前驅體的方法或其類似方法來形成絕緣層111。可藉由使用光微影、機械鑽孔、雷射鑽孔或其類似者來形成通孔、使用乾膜或其類似者來執行圖案化以及藉由電鍍法或其類似方法填充介層孔以及經圖案化空間的方法來形成介層孔113（展示於圖10中）以及第二重佈層112c。接著，可剝離可分離膜401。在此情況下，所述剝離可指示金屬層402與403分離。此處，可使用刀片分離金屬層402與403，但不限於此。亦即，可使用所有已知方法來分離金屬層402與403。同時，已在一系列製程中描述在剝離可分離膜401之前形成在形成通孔之前的第一互連部件110的實例，但不限於此。舉例而言，第一互連部件110亦可在剝離可分離膜401之後形成。亦即，順序未必限於上述順序。
參看圖12C，可藉由已知蝕刻法或其類似方法移除剩餘金屬層403。在此情況下，可移除第一重佈層112a的一部分，使得第一重佈層112a在絕緣層111的向內方向上凹入。另外，通孔110H可形成於第一互連部件110中。通孔110H可使用機械鑽孔或雷射鑽孔來形成。然而，通孔110H不限於使用機械鑽孔或雷射鑽孔來形成，且亦可藉由使用用於拋光的粒子的噴砂法、使用電漿的乾式蝕刻法或其類似方法來形成。在使用機械鑽孔或雷射鑽孔來形成通孔110H的情況下，可藉由執行諸如高錳酸法或其類似方法的去污（desmearing）法來移除通孔110H中的樹脂污跡。接著，黏著膜405可附接至第一互連部件110的一個表面。在此情況下，當第一重佈層112a凹入時，第一重佈層112a的一個表面可具有相對於黏著膜405的一個表面的階梯狀部分。可使用可固定絕緣層111的任何材料作為黏著膜405。作為此材料的非限定性實例，可使用已知膠帶或其類似者。已知膠帶的實例可包含藉由熱處理減弱黏著力的熱固性黏性膠帶、藉由紫外光輻照減弱黏著力的紫外線可固化黏性膠帶或其類似者。另外，半導體晶片120可安置於絕緣層111的通孔110H中。舉例而言，可藉由將半導體晶片120附接至黏著膜405上的方法將半導體晶片120安置於通孔110H中。可以面朝下形式安置半導體晶片120，使得連接墊122附接至黏著膜405。視需要，連接墊122可附接至黏著膜405，使得連接墊122的一個表面具有相對於黏著膜405的上表面的階梯狀部分，亦即，在連接墊122附接至黏著膜405之後，連接墊122在半導體晶片120的向內方向上凹入。
參看圖12D，可使用囊封體130來囊封第一互連部件110以及半導體晶片120的至少部分。囊封體130可覆蓋第一互連部件110以及半導體晶片120的非主動表面，且可填充通孔110H內的空間。可藉由已知方法形成囊封體130。舉例而言，可藉由層合樹脂以用於在非硬化狀態下形成囊封體130且隨後硬化樹脂的方法來形成囊封體130。替代地，可藉由施加樹脂以用於在非硬化狀態下將囊封體130形成於黏著膜405上以囊封第一互連部件以及半導體晶片120的至少部分且隨後硬化樹脂的方法來形成囊封體130。可藉由硬化而固定半導體晶片120。作為層合樹脂的方法，例如，可使用執行在高溫下歷時預定時間壓製樹脂的熱壓製程、對樹脂減壓且隨後將樹脂冷卻至室溫、在冷壓製程中冷卻樹脂且隨後分離加工工具的方法，或其類似方法。作為施加樹脂的方法，例如，可使用藉由刮板施加墨水的網板印刷法、以薄霧形式施加墨水的噴塗印刷法或其類似方法。在一些情況下，囊封體130的一個表面在經硬化之後亦可具有相對於第一重佈層112a的一個表面以及連接墊122的一個表面的階梯部分。接著，可剝離黏著膜405。剝離黏著膜405的方法不受特定限制，但可為已知方法。舉例而言，在使用藉由熱處理減弱黏著力的熱固性黏性膠帶、藉由紫外光輻照減弱黏著力的紫外線可固化黏性膠帶或其類似者作為黏著膜405的情況下，黏著膜405可在藉由對黏著膜405熱處理而減弱黏著膜405的黏著力之後被剝離，或可在藉由用紫外線射線輻照黏著膜405而減弱黏著膜405的黏著力之後被剝離。接著，第二互連部件140可形成於第一互連部件110以及半導體晶片120的主動表面上，黏著膜405自第一互連部件110以及半導體晶片120的主動表面被移除。藉由如上文所描述的電鍍法或其類似方法，可藉由依序形成絕緣層141a以及141b且隨後在絕緣層141a及絕緣層141b上形成重佈層142a以及142b以及分別在絕緣層141a及絕緣層141b中形成介層孔143a以及143b來形成第二互連部件140。
參看圖12E，鈍化層202以及包含依序堆疊的第一導體層303、釋放層302以及載體膜301的層合物300可附接至第二互連部件140，使得鈍化層202連接至第二互連部件140。另外，鈍化層202以及包含依序堆疊的第一導體層303、釋放層302以及載體膜301的層合物300可附接至囊封體130，使得鈍化層202連接至囊封體130。同時，在第一導體層303在如上文所描述的層合物的狀態下附接至鈍化層202的表面的情況下，如下文所描述第一導體層303與鈍化層202之間的自組裝為可能的，使得第一導體層303與鈍化層202可在其間具有極佳緊密黏著力。接著，可自附接至第二互連部件140的一個表面的層合物以及附接至囊封體130的層合物移除載體膜301。移除載體膜301的方法可為已知方法，且不受特定限制。
參看圖12F，在附接至第二互連部件140的層合物中，可形成穿透鈍化層202、層合物的第一導體層303以及釋放層302且暴露第二互連部件140的重佈層142b的至少部分的開口202H。開口202H可使用機械鑽孔或雷射鑽孔來形成。然而，開口202H不限於使用機械鑽孔或雷射鑽孔來形成，且亦可藉由使用用於拋光的粒子的噴砂法、使用電漿的乾式蝕刻法或其類似方法來形成。接著，可自附接至第二互連部件140的層合物以及附接至囊封體130的層合物移除釋放層302。釋放層302可藉由去污法（desmearing process）來移除。在此情況下，在附接至第二互連部件140的層合物以及附接至囊封體130的層合物中的第一導體層303可防止鈍化層202的兩個表面由於去污方案而受損。接著，可形成覆蓋經由開口202H、開口202H的壁以及第一導體層303暴露的重佈層142b的第二導體層161。可使用具有如上文所描述的極佳緊密黏著力的第一導體層303，將第二導體層161形成為基礎晶種層，因此具有更佳緊密黏著力。第二導體層161可藉由已知電鍍法形成，例如，諸如濺鍍的無電電鍍，或其類似方法。同時，當第二導體層161形成於第二互連部件140上時，覆蓋第一導體層303的類似導體層（未繪示）亦可形成於囊封體130上。然而，在一些情況下，導體層（未繪示）亦可不形成於另一表面上。
參看圖12G，第三導體層162可形成於第二互連部件140上的第二導體層161上。另外，第一導體層303以及第二導體層161可經圖案化。此製程可使用已知方法（諸如，電鍍）藉由消減法、添加法、半添加法、經修改半添加法或其類似方法來執行。因而，可形成凸塊下金屬層160。同時，儘管未繪示，但當第三導體層162形成於第二互連部件140上時，第三導體層（未繪示）可形成於囊封體130上，且可藉由已知蝕刻法或其類似方法來移除形成於囊封體130上的第一導體層303、第二導體層161以及第三導體層（未繪示）。另外，可形成穿透附接至囊封體130的鈍化層202且暴露形成於第一互連部件110的另一表面上的重佈層112c的至少部分的開口131。開口131可被用作標記，或其類似者。在一些情況下，開口131可被用作形成有連接端子、表面黏著組件或其類似者的空間。在鈍化層202附接至如上文所描述的囊封體130的情況下，可更易於形成開口131。另外，在鈍化層202以大致對稱形狀附接至如上文所描述的扇出型半導體封裝的兩側上的情況下，可控制在製造程序中產生的彎曲。視需要，可如圖式中所說明移除附接至囊封體130的鈍化層202，但亦可在鈍化層202附接至囊封體130的狀態下使用鈍化層202。接著，可藉由已知方法將連接端子170形成於凸塊下金屬層160上。形成連接端子170的方法不受特定限制。亦即，連接端子170可取決於其結構或形式而藉由在先前技術中熟知的方法來形成。連接端子170可藉由回焊固定，且連接端子170的部分可嵌入於鈍化層202中以便增強固定力，且連接端子170的剩餘部分可暴露於外，由此可改良可靠度。
同時，一系列製程可為製備具有大的尺寸的可分離膜401、經由上述製程製造多個扇出型半導體封裝100A且隨後經由切割將多個扇出型半導體封裝單體化（singulating）成個別扇出型半導體封裝100A以便促進大量生產的製程。在此情況下，生產率可為極佳的。
圖13為說明圖12A至圖12G中所使用的製造層合物的製程的實例的示意圖。
參看圖式，製造層合物的製程可包含：製備包含離型膜201以及附接至離型膜201的鈍化層202的第一層合膜200；製備包含載體膜301以及經由釋放層302附接至載體膜301的第一導體層303的第二層合膜300；以及將第一層合膜200以及第二層合膜300附接至彼此，使得第一導體層303附接至鈍化層202的表面。可使用已知捲筒501以及502（但不限於此）來執行第一層合膜200與第二層合膜300至彼此的附接。
離型膜201可為（例如）聚對苯二甲酸伸乙酯（polyethyleneterephthalate；PET）膜，且鈍化層202可為（例如）包含如上文所描述的填充劑以及樹脂的ABF，但離型膜201以及鈍化層202不限於此。載體膜301可為（例如）PET膜，但不限於此。釋放層302可為（例如）鹼溶性樹脂層，但不限於此。第一導體層303可為（例如）電解銅層，但不限於此。
圖14為說明鈍化層與金屬層之間的自組裝的示意圖。
參看圖式，鈍化層202可在第一導體層303附接至鈍化層202的表面的狀態下固化。在此情況下，當鈍化層202固化時，包含於構成鈍化層202的絕緣樹脂中的化學反應基團202p中的至少一者可自組裝至附接至鈍化層202的表面的第一導體層303的金屬303p。因此，鈍化層202與第一導體層303可在其間具有極佳緊密黏著力。更詳言之，包含於鈍化層202的絕緣樹脂中的化學反應基團202p可朝向在固化製程中第一導體層303所附接至的鈍化層202的表面而變得富集，且可與第一導體層303的金屬303p形成配位鍵或共價鍵。因此，鈍化層202與第一導體層303可經由藉由上文所描述的鍵進行的自組裝而在其間具有極佳緊密黏著力。化學反應基團202p可為配位化合物，諸如具有長尾的芳族化合物，但不限於此。
圖15為說明鈍化層的正常固化狀態的示意圖。
參看圖式，在鈍化層202'僅在其附接至離型膜201'的狀態下固化的情況下，包含於鈍化層202'的樹脂中的化學反應基團202’p可經隨意配置，使得可能不會實現經由如上文所描述的自組裝的極佳緊密黏著力。
圖16為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參看圖式，在根據本發明中的另一例示性實施例的扇出型半導體封裝100B中，第一互連部件110可包含：第一絕緣層111a，其與第二互連部件140接觸；第一重佈層112a，其與第二互連部件140接觸且嵌入於第一絕緣層111a中；第二重佈層112b，其安置於與嵌入有第一重佈層112a的第一絕緣層111a的一個表面對置的第一絕緣層111a的另一表面上；第二絕緣層111b，其安置於第一絕緣層111a上且覆蓋第二重佈層112b；以及第三重佈層112c，其安置於第二絕緣層111b上。第一重佈層至第三重佈層112a、112b以及112c可電連接至連接墊122。同時，儘管圖式中未繪示，但第一重佈層112a及第二重佈層112b以及第二重佈層112b及第三重佈層112c可經由分別穿透第一絕緣層111a以及第二絕緣層111b的第一介層孔以及第二介層孔電連接至彼此。
由於第一重佈層112a被嵌入，因此第二互連部件140的絕緣層141a的絕緣距離可實質上恆定，如上文所描述。由於第一互連部件110可包含大量重佈層112a、112b以及112c，所以可進一步簡化第二互連部件140。因此，可抑制取決於在形成第二互連部件140的製程中出現的缺陷的產率的減少。第一重佈層112a可在第一絕緣層111a中凹入，使得在第一絕緣層111a的下表面與第一重佈層112a的下表面之間具有階梯部分。因而，當形成囊封體130時，可防止囊封體130的材料滲移而污染第一重佈層112a的現象。
第一互連部件110的第一重佈層112a的下表面可安置於高於半導體晶片120的連接墊122的下表面的水平上。另外，第二互連部件140的重佈層142a與第一互連部件110的第一重佈層112a之間的距離可大於第二互連部件140的重佈層142a與半導體晶片120的連接墊122之間的距離。原因為，第一重佈層112a可在絕緣層111中凹入。第一互連部件110的第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平上。第一互連部件110可形成對應於半導體晶片120的厚度的厚度。因此，形成於第一互連部件110中的第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平上。
第一互連部件110的重佈層112a、112b以及112c的厚度可大於第二互連部件140的重佈層142a以及142b的厚度。由於第一互連部件110的厚度可等於或大於半導體晶片120的厚度，所以重佈層112a、112b以及112c可取決於第一互連部件110的規模而形成為具有大的大小。另一方面，第二互連部件140的重佈層142a以及142b可由於較薄而形成相對較小的大小。
對除了上述組態以外的其他組態的描述或其類似者以及製造方法與上文所描述的內容重疊，且因此將其省略。
圖17為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參看圖式，在根據本發明中的另一例示性實施例的扇出型半導體封裝100C中，第一互連部件110可包含：第一絕緣層111a；第一重佈層112a以及第二重佈層112b，其分別安置於第一絕緣層111a的兩個表面上；第二絕緣層111b，其安置於第一絕緣層111a上且覆蓋第一重佈層112a；第三重佈層112c，其安置於第二絕緣層111b上；第三絕緣層111c，其安置於第一絕緣層111a上且覆蓋第二重佈層112b；以及第四重佈層112d，其安置於第三絕緣層111c上。第一重佈層至第四重佈層112a、112b、112c以及112d可電連接至連接墊122。由於第一互連部件110可包含較大數目個重佈層112a、112b、112c以及112d，所以可進一步簡化第二互連部件140。因此，可抑制取決於在形成第二互連部件140的製程中出現的缺陷的良率的減少。同時，儘管圖式中未繪示，但第一重佈層至第四重佈層112a、112b、112c以及112d可經由分別穿透第一絕緣層111a、第二絕緣層111b至第三絕緣層111c的第一介層孔至第三介層孔電連接至彼此。
第一絕緣層111a的厚度可大於第二絕緣層111b以及第三絕緣層111c的厚度。第一絕緣層111a可相對較厚以便維持硬度，且可引入第二絕緣層111b以及第三絕緣層111c以便形成較大數目個重佈層112c以及112d。第一絕緣層111a可包含與第二絕緣層111b以及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為（例如）包含核心材料、無機填充劑以及絕緣樹脂的預浸體，且第二絕緣層111b以及第三絕緣層111c可為ABF膜或包含無機填充劑以及絕緣樹脂的感光性絕緣膜。然而，第一絕緣層111a以及第二絕緣層111b以及第三絕緣層111c的材料不限於此。
第一互連部件110的第三重佈層112c的下表面可安置於低於半導體晶片120的連接墊122的下表面的水平上。另外，第二互連部件140的重佈層142a與第一互連部件110的第三重佈層112c之間的距離可小於第二互連部件140的重佈層142a與半導體晶片120的連接墊122之間的距離。原因為，第三重佈層112c可以凸起形式安置於第二絕緣層111b上，從而導致接觸第二互連部件140。第一互連部件110的第一重佈層112a以及第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平上。第一互連部件110可形成對應於半導體晶片120的厚度的厚度。因此，形成於第一互連部件110中的第一重佈層112a以及第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平上。
第一互連部件110的重佈層112a、112b、112c以及112d的厚度可大於第二互連部件140的重佈層142a以及142b的厚度。由於第一互連部件110的厚度可等於或大於半導體晶片120的厚度，因此重佈層112a、112b、112c以及112d亦可形成以具有大的尺寸。另一方面，第二互連部件140的重佈層142a以及142b可由於較薄而形成相對較小的尺寸。
對除了上述組態以外的其他組態的描述或其類似者以及製造方法與上文所描述的內容重疊，且因此將其省略。
如上文所闡述，根據本發明中的例示性實施例，可提供可確保凸塊下金屬層的足夠緊密黏著力的扇出型半導體封裝。
雖然上文已展示並描述了例示性實施例，但熟習此項技術者將顯而易見，可在不脫離如由所附申請專利範圍所定義的本發明的範疇的情況下進行修改以及變化。
100‧‧‧半導體封裝
100A‧‧‧扇出型半導體封裝
100B‧‧‧扇出型半導體封裝
100C‧‧‧扇出型半導體封裝
110‧‧‧第一互連部件
110H‧‧‧通孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈層
112b‧‧‧第二重佈層
112c‧‧‧第三重佈層
112d‧‧‧第四重佈層
113‧‧‧介層孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧囊封體
131‧‧‧開口
140‧‧‧第二互連部件
141a‧‧‧絕緣層
141b‧‧‧絕緣層
142a‧‧‧重佈層
142b‧‧‧重佈層
143a‧‧‧介層孔
143b‧‧‧介層孔
160‧‧‧凸塊下金屬層
161‧‧‧第二導體層
162‧‧‧第三導體層
170‧‧‧連接端子
200‧‧‧第一層合膜
201‧‧‧離型膜
201'‧‧‧離型膜
202‧‧‧鈍化層
202'‧‧‧鈍化層
202p‧‧‧化學反應基團
202’p‧‧‧化學反應基團
202H‧‧‧開口
300‧‧‧層合物
301‧‧‧載體膜
302‧‧‧釋放層
303‧‧‧第一導體層
303p‧‧‧金屬
401‧‧‧可分離膜
402‧‧‧金屬層
403‧‧‧金屬層
404‧‧‧乾膜
405‧‧‧黏著膜
501‧‧‧捲筒
502‧‧‧捲筒
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型手機
1101‧‧‧本體
1110‧‧‧主板
1120‧‧‧電子組件
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧囊封體
2140‧‧‧互連部件
2141‧‧‧絕緣層
2142‧‧‧重佈層
2143‧‧‧介層孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧互連部件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧介層孔
2243h‧‧‧介層孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底填充樹脂
2290‧‧‧模製材料
2301‧‧‧插入式基板
2302‧‧‧插入式基板
2500‧‧‧主板
A‧‧‧區
I-I'‧‧‧線
II-II'‧‧‧線
自以下結合附圖進行的詳細描述，將更清楚地理解本發明的上述以及其他態樣、特徵以及優點。 圖1為說明電子裝置系統的實例的示意性方塊圖。 圖2為說明電子裝置的實例的示意性透視圖。 圖3A以及圖3B為說明在被封裝之前以及之後的扇入型半導體封裝的狀態的示意性橫截面圖。 圖4為說明扇入型半導體封裝的封裝製程的示意性橫截面圖。 圖5為說明扇入型半導體封裝安裝於插入式基板上且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。 圖6為說明扇入型半導體封裝嵌入於插入式基板中且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。 圖7為說明扇出型半導體封裝的示意性橫截面圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情況的示意性橫截面圖。 圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。 圖10為沿圖9的扇出型半導體封裝的線I-I'獲取的示意性平面圖。 圖11A以及圖11B為說明圖9的扇出型半導體封裝的區A的示意性放大圖。 圖12A至圖12G為說明製造圖9的扇出型半導體封裝的製程的實例的示意圖。 圖13為說明圖12A至圖12G中所使用的製造層合物的製程的實例的示意圖。 圖14為說明鈍化層與金屬層之間的自組裝的示意圖。 圖15為說明鈍化層的正常固化狀態的示意圖。 圖16為說明扇出型半導體封裝的另一實例的示意性橫截面圖。 圖17為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
142b‧‧‧重佈層
160‧‧‧凸塊下金屬層
161‧‧‧第二導體層
162‧‧‧第三導體層
170‧‧‧連接端子
202‧‧‧鈍化層
202H‧‧‧開口
303‧‧‧第一導體層
II-II'‧‧‧線
A‧‧‧區

Claims (20)

  1. 一種扇出型半導體封裝，包括： 第一互連部件，其具有通孔； 半導體晶片，其安置於所述第一互連部件的所述通孔中且具有上面安置有連接墊的主動表面以及與所述主動表面對置的非主動表面； 囊封體，其囊封所述第一互連部件以及所述半導體晶片的所述非主動表面的至少部分； 第二互連部件，其安置於所述第一互連部件以及所述半導體晶片的所述主動表面上且包含電連接至所述半導體晶片的所述連接墊的重佈層； 鈍化層，其安置於所述第二互連部件上且具有暴露所述第二互連部件的所述重佈層的至少部分的開口；以及 凸塊下金屬層，其安置於所述鈍化層上且填充所述開口的至少部分， 其中所述第一互連部件包含電連接至所述半導體晶片的所述連接墊的重佈層，且 在所述凸塊下金屬層中，形成於所述鈍化層的表面上的導體層的數目不同於形成於經暴露的所述重佈層以及所述鈍化層中的所述開口的壁上的導體層的數目。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中形成於所述鈍化層的所述表面上的導體層的數目大於形成於經暴露的所述重佈層以及所述鈍化層中的所述開口的所述壁上的導體層的數目。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凸塊下金屬層包含：第一導體層，其形成於所述鈍化層的所述表面上；第二導體層，其形成於經暴露的所述重佈層、所述開口的所述壁以及所述第一導體層上；以及第三導體層，其形成於所述第二導體層上。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第一導體層包含電解銅（Cu），所述第二導體層包含無電銅（Cu），且所述第三導體層包含電解銅（Cu）。
  5. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第二導體層的厚度小於所述第一導體層以及所述第三導體層的厚度。
  6. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述鈍化層包含無機填充劑以及絕緣樹脂。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中包含於所述鈍化層的所述絕緣樹脂中的化學反應基團中的至少一者自組裝至所述第一導體層的金屬。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其進一步包括安置於所述凸塊下金屬層上且電連接至所述半導體晶片的所述連接墊的連接端子， 其中所述連接端子中的至少一者安置於扇出區中。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連部件包含：第一絕緣層；第一重佈層，其與所述第二互連部件接觸且嵌入於所述第一絕緣層中；以及第二重佈層，其安置於與嵌入有所述第一重佈層的所述第一絕緣層的一個表面對置的所述第一絕緣層的另一表面上，且 所述第一重佈層以及所述第二重佈層電連接至所述連接墊。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一互連部件進一步包含：第二絕緣層，其安置於所述第一絕緣層上且覆蓋所述第二重佈層；以及第三重佈層，其安置於所述第二絕緣層上，且 所述第三重佈層電連接至所述連接墊。
  11. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二互連部件的所述重佈層與所述第一重佈層之間的距離大於所述第二互連部件的所述重佈層與所述連接墊之間的距離。
  12. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一重佈層的厚度大於所述第二互連部件的所述重佈層的厚度。
  13. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一重佈層的下表面安置於高於所述連接墊的下表面的水平上。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二重佈層安置於所述半導體晶片的所述主動表面與所述非主動表面之間的水平上。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連部件包含：第一絕緣層；第一重佈層以及第二重佈層，其分別安置於所述第一絕緣層的對置表面上；第二絕緣層，其安置於所述第一絕緣層上且覆蓋所述第一重佈層；以及第三重佈層，其安置於所述第二絕緣層上，且 所述第一重佈層至所述第三重佈層電連接至所述連接墊。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一互連部件進一步包含：第三絕緣層，其安置於所述第一絕緣層上且覆蓋所述第二重佈層；以及第四重佈層，其安置於所述第三絕緣層上，且 所述第四重佈層電連接至所述連接墊。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第三重佈層的厚度大於所述第二互連部件的所述重佈層的厚度。
  19. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一重佈層安置於所述半導體晶片的所述主動表面與所述非主動表面之間的水平上。
  20. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第三重佈層的下表面安置於低於所述連接墊的下表面的水平上。
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