KR102632367B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시는 패키지 소잉(Sawing) 공정에서 발생하는 불량을 최소화하고 EMI 차폐 효과가 향상된 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들어, 팬-아웃 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이를 위하여 다수의 칩 및 부품을 하나의 패키지에 실장하는 기술에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동부품와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 하지만, 부품간 전자파 간섭(EMI)이 크고, 금속층이 존재하지 않는 영역으로 전자파가 방사되는 문제가 있다.
본 개시의 여러 목적 중 하나는 패키지 공정 신뢰성 및 EMI 차폐 성능이 향상된 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는,관통홀을 가지며, 복수의 배선층 및 상기 복수의 배선층을 전기적으로 연결하는 한층 이상의 접속비아를 포함하는 프레임; 상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체 칩; 상기 프레임 및 상기 반도체 칩 각각의 적어도 일부를 덮으며, 상기 관통홀의 적어도 일부를 채우는 봉합재; 상기 프레임 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 프레임을 향하는 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 상기 접속패드 및 상기 배선층과 전기적으로 연결된 한층 이상의 재배선층을 포함하는 연결구조체; 상기 연결구조체의 제2측 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 하나 이상의 수동부품; 상기 연결구조체의 제2측 상에 배치되며, 상기 수동부품 각각의 적어도 일부를 덮는 몰딩재; 및 상기 프레임, 상기 연결구조체 및 상기 몰딩재 각각의 외면의 적어도 일부를 덮는 금속층; 를 포함하며, 상기 금속층은 상기 프레임의 복수의 배선층 중 적어도 하나의 배선층에 포함된 그라운드 패턴과 연결되는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 관통홀을 가지며, 한층 이상의 배선층을 포함하는 프레임; 상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체 칩; 상기 프레임 및 상기 반도체 칩 각각의 적어도 일부를 덮으며, 상기 관통홀의 적어도 일부를 채우는 봉합재; 상기 프레임 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 배선층과 전기적으로 연결된 한층 이상의 재배선층을 포함하는 연결구조체; 상기 연결구조체 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 하나 이상의 수동부품; 상기 연결구조체 및 상기 수동부품 각각의 적어도 일부를 덮는 몰딩재; 상기 프레임, 상기 연결구조체 및 상기 몰딩재 각각의 외면의 적어도 일부를 덮는 금속층; 및 상기 프레임 및 상기 연결구조체 중 어느 하나의 외곽을 따라 서로 간격을 두고 배치되는 복수의 금속패턴을 각각 포함하는 다층의 금속패턴층; 을 포함하며, 상기 다층의 금속패턴층 중 서로 다른 레벨에 위치하는 금속패턴층 각각에 포함된 상기 복수의 금속패턴은 적층 방향으로 엇갈려 배치되는 반도체 패키지를 제공한다.
본 개시에 따르면, 패키지 소잉(Sawing) 공정에서 발생하는 불량을 최소화하고 EMI 차폐 효과가 향상된 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 "A"영역을 확대한 단면도이다.
도 11은 도 10의 180a 및 180b를 개략적으로 나타낸 평면도이다.
도 12는 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 13은 도 12의 반도체 패키지의 "B"영역을 확대한 단면도이다.
도 14는 도 13의 180d 및 180e를 개략적으로 나타낸 평면도이다.
도 15는 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 16은 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이며, 도 10은 도 9의 반도체 패키지의 "A"영역을 확대한 단면도이며, 도 11은 도 10의 180a 및 180b를 개략적으로 나타낸 평면도이다.
도 9 및 10을 참조하면, 일례에 따른 반도체 패키지(100A)는, 관통홀(110H)을 가지며, 하나 이상의 배선층(112)을 포함하는 프레임(110), 상기 관통홀(100H)에 배치되며, 접속패드(122)가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체 칩(120), 상기 프레임(110) 및 상기 반도체 칩(120) 각각의 적어도 일부를 덮으며, 상기 관통홀(110H)의 적어도 일부를 채우는 봉합재(130), 상기 프레임(110) 및 상기 반도체 칩(120)의 활성면 상에 배치되며, 상기 접속패드(122) 및 상기 하나 이상의 배선층(112)과 전기적으로 연결된 하나 이상의 재배선층(142)을 포함하는 연결구조체(140), 상기 연결구조체(140) 상에 배치되며, 상기 하나 이상의 재배선층(142)과 전기적으로 연결되는 하나 이상의 전자부품(150), 상기 연결구조체(142) 상에 배치되며, 상기 하나 이상의 전자부품(150)의 적어도 일부를 덮는 몰딩재(160) 및 상기 프레임(110), 상기 연결구조체(140) 및 상기 몰딩재(160) 각각의 외면의 적어도 일부를 덮는 금속층(170), 및 상기 프레임(110) 및 상기 연결구조체(140) 중 적어도 어느 하나의 외곽에 서로 간격을 두고 배치되는 복수의 금속패턴을 각각 포함하는 다층의 금속패턴층(180)을 포함하며, 상기 다층의 금속패턴층(180) 중 서로 다른 레벨에 위치하는 금속패턴층(180a, 180b, 180c) 각각에 포함된 상기 복수의 금속패턴은 적층 방향으로 엇갈려 배치된다.
일례는 소잉 공정 중 패키지의 측벽에서 버(Burr) 생성을 줄이기 위하여 패키지 외곽에 배선층을 형성하지 않을 경우 그 부분이 함께 실장된 전자부품에서 발생하는 전자파의 방사 경로가 되는 문제를 해결하기 위한 반도체 패키지의 EMI 차폐 구조를 포함하는 반도체 패키지를 개시한다.
구체적으로, EMI 차폐를 위한 상기 금속패턴을 패키지의 외곽에 형성하되, 복수의 금속패턴 사이에 간격을 두고 배치하여 소잉 공정 시 패키지의 측벽에서 발생하는 버(Burr)의 생성을 최소화 할 수 있다. 또한, 상기 금속패턴을 다른 레벨에 배치된 금속패턴과 적층방향으로 엇갈려 배치함으로써 상기 금속패턴 사이의 공간으로 전자파가 방사하는 문제를 해결할 수 있다.
예컨대, 도 11(a) 및 도 11(b)을 참조하면, 일례에 따라 제1금속패턴층(180a) 및 제2금속패턴층(180b)는 서로 다른 레벨에 배치된 금속패턴층(180)으로서 프레임(110)의 외곽에 배치되어 있으나, 이에 한정되는 것은 아니며, 금속패턴의 엇갈림 배치를 간략히 표현하기 위해서 도 11(a) 및 11(b)에서 제1 및 제2금속패턴층(180a, 180b)만을 도시하였으나, 제3금속패턴층(180c)를 포함할 수 있음은 물론 그 이상의 금속패턴층을 포함할 수 있다. 상기 제1금속패턴층(180a)의 제1금속패턴(180a1, 180a2, 180a3, 180a4, 180a5) 사이의 공간으로 진입한 전자파(E1)는 외부로 방사할 수 있고, 마찬가지로 제2금속패턴(180b1, 180b2, 180b3, 180b4, 180b5) 사이의 공간으로 진입하는 전자파(E2)는 외부로 방사할 수 있다. 그러나, 도 11(c)를 참조하면, 일례에 따른 상기 제1금속패턴층(180a) 및 제2금속패턴층(180b)는 각각 서로 엇갈려 배치되는 제1금속패턴(180a1, 180a2, 180b3, 180b4, 180b5) 및 제2금속패턴(180b1, 180b2, 180b3, 180b4, 180b5)을 포함하기 때문에 전술한 전자파(E1 및 E2)의 방사 경로를 차단할 수 있다. 따라서 소잉 공정에서 패키지 측벽의 버(Burr) 발생을 최소화 하면서 전자파의 방사경로를 효과적으로 차단할 수 있다.
또한 일례에서 상기 다층의 금속패턴층(180)은 상기 배선층(112) 및 상기 재배선층(142) 중 적어도 어느 하나를 상기 금속층(170)에 전기적으로 연결할 수 있고, 특히, 상기 배선층(112) 및 상기 재배선층(142) 중 적어도 어느 하나의 그라운드 패턴을 금속층(170)에 전기적으로 연결할 수 있다. 따라서 금속층(170), 금속패턴층(180) 및 배선층(112) 또는 재배선층(142)으로 이루어지는 EMI 차폐구조 완성할 수 있다.
또한 일례에서 상기 다층의 금속패턴층(180)은 상기 프레임(110)의 외곽에 배치되는 복수의 금속패턴만을 포함하며, 상기 연결구조체(140)의 외곽에는 상기 복수의 금속패턴이 배치되지 않을 수 있다. 이 경우 연결구조체(140)의 외곽에 재배선층(142)가 형성되지 않은 영역을 확보할 수 있어 소잉 공정 신뢰성을 확보할 수 있다.
또한 다층의 금속패턴층(180) 중 서로 다른 레벨에 위치하는 두 개의 금속패턴층(180a, 180b) 각각에 포함된 상기 복수의 금속패턴은 서로 적층 방향으로 중첩되지 않을 수 있다. 이 경우 제1금속패턴층(180a)에 불연속적으로 형성된 제1금속패턴(180a1, 180a2, 180b3, 180b4, 180b5) 사이의 공간을 하층의 제2금속패턴층(180b)의 제2금속패턴(180b1, 180b2, 180b3, 180b4, 180b5)이 효율적으로 차단하고 소잉 공정에 영향을 미칠 수 있는 패키지 외곽의 금속패턴 영역을 최소화 할 수 있다. 예컨대, 다층의 금속패턴층(180)은 각각 서로 다른 레벨에 배치되는 제1금속패턴(180a1, 180a2, 180b3, 180b4, 180b5)을 포함하는 제1금속패턴층(180a), 제2금속패턴(180b1, 180b2, 180b3, 180b4, 180b5)을 포함하는 제2금속패턴층(180b) 및 제3금속패턴(미도시)을 포함하는 제3금속패턴층(180c)을 포함하는 경우, 상기 제1금속패턴층(180a)의 제1금속패턴은 상기 제2금속패턴층(180b)의 제2금속패턴과 적층 방향으로 중첩되지 않으며, 상기 제2금속패턴층(180b)의 제2금속패턴은 상기 제3금속패턴층(180c)의 제3금속패턴과 적층 방향으로 중첩되지 않으며, 상기 제3금속패턴층(180c)의 제3금속패턴은 상기 제1금속패턴층(180a)의 제1금속패턴과 적층 방향으로 중첩되지 않을 수 있다.
또한 도 9 내지 11에서는 배선층, 금속패턴층 및 금속층의 관계를 명확히 표현하기 위해서 도시되지 않았으나, 다층의 금속패턴층(180)의 각각의 두께는 상기 금속층(170)의 두께 보다 두꺼울 수 있다. 이는 패키지 외면을 덮는 금속층(170)의 경우 스퍼터링(Sputtering) 공정 등을 이용하여 박형화 하는 반면, 배선층(112) 등과 연결되는 금속패턴층(180)의 경우 도금 공정을 이용하기 때문이다.
한편, 다른 양태에 따른 반도체 패키지는 상기 프레임(110)의 외곽에 서로 간격을 두고 배치되며 상기 배선층(112)을 상기 금속층(170)에 전기적으로 연결하는 복수의 금속패턴을 각각 포함하는 하나 이상의 금속패턴층(180)을 포함한다. 이 경우 상기 연결구조체(140)의 외곽에는 금속패턴층(180)을 형성하지 않으므로 버(Burr)의 생성을 더욱 감소시킬 수 있으며, 상기 금속패턴을 상기 배선층(112)과 전기적으로 연결함으로써 금속층(170), 금속패턴층(180) 및 배선층(112)으로 이루어지는 EMI 차폐구조 완성할 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 적어도 하나의 관통홀(110H)을 가진다. 관통홀(110H)은 프레임(110)을 관통하며, 관통홀(110H) 내에는 반도체 칩(120)이 배치될 수 있다. 반도체 칩(120)은 관통홀(110H)의 벽면과 소정거리로 이격되어 배치되며, 관통홀(110H)의 벽면으로 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 필요에 따라서는 프레임(110)을 생략할 수 있으나, 프레임(110)을 가지는 경우가 본 개시에서 의도하는 보드레벨 신뢰성 확보에 보다 유리할 수 있다.
프레임(110)은 많은 수의 배선층(112a, 112b, 112c)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 예컨대, 상기 연결구조체(140)와 접하는 제1절연층(111a), 상기 연결구조체(140)와 접하며 상기 제1절연층(111a)에 매립된 제1배선층(112a), 상기 제1절연층(111a)의 상기 제1배선층(112a)이 매립된측의 반대측인 하면 상에 배치된 제2배선층(112b), 상기 제1절연층(111a)의 하면 상에 배치되며 상기 제2배선층(112b)을 덮는 제2절연층(111b), 상기 제2절연층(111b)의 하면 상에 배치된 제3배선층(112c), 상기 제1절연층(111a)을 관통하며 상기 제1 및 제2배선층(112a, 112b)을 연결하는 제1접속비아(113a), 및 상기 제2절연층(111b)을 관통하며 상기 제2 및 제3배선층(112b, 112c)을 연결하는 제2접속비아(113b)를 포함할 수 있다. 제1배선층(112a)이 매립되어 있기 때문에 연결구조체(140)의 절연층(141)의 절연거리가 실질적으로 일정할 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수와 함께 실리카, 알루미나 등의 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 또는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료, 예를 들면, 프리프레그(Prepreg) 등을 사용할 수도 있다. 이 경우, 우수한 강성 유지가 가능하여, 프레임(110)을 일종의 지지부재로 이용할 수 있다. 제1절연층(111a)과 제2절연층(111b)은 서로 동일한 절연물질을 포함할 수 있으며, 그 경계가 불분명할 수 있으나, 이에 한정되는 것은 아니다.
배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함한다. 제한되지 않는 일례로서, 배선층(112a, 112b, 112c) 모두 그라운드 패턴을 포함할 수 있으며, 이 경우 연결구조체(140)의 재배선층(142)에 그라운드 패턴을 최소화하여 형성할 수 있는바, 배선 설계 자유도가 향상될 수 있다.
배선층(112a, 112b, 112c) 중 봉합재(130)에 형성된 개구부(131)를 통하여 노출된 일부 배선층(112c)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 프레임(110)의 배선층(112a, 112b, 112c)의 두께는 연결구조체(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 이는 프레임(110)은 반도체칩(120) 수준의 두께를 가질 수 있는 반면, 연결구조체(140)는 박형화가 요구되기 때문이며, 공정 역시 다르기 때문이다.
접속비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 접속비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 한편, 제1접속비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있고, 제2접속비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 및 제2접속비아(113a, 113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1접속비아(113a)는 제2배선층(112b)의 일부와, 제2접속비아(113b)는 제3배선층(112c)의 일부와 각각 일체화될 수 있다.
반도체 칩(120) 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 접속패드(122)가 배치된 면은 활성면이 되며, 그 반대측은 비활성면이 된다. 필요에 따라서는 바디(121) 상에 접속패드(122)의 적어도 일부를 덮는 패시베이션막(123)이 형성될 수 있다. 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수 있으나, 반드시 이에 한정되는 것도 아니다.
봉합재(130)는 관통홀(110H)의 적어도 일부를 채우며, 반도체 칩(120)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 프레임(110) 및 반도체 칩(120)의 비활성면의 적어도 일부를 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체 칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 반도체 칩(120)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE(Photo Image-able Encapsulant) 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(122)가 재배선 될 수 있으며, 상부의 수동부품(150)과 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110) 및 반도체 칩(120)의 활성면 상에 배치된 제1 절연층(141), 제1 절연층(141) 상에 배치된 제1 재배선층(142), 제1 재배선층(142)과 프레임 금속층(115)을 연결하거나 제1 재배선층(142)과 반도체 칩(120)의 접속패드(122)를 연결하는 제1 재배선비아(143), 제1 절연층(141) 상에 배치된 제2 절연층(141), 제2 절연층(141) 상에 배치된 제2 재배선층(142), 및 제2 절연층(141)을 관통하며 제1 및 제2 재배선층(142)을 연결하는 제2 재배선비아(143)를 포함한다. 연결구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 재배선층, 및 재배선비아를 포함할 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 다수의 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 재배선비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴층(미도시)을 포함할 수 있으며, 그 밖에, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 신호, 파워(PWR) 신호 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(142)은 비아패드 패턴을 포함할 수 있다. 도면 상 구분되지 않았으나, 도면에 도시된 재배선층(142)의 개수 보다 많거나 적은 수의 재배선층(142)이 형성될 수 있다.
재배선비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122), 제1 배선층(112a) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 재배선비아(143) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선비아(143)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
전자부품(150)은 다양한 능동부품 및/또는 수동부품일 수 있다. 즉, 전자부품(150)은 집적회로(IC)일 수도 있고, 또는 커패시터나 인덕터와 같은 수동부품일 수도 있다. 전자부품(150)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 각각의 전자부품(150)은 저융점 금속(151)을 통하여 연결구조체(140) 상에 실장되어 재배선층(142)과 전기적으로 연결될 수 있다. 저융점 금속(151)은 주석(Sn)과 같이 구리(Cu) 보다 융점이 낮은 금속을 의미하며, 예컨대 솔더 범프 등일 수 있다. 전자부품(150) 중 적어도 하나는 반도체칩(120)의 활성면 방향으로 바라 보았을 때, 반도체칩(120)의 활성면 내의 영역에 배치될 수 있다. 즉, 연결구조체(140)의 상부의 대부분의 영역에 전자부품(150)이 실장될 수 있다. 또한, 연결구조체(140) 상에 직접 전자부품(150)을 실장하는 바, 다수의 전자부품(150)을 실장할 때 이들 전자부품(150) 사이의 간격, 예컨대 수동부품 사이의 간격을 최소화할 수 있어, 실장 밀도 역시 개선할 수 있다. 한편, 언더필 수지(미도시)는 연결구조체(140)와 몰딩재(160) 사이에 배치되어 이들을 접합하는 역할을 수행할 수 있으며, 저융점 금속(151)을 매립함으로써 전자부품(150)이 보다 효과적으로 연결구조체(140) 상에 실장되어 고정하는 역할을 수행할 수 있다.
전자부품(150)은 예컨대, 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(inductor), 비즈(bead) 등의 수동부품 일 수 있다. 전자부품(150)은 서로 다른 크기 및 두께를 가질 수 있다. 또한, 전자부품(150)은 반도체 칩(120)과도 다른 두께를 가질 수 있다. 전자부품(150)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다.
몰딩재(160)는 하나 이상의 전자부품(150) 및 연결구조체(140)의 상면의 적어도 일부를 봉합한다. 봉합형태는 특별히 제한되지 않으며, 연결구조체(140) 상에서 수동부품(150)의 적어도 일부를 감싸는 형태이면 무방하다. 몰딩재(160)는 수동부품(150)의 상면, 하면, 및 측면의 적어도 일부를 덮을 수 있다. 몰딩재(160)는 연결구조체(140) 상으로 연장되어 연결구조체(140) 상에 배치될 수 있으며, 상기 범프(151)와 접촉하는 재배선층(142)의 상면과 접촉할 수 있다. 몰딩재(160)는 봉합재(130)와 동일하거나 다른 재료를 포함할 수 있다.
금속층(170)은 몰딩재(160)의 상면 및 측면을 덮으며, 연결구조체(140) 및 프레임(110)의 측면까지 연장된다. 금속층(170)은 도시되지 않은 영역에서 재배선층(142)과 연결될 수 있으며, 이에 의해 연결구조체(140)로부터 그라운드 신호를 인가받을 수 있으나, 이에 한정되지는 않는다. 금속층(170)에 의해 반도체 패키지(100A)의 EMI 차폐 기능이 더욱 향상될 수 있다. 금속층(170)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다.
언더범프금속(132)은 전기연결금속(190)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(132)은 프레임(110)의 하면 상에서 봉합재(130)의 개구부(131)를 통해 제2 배선층(112b)과 연결된다. 언더범프금속(132)은 상기 개구부(131)에 도전성 물질, 즉 금속을 이용하여 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(190)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(190)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(190)은 저융점 금속, 예를 들면, 주석(Sn)을 포함하는 합금, 보다 구체적으로는 주석(Sn)-알루미늄(Al)-구리(Cu) 합금 등의 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(190)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(190)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(190)의 수는 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(190) 중 적어도 하나는 반도체 칩(120)의 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 12는 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이며, 도 13은 도 12의 반도체 패키지의 "B"영역을 확대한 단면도이며, 도 14는 도 13의 180e 및 180d를 개략적으로 나타낸 평면도이다.
도 12 및 13을 참조하면, 다른 일례에 따른 반도체 패키지(100B)에서 상기 다층의 금속패턴층(180e, 180d)은 상기 연결구조체(140)의 외곽에 배치되는 복수의 금속패턴만을 포함하며, 상기 프레임(110)의 외곽에는 상기 복수의 금속패턴이 배치되지 않을 수 있다. 이 경우 프레임(110)의 외곽에 배선층(112a, 112b, 112c)가 형성되지 않은 영역을 확보할 수 있어 소잉 공정 신뢰성을 확보할 수 있다. 이때 도 13과 같이, 제4금속패턴층(180d)은 제1재배선층(142a)과 제5금속패턴층(180e)은 제2재배선층(142b)과 각각 전기적으로 연결될 수 있다. 재배선층(142)는 도면에 도시된 것보다 많은 수로 형성될 수가 있고 이에 대응하는 금속패턴층(180) 역시 도시된 것보다 많은 수 형성될 수 있다.
도 14(a) 및 도 14(b)를 참조하면, 다른 일례에 따라 제4금속패턴층(180d) 및 제5금속패턴층(180e)는 서로 다른 레벨에 배치된 금속패턴층(180)으로서 연결구조체(140)의 외곽에 배치되어 있으나, 이에 한정되는 것은 아니며, 제4금속패턴층(180d) 및 제5금속패턴층(180e)의 엇갈림 배치를 명확히 표현하기 위해서 각각 대응하는 재배선층(142)을 제1재배선층(142a)과 제2재배선층(142b)으로 구분하였다. 상기 제5금속패턴층(180e)의 제5금속패턴(180e1, 180e2, 180e3, 180e4, 180e5) 사이의 공간으로 진입한 전자파(E1)는 외부로 방사할 수 있고, 제4금속패턴층(180d)의 제4금속패턴(180d1, 180d2, 180d3, 180d4, 180d5) 사이의 공간으로 진입하는 전자파(E2)는 외부로 방사할 수 있다. 그러나, 도 14(c)를 참조하면, 제4금속패턴층(180d) 및 제5금속패턴층(180e)은 각각 서로 엇갈려 배치되는 제4금속패턴(180d1, 180d2, 180d3, 180d4, 180d5) 및 제5금속패턴(180e1, 180e2, 180e3, 180e4, 180e5)을 포함하기 때문에 전술한 전자파(E1 및 E2)의 방사 경로를 차단할 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 15는 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 15를 참조하면, 다른 일례에 따른 반도체 패키지(100C)는, 도 9의 반도체 패키지(100A)와는 달리, 프레임(110)의 배선층(112)이 프레임(110)의 상면 및 하면에 형성될 수 있다. 예컨대, 프레임(110)은 제1절연층(111), 상기 제1절연층(111)의 상면 상에 배치된 제1배선층(112a), 상기 제1절연층(111)의 하면 상에 배치된 제2배선층(112b), 상기 제1절연층(111)을 관통하며 상기 제1 및 제2배선층(112a, 112b)을 연결하는 제1접속비아(113) 및 관통홀(110H)의 내측벽 상의 프레임 금속층(115)을 포함할 수 있다.
제1접속비아(113)는 절연층(111)을 관통하며, 제1배선층(112a)과 제2배선층(112b)을 전기적으로 연결한다. 접속비아(113)의 형성물질로는 상술한 도전성 물질을 사용할 수 있다. 접속비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 접속비아 홀의 벽면을 따라 형성된 것일 수도 있다. 접속비아(113)는 절연층(111)을 완전히 관통하는 관통접속비아 형태일 수 있으며, 그 형상이 원기둥 형상이나 모래시계 형상일 수 있으나, 이에 한정되는 것은 아니다.
프레임 금속층(115)은 제1절연층(111)의 상하면 및 관통홀(110H)의 내측벽에 배치될 수 있다. 프레임 금속층(115)은 반도체 칩(120)을 둘러싸도록 배치될 수 있다. 프레임 금속층(115)은 반도체 칩(120)의 EMI 차폐 효과와 방열 효과의 향상을 위하여 도입될 수 있다. 프레임 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 프레임 금속층(115)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 프레임 금속층(115)은 그라운드로 이용될 수도 있으며, 이 경우 연결구조체(140) 내의 그라운드 패턴과 전기적으로 연결될 수 있다. 실시예들에 따라, 상기 반도체 패키지에서 프레임 금속층(115)은 생략될 수도 있다. 그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 16은 본 개시의 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 16을 참조하면, 다른 일례에 따른 반도체 패키지(100D)는, 도 15의 반도체 패키지(100C)와는 달리, 프레임(110)에 보다 많은 층수의 배선층(112a, 112b, 112c, 112d)을 포함할 수 있다. 예컨대, 프레임(110)은 제1절연층(111a)의 상면 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 상기 제2절연층(111b) 상에 배치된 제3배선층(112c), 상기 제1절연층(111a)의 하면 상에 배치되며 제2배선층(112b)을 덮는 제3절연층(111c), 상기 제3절연층(111c) 상에 배치된 제4배선층(112d), 상기 제2절연층(111b)을 관통하며 상기 제1 및 제3배선층(112a, 112c)을 연결하는 제2접속비아(113b), 및 상기 제3절연층(111c)을 관통하며 상기 제2 및 제4배선층(112b, 112d)을 연결하는 제3접속비아(113c)를 더 포함할 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122), 전자부품(150) 등과 전기적으로 연결된다. 프레임(110)이 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
도면에는 표현되지 않았으나, 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1접속비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3접속비아(113b, 113c)보다 직경이 클 수 있다.
프레임(110)의 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(110)은 반도체칩(120)의 두께에 대응하게 형성할 수 있는바, 프레임(110) 내부에 형성된 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다. 프레임(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결구조체(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결구조체 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결구조체 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100A~100D: 반도체 패키지
110: 프레임 111: 프레임 절연층
112: 프레임 배선층 113: 접속비아
120: 반도체 칩 121: 바디
122: 접속패드 123: 패시베이션막
130: 봉합재 131: 개구부
132: 언더범프금속 140: 연결구조체
141: 절연층 142: 재배선층
143: 재배선비아 150: 전자부품
151: 저융점 금속 160: 몰딩재
170: 금속층 180: 금속패턴층
190: 전기연결금속

Claims (16)

  1. 관통홀을 가지며, 복수의 배선층 및 상기 복수의 배선층을 전기적으로 연결하는 한층 이상의 접속비아를 포함하는 프레임;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체 칩;
    상기 프레임 및 상기 반도체 칩 각각의 적어도 일부를 덮으며, 상기 관통홀의 적어도 일부를 채우는 봉합재;
    상기 프레임 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 프레임을 향하는 제1측 및 상기 제1측의 반대측인 제2측을 가지며, 상기 접속패드 및 상기 배선층과 전기적으로 연결된 한층 이상의 재배선층을 포함하는 연결구조체;
    상기 연결구조체의 제2측 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 하나 이상의 수동부품;
    상기 연결구조체의 제2측 상에 배치되며, 상기 수동부품 각각의 적어도 일부를 덮는 몰딩재; 및
    상기 프레임, 상기 연결구조체 및 상기 몰딩재 각각의 외면의 적어도 일부를 덮는 금속층; 를 포함하며,
    상기 금속층은 상기 프레임의 복수의 배선층 중 적어도 하나의 배선층에 포함된 그라운드 패턴과 연결되는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 금속층은 상기 연결구조체의 한층 이상의 재배선층 중 적어도 하나의 재배선층에 포함된 그라운드 패턴과 연결되는,
    반도체 패키지.
  3. 제1항에 있어서,
    상기 프레임은 상기 연결구조체의 제1측에 배치된 제1절연층, 상기 연결구조체의 제1측에 적어도 일부가 접하도록 상기 제1절연층에 매립된 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측에 배치된 제2배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치되며 상기 제2배선층의 적어도 일부를 덮는 제2절연층, 상기 제2절연층의 상기 제2배선층이 매립된측의 반대측에 배치된 제3배선층, 상기 제1절연층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1접속비아 및 상기 제2절연층을 관통하며 상기 제2 및 제3배선층을 전기적으로 연결하는 제2접속비아를 포함하는,
    반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 내지 제3배선층은 각각 그라운드 패턴을 포함하며,
    상기 금속층은 상기 제1 내지 제3배선층의 그라운드 패턴과 각각 연결된,
    반도체 패키지.
  5. 제1항에 있어서,
    상기 몰딩재는 상기 연결구조체의 제2측의 적어도 일부를 덮는,
    반도체 패키지.
  6. 제1항에 있어서,
    상기 연결구조체는 상기 프레임 및 반도체 칩의 활성면 상에 배치되는 한층 이상의 절연층, 및 상기 한층 이상의 절연층 상에 각각 배치되는 한층 이상의 재배선층을 포함하며,
    상기 한층 이상의 재배선층 중 상기 수동부품이 연결되는 최상층에 배치된 재배선층은 상기 한층 이상의 절연층 중 최상층에 배치된 절연층의 표면 보다 돌출되는,
    반도체 패키지.
  7. 제1항에 있어서,
    상기 수동부품은 제1수동부품 및 상기 제1수동부품보다 두께가 얇은 제2수동부품을 포함하는,
    반도체 패키지.
  8. 제7항에 있어서,
    상기 제1수동부품은 상기 반도체칩보다 두께가 두꺼운,
    반도체 패키지.
  9. 제7항에 있어서,
    상기 제1수동부품은 상기 제2수동부품 보다 외측에 배치된,
    반도체 패키지.
  10. 제7항에 있어서,
    상기 제2수동부품의 적어도 일부는 평면 상에서 상기 반도체칩과 적어도 일부가 중첩되도록 배치된,
    반도체 패키지.
  11. 제1항에 있어서,
    상기 봉합재 및 상기 몰딩재는 서로 다른 재료를 포함하는,
    반도체 패키지.
  12. 제1항에 있어서,
    상기 봉합재의 하측에 배치되며, 상기 복수의 배선층 중 최하측 배선층과 전기적으로 연결된 전기연결금속; 을 더 포함하는,
    반도체 패키지.
  13. 제1항에 있어서,
    상기 프레임의 외곽을 따라 서로 간격을 두고 배치되는 복수의 금속패턴을 각각 포함하는 한층 이상의 금속패턴층을 더 포함하며,
    상기 금속층은 상기 금속패턴층을 매개로 상기 프레임의 복수의 배선층 중 적어도 하나의 배선층에 포함된 그라운드 패턴과 연결되는,
    반도체 패키지.
  14. 제13항에 있어서,
    상기 한층 이상의 금속패턴층 중 서로 다른 레벨에 위치하는 금속패턴층 각각에 포함된 상기 복수의 금속패턴은 서로 적층 방향으로 중첩되지 않는,
    반도체 패키지.
  15. 제13항에 있어서,
    상기 한층 이상의 금속패턴층의 각각의 두께는 상기 금속층의 두께 보다 두꺼운,
    반도체 패키지.
  16. 관통홀을 가지며, 한층 이상의 배선층을 포함하는 프레임;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체 칩;
    상기 프레임 및 상기 반도체 칩 각각의 적어도 일부를 덮으며, 상기 관통홀의 적어도 일부를 채우는 봉합재;
    상기 프레임 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 배선층과 전기적으로 연결된 한층 이상의 재배선층을 포함하는 연결구조체;
    상기 연결구조체 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 하나 이상의 수동부품;
    상기 연결구조체 및 상기 수동부품 각각의 적어도 일부를 덮는 몰딩재;
    상기 프레임, 상기 연결구조체 및 상기 몰딩재 각각의 외면의 적어도 일부를 덮는 금속층; 및
    상기 프레임 및 상기 연결구조체 중 어느 하나의 외곽을 따라 서로 간격을 두고 배치되는 복수의 금속패턴을 각각 포함하는 다층의 금속패턴층; 을 포함하며,
    상기 다층의 금속패턴층 중 서로 다른 레벨에 위치하는 금속패턴층 각각에 포함된 상기 복수의 금속패턴은 적층 방향으로 엇갈려 배치되는,
    반도체 패키지.
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