KR102004801B1 - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 및 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재를 포함하며, 상기 제1연결부재는 상기 반도체칩의 측면을 둘러싸는 제1차폐부를 포함하고, 상기 제2연결부재는 상기 재배선층을 둘러싸는 제2차폐부를 포함하며, 상기 제1차폐부 및 상기 제2차폐부는 서로 연결된, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
각종 전자 기기의 사용이 폭발적으로 증가함과 동시에 디지털 기술과 반도체 기술 등의 발달로 정밀하고 복잡한 전자 기기 응용 분야가 광범위해지고 있다. 전자기기 내부 부품들의 밀집도가 높아지면서, 개개의 부품과 이를 물리적으로 연결해주는 회로기판에서 발생하는 전자파 장애가 전파 잡음 간섭을 비롯해 정밀 전자 기기의 상호 오동작을 일으키는 요인이 되고 있다. 이러한 전파 방해를 일으킬 수 있는 노이즈의 차단을 위하여 현재 다양한 방법들이 사용되고 있으며, 그 종류로는 크게 Shield can, film, absorber sheet 등이 있다.
본 개시의 여러 목적 중 하나는 EMI(Electro Magnetic Interference) 차폐를 효과적으로 실시할 수 있는 구조의 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩이 배치된 영역과 재배선층이 형성된 영역에 EMI 차폐가 가능한 차폐부를 도입하는 것이다.
예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 및 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재를 포함하며, 상기 제1연결부재는 상기 반도체칩의 측면을 둘러싸는 제1차폐부를 포함하고, 상기 제2연결부재는 상기 재배선층을 둘러싸는 제2차폐부를 포함하며, 상기 제1차폐부 및 상기 제2차폐부는 서로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 전자파 차폐를 효과적으로 실시할 수 있으며, 나아가 방열 효과가 우수한 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10a 내지 도 10c는 도 9의 팬-아웃 반도체 패키지의 다양한 Ⅰ-Ⅰ' 절단 평면도를 개략적으로 나타낸다.
도 11a 내지 도 11c는 도 9의 팬-아웃 반도체 패키지의 다양한 Ⅱ-Ⅱ' 절단 평면도를 개략적으로 나타낸다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 도 13의 팬-아웃 반도체 패키지의 개략적인 Ⅲ-Ⅲ' 절단 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 전자파 차폐를 효과적으로 실시할 수 있으며, 나아가 방열 효과가 우수한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10a 내지 도 10c는 도 9의 팬-아웃 반도체 패키지의 다양한 Ⅰ-Ⅰ' 절단 평면도를 개략적으로 나타낸다.
도 11a 내지 도 11c는 도 9의 팬-아웃 반도체 패키지의 다양한 Ⅱ-Ⅱ' 절단 평면도를 개략적으로 나타낸다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 비활성면의 적어도 일부를 봉합하는 봉합재(130), 및 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 제2연결부재(140)를 포함한다. 제1연결부재(110)는 반도체칩(120)의 측면을 둘러싸는 제1차폐부(117)를 포함한다. 제2연결부재(140)는 재배선층(142)을 둘러싸는 제2차폐부(147)를 포함한다. 제1차폐부(117) 및 제2차폐부(147)는 서로 연결된다.
종래의 반도체 패키지는 EMI 차폐 방안이 한정적이었다. 이에, EMI 방사량이 많은 반도체 패키지에 대해서는 쉴드 캔(Shield Can)을 장착해 줌으로써 EMI를 차폐하였으나, 쉴드 캔의 장착에 따른 실장 면적 감소와 추가 비용 발생, 쉴드 캔 내의 단품간 노이즈(Noise) 영향, 쉴드 캔 장착 방식에 따른 메인기판에의 응력 집중 등 EMI 차폐에 따른 부수 비용 발생과 기술적 어려움이 발생할 수 있었다. 아울러, 쉴드 캔을 장착하였음에도 불구하고 고속 신호 전송이 증가하면서 단품 레벨의 EMI 방사량이 지속 증가함에 따라서 실제 통신업체에서 요구하는 수준의 수신감도를 맞추기 위해 세트(Set) 개발단계에서 여러 차례 디자인 최적화 작업을 실시하는 번거로움이 발생되었다. 이에 반도체 패키지의 단품 레벨에서 EMI 차폐를 효과적으로 실시할 수 있는 구조와 방법이 요구되고 있다.
일례에 따른 팬-아웃 반도체 패키지(100A)는 제1연결부재(110)에 EMI 차폐가 가능한 제1차폐부(117)를 일종의 벽(Wall) 형식으로 제1연결부재(110)의 외곽 테두리를 따라서 반도체칩(120) 및 제1연결부재(110) 내의 제1신호부(116) 등을 둘러싸도록 연속적으로 배치한다. 또한, 제2연결부재(140)에도 EMI 차폐가 가능한 제2차폐부(147)를 일종의 벽(Wall) 형식으로 제2연결부재(140)의 외곽 테두리를 따라서 제2연결부재(140) 내의 제2신호부(146) 등을 둘러싸도록 연속적으로 배치한다. 따라서, 특별한 부가적인 공정 없이도 개개의 단품 레벨의 노이즈 방사를 차폐하기 때문에 EMI 차폐를 효과적으로 수행할 수 있으며, 종래 쉴드 캔 공법의 삭제 또는 최소화가 가능하다. 특히, 단순히 반도체칩(120)으로부터 발생하는 EMI를 차폐하는 것이 아니라, 각종 재배선층(112a, 112b, 112c, 142)에서 발생하는 EMI 역시 차폐할 수 있는바, 그 효과가 매우 우수하다. 또한, 이러한 구조에서는 제1차폐부(117) 및/또는 제2차폐부(147)가 방열 기능까지 수행할 수 있는바, 방열 효과 역시 개선할 수 있다. 제1차폐부(117) 및/또는 제2차폐부(147)는 제1연결부재(110) 및/또는 제2연결부재(140)에 형성된 접지패턴과 전기적으로 연결될 수 있는바, 설계 효율성을 보다 향상시킬 수 있다. 필요에 따라서는, 반도체칩(120)의 비활성면 측의 적어도 일부를 덮는 제3차폐부(135)를 더 포함할 수 있으며, 제3차폐부(135)는 제1차폐부(117) 및 제2차폐부(147)와 연결될 수 있다. 따라서, 패키지(100A) 내부가 제1 내지 제3차폐부로 둘러싸이게 되는바 EMI 차폐 및 방열 효과가 극대화될 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1연결부재(110)에 의하여 패키지(100A)가 패키지-온-패키지(POP: Package on Package)의 일부로 사용될 수도 있다. 제1연결부재(110)는 재배선층(112a, 112b, 112c)을 포함하는바, 반도체칩(120)의 접속패드(122)를 재배선할 수 있으며, 제2연결부재(140)의 층수를 감소시킬 수 있다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 제1연결부재(110)의 관통홀(110H)은 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
제1연결부재(110)는 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1재배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141)의 절연거리가 실질적으로 일정할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 간소화할 수 있다. 따라서, 제2연결부재(140) 형성과정에서 발생하는 불량에 따른 반도체칩(120) 배치 후의 수율 저하 문제를 개선할 수 있다. 제1재배선층(112a)은 제1절연층(111a) 내부로 리세스되며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가진다. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연층(111a, 111b)의 재료로 감광성 절연(Photo Imageable Dielectric: PID) 수지를 사용할 수도 있다.
재배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 각종 패드 패턴 등을 포함할 수 있다.
비아(113a, 113b)는 서로 다른 층에 형성된 재배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 한편, 비아(113a, 113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다.
제1연결부재(110)는 제1신호부(116) 및 제1신호부(116)를 둘러싸는 제1차폐부(117)를 포함한다. 제1신호부(116)는 상술한 재배선층(112a, 112b, 112c) 및 비아(113a, 113b) 중 신호와 관련된 패턴이나 비아 등을 포함할 수 있다. 필요에 따라서는 파워나 접지와 관련된 패턴이나 비아 등을 포함할 수도 있다. 제1차폐부(117)는 EMI 차폐를 위하여 제1연결부재(110)의 외곽 테두리를 따라서 반도체칩(120) 및 제1신호부(116) 등의 패키지(100A) 내부를 둘러싸도록 연속적으로 배치된다. 제1차폐부(117)는 다양한 형태를 가질 수 있으며, 예를 들면, 제1연결부재(110)의 외곽 테두리를 따라 단절 없이 연속적으로 배치된 라인-비아나, 제1연결부재(110)의 외곽 테두리를 따라 서로 소정 간격 이격되어 연속적으로 배치된 홀-비아나, 또는 제1연결부재(110)의 외곽 테두리를 따라 연속적으로 형성된 전자기밴드갭(EBG)-패턴을 포함할 수 있다.
보다 구체적으로, 도 10a에 도시한 바와 같이 제1연결부재(110)는 각종 신호패턴 등이 형성된 신호영역(a1)과 이러한 신호영역(a1)을 둘러싸는 차폐영역(b1)을 포함할 수 있으며, 차폐영역(b1)에는 제1연결부재(110)의 외곽 테두리를 따라 단절 없이 연속적으로 배치된 제1라인-비아(115a, 115b)를 포함하는 제1차폐부(117)가 배치될 수 있다. 제1라인-비아(115a, 115b)는 제1연결부재(110) 내의 복수의 절연층(111a, 111b)을 각각 관통하는 복수의 비아층(115a, 115b)으로 구성될 수 있으며, 이들은 복수의 절연층(111a, 111b) 상에 또는 내에 형성된 패드 패턴(114a, 114b, 114c) 등과 연결될 수 있다.
또는, 도 10b에 도시한 바와 같이 제1연결부재(110)는 각종 신호패턴 등이 형성된 신호영역(a2)과 이러한 신호영역(a2)을 둘러싸는 차폐영역(b2)을 포함할 수 있으며, 차폐영역(b2)에는 제1연결부재(110)의 외곽 테두리를 따라 서로 소정 간격 이격되어 연속적으로 배치된 제1홀-비아(115a, 115b)를 포함하는 제1차폐부(117)가 배치될 수 있다. 제1홀-비아(115a, 115b)는 제1연결부재(110) 내의 복수의 절연층(111a, 111b)을 각각 관통하는 복수의 비아층(115a, 115b)으로 구성될 수 있으며, 이들은 복수의 절연층(111a, 111b) 상에 또는 내에 형성된 패드 패턴(114a, 114b, 114c) 등과 연결될 수 있다.
또는, 도 10c에 도시한 바와 같이 제1연결부재(110)는 각종 신호패턴 등이 형성된 신호영역(a3)과 이러한 신호영역(a3)을 둘러싸는 접지영역(c3)과 이러한 접지영역(c3)을 둘러싸는 차폐영역(b3)을 포함할 수 있으며, 차폐영역(b3)에는 제1연결부재(110)의 외곽 테두리를 따라 소정 간격 이격되어 연속적으로 배치된 제1전자기기밴드갭(EBG)-패턴(114a, 114b, 114c)를 포함하는 제1차폐부(117)가 배치될 수 있다. 제1전자기기밴드갭(EBG)-패턴(114a, 114b, 114c)은 복수의 절연층(111a, 111b) 상에 또는 내에 형성되어 복수의 절연층(111a, 111b)을 각각 관통하는 복수의 비아층(115a, 115b)를 통하여 상하로 연결될 수 있다. 제1전자기기밴드갭(EBG)-패턴(114a, 114b, 114c)의 구체적인 형상은 특별히 제한되지 않으며, 당해 기술분야에 잘 알려진 공지의 전자기밴드갭(EBG: Electro Magnetic Band Gap) 구조가 특별한 제한 없이 이에 적용될 수 있다. 제1전자기밴드갭(EBG)-패턴(114a, 114b, 114c)은 접지영역(c3)에 형성된 접지패턴과 연결될 수 있으며, 이를 통하여 제1연결부재(110)의 배선 설계 효율 역시 개선할 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Integrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 그 결과 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)의 접속패드(122)가 배치된 면은 활성면, 그 반대측 면은 비활성면이라 한다.
봉합재(130)는 반도체칩(120)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면의 적어도 일부를 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 제2연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
제3차폐부는(135)는 봉합재(130) 상에 배치되어 반도체칩(120)의 비활성면 측의 적어도 일부를 덮는 백사이드 금속층(132), 및 봉합재(130)를 관통하며 백사이드 금속층(132)을 제1차폐부(117)와 연결시키는 백사이드 비아(133)를 포함한다. 이러한 구조에서는 반도체칩(120)의 대부분의 면이 금속물질로 둘러싸이게 된다. 따라서, 보다 효과적으로 EMI 차폐가 가능하며, 보다 우수한 방열 효과를 가질 수 있다. 백사이드 금속층(132) 및 백사이드 비아(133)는 구리(Cu)와 같은 공지의 금속물질을 코팅이나 도금하는 방법 등을 이용하여 형성할 수 있다. 필요에 따라서는, 금속층(132)은 접지패턴으로 활용될 수도 있다. 필요에 따라서는, 완전한 차폐를 위하여 백사이드 비아(133)를 단절 없는 라인비아 형태로 형성할 수도 있다.
다만, 제3차폐부(135)는 반드시 백사이드 금속층(132) 및 백사이드 비아(133)로 국한되는 것은 아니며, 경우에 따라서는 자성필러가 포함된 유전체층일 수도 있다. 즉, 봉합재(130) 상에 자성필러가 포함된 유전체층을 도포하여 형성될 수도 있다. 또는, 제3차폐부(135)는 전자기밴드갭(EBG) 구조를 가질 수도 있다. 즉, 봉합재(130) 상에 전자기밴드갭(EBG) 구조를 형성하여 형성할 수도 있다.
제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)과 연결된 비아(143)를 포함한다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 다양한 종류의 패드 패턴 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 접속패드(122) 및 재배선층(142) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제2연결부재(140)는 제2신호부(146) 및 제2신호부(146)를 둘러싸는 제2차폐부(147)를 포함한다. 제2신호부(146)는 상술한 재배선층(142) 및 비아(143) 중 신호와 관련된 패턴이나 비아 등을 포함할 수 있다. 필요에 따라서는 파워나 접지와 관련된 패턴이나 비아 등을 포함할 수도 있다. 제2차폐부(147)는 EMI 차폐를 위하여 제2연결부재(140)의 외곽 테두리를 따라서 제2신호부(146) 등의 패키지(100A) 내부를 둘러싸도록 연속적으로 배치된다. 제2차폐부(147)는 다양한 형태를 가질 수 있으며, 예를 들면, 제2연결부재(140)의 외곽 테두리를 따라 단절 없이 연속적으로 배치된 라인-비아나, 제2연결부재(140)의 외곽 테두리를 따라 서로 소정 간격 이격되어 연속적으로 배치된 홀-비아나, 또는 제2연결부재(140)의 외곽 테두리를 따라 연속적으로 형성된 전자기밴드갭(EBG)-패턴을 포함할 수 있다.
보다 구체적으로, 도 11a에 도시한 바와 같이 제2연결부재(140)는 각종 신호패턴 등이 형성된 신호영역(d1)과 이러한 신호영역(d1)을 둘러싸는 차폐영역(e1)을 포함할 수 있으며, 차폐영역(e1)에는 제2연결부재(140)의 외곽 테두리를 따라 단절 없이 연속적으로 배치된 제2라인-비아(145)를 포함하는 제2차폐부(147)가 배치될 수 있다. 제2라인-비아(145)는 제2연결부재(140) 내의 복수의 절연층(141)을 각각 관통하는 복수의 비아층(145)으로 구성될 수 있으며, 이들은 복수의 절연층(141) 상에 또는 내에 형성된 패드 패턴(144) 등과 연결될 수 있다.
또는, 도 11b에 도시한 바와 같이 제2연결부재(140)는 각종 신호패턴 등이 형성된 신호영역(d2)과 이러한 신호영역(d2)을 둘러싸는 차폐영역(e2)을 포함할 수 있으며, 차폐영역(e2)에는 제2연결부재(140)의 외곽 테두리를 따라 서로 소정 간격 이격되어 연속적으로 배치된 제2홀-비아(145)를 포함하는 제2차폐부(147)가 배치될 수 있다. 제2홀-비아(145)는 제2연결부재(140) 내의 복수의 절연층(141)을 각각 관통하는 복수의 비아층(145)으로 구성될 수 있으며, 이들은 복수의 절연층(141) 상에 또는 내에 형성된 패드 패턴(144) 등과 연결될 수 있다.
또는, 도 11c에 도시한 바와 같이 제2연결부재(140)는 각종 신호패턴 등이 형성된 신호영역(d3)과 이러한 신호영역(d3)을 둘러싸는 접지영역(f3)과 이러한 접지영역(f3)을 둘러싸는 차폐영역(e3)을 포함할 수 있으며, 차폐영역(e3)에는 제2연결부재(140)의 외곽 테두리를 따라 소정 간격 이격되어 연속적으로 배치된 제2전자기기밴드갭(EBG)-패턴(144)를 포함하는 제2차폐부(147)가 배치될 수 있다. 제2전자기기밴드갭(EBG)-패턴(144)은 복수의 절연층(141) 상에 또는 내에 형성되어 복수의 절연층(141)을 각각 관통하는 복수의 비아층(145)를 통하여 상하로 연결될 수 있다. 제2전자기기밴드갭(EBG)-패턴(144)의 구체적인 형상은 특별히 제한되지 않으며, 당해 기술분야에 잘 알려진 공지의 전자기밴드갭(EBG: Electro Magnetic Band Gap) 구조가 특별한 제한 없이 이에 적용될 수 있다. 제2전자기밴드갭(EBG)-패턴(144)은 접지영역(f3)에 형성된 접지패턴과 연결될 수 있으며, 이를 통하여 제2연결부재(140)의 배선 설계 효율 역시 개선할 수 있다.
패시베이션층(150)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 이러한 개구부는 수십 내지 수천 개 존재할 수 있다. 패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 심재는 포함하지 않으나, 필러는 포함하는 절연수지, 예를 들면, 무기필러 및 에폭시수지를 포함하는 ABF 등이 사용될 수 있다. 패시베이션층(150)으로 무기필러 및 절연수지를 포함하는 절연물질, 예를 들면, ABF 등을 사용할 때, 제2연결부재(140)의 절연층(141) 역시 무기필러 및 절연수지를 포함할 수 있으며, 이때 패시베이션층(150)에 포함된 무기필러의 중량퍼센트는 제2연결부재(140)의 절연층(141)에 포함된 무기필러의 중량퍼센트 보다 클 수 있다. 이 경우, 패시베이션층(150)의 열팽창계수(CTE)가 상대적으로 낮을 수 있으며, 워피지 제어에 활용될 수 있다.
언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시키며, 패키지(100A)의 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)를 통하여 개구된 제2연결부재(140)의 재배선층(142)과 연결될 수 있다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
접속단자(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 반도체칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(170)가 솔더볼인 경우, 접속단자(170)는 언더범프금속층(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)는 팬-아웃 패키지이다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결된다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1비아(113a)의 직경은 제2비아(113b) 및 제3비아(113c)의 직경보다 클 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 스택된 반도체칩(121, 122) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
제1연결부재(110)가 보다 많은 수의 층으로 구성되는바, 제1차폐부(117) 역시 보다 많은 층수의 비아층(115a, 115b, 115c)과 보다 많은 층수의 패턴층(114a, 114b, 114c, 114d)으로 구성될 수 있다. 제1차폐부(117)는 상술한 바와 같이 라인-비아 형태일 수도 있고, 홀-비아 형태일 수도 있으며, EBG 패턴 형태일 수도 있다. 그 외에 다른 구성에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
도 13는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 제1연결부재(110)가 단일 층의 절연층(111) 및 절연층(111)에 형성된 제1 내지 제3금속층(118a, 118b, 118c)을 포함한다. 제1금속층(118a)은 관통홀(110H)의 벽면에 형성되어 반도체칩(120)의 측면 주위를 둘러싼다. 제2금속층(118b) 및 제3금속층(118c)은 절연층(111)의 상면 및 하면으로 연장 형성되며 제1금속층(118a)과 연결된다. 제1 내지 제3금속층(118a, 118b, 118c)는 구리(Cu) 등의 도전성 물질로 구성될 수 있으며, 공지의 도금 공정 등으로 형성할 수 있다. 제1 내지 제3금속층(118a, 118b, 118c) 역시 상술한 차폐부의 기능, 즉 EMI 차폐 기능과 나아가 방열 기능을 가질 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
본 개시에서 사용된 일례나 변형예 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들이나 변형예들은 다른 일례나 변형예들의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100C: 팬-아웃 반도체 패키지
110: 연결부재 111, 111a~111c: 절연층
112a~112d: 재배선층 113a~113c: 비아
114a~114d: 차폐패턴 115a~115c: 차폐비아
116: 신호부 117: 차폐부
110H: 관통홀 118a~118c: 금속층
120: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
130: 봉합재 135: 차폐부
132: 백사이드 금속층 133: 백사이드 비아
140: 연결부재 141: 절연층
142: 재배선층 143: 비아
144: 차폐패턴 145: 차폐비아
146: 신호부 147: 차폐부
150: 패시베이션층 151: 개구부
160: 언더범프금속층 170: 접속단자

Claims (16)

  1. 관통홀을 갖는 제1연결부재;
    상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 제1면 및 상기 제1면의 반대측에 배치된 제2면을 갖는 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 제2면 각각의 적어도 일부를 덮는 봉합재; 및
    상기 제1연결부재 및 상기 반도체칩의 제1면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재; 를 포함하며,
    상기 제1연결부재는 상기 접속패드 중 신호용 접속패드와 전기적으로 연결된 신호부 및 상기 반도체칩의 측면을 둘러싸며 상기 신호부와 전기적으로 절연된 제1차폐부를 포함하고,
    상기 신호부 및 상기 제1차폐부 각각의 적어도 일부는 상기 제1연결부재 내에 매립되며,
    상기 제2연결부재는 상기 재배선층을 둘러싸는 제2차폐부를 포함하며,
    상기 제1차폐부 및 상기 제2차폐부는 서로 연결된,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1차폐부는, 상기 제1연결부재의 외곽 테두리를 따라 단절 없이 연속적으로 배치된 제1라인-비아, 상기 제1연결부재의 외곽 테두리를 따라 서로 소정 간격 이격되어 연속적으로 배치된 복수의 제1홀-비아, 또는 상기 제1연결부재의 외곽 테두리를 따라 연속적으로 형성된 복수의 제1전자기밴드갭-패턴을 포함하는,
    팬-아웃 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1연결부재는 상기 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1차폐부는 상기 제1연결부재의 재배선층을 둘러싸는,
    팬-아웃 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1연결부재의 재배선층은 접지패턴을 포함하며, 상기 제1차폐부는 제1연결부재의 재배선층의 접지패턴과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  5. 관통홀을 갖는 제1연결부재;
    상기 제1연결부재의 관통홀에 배치되며, 접속패드를 포함하는 반도체칩;
    상기 제1연결부재 및 상기 반도체칩 각각의 적어도 일부를 덮는 봉합재; 및
    상기 제1연결부재 및 상기 반도체칩 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재; 를 포함하며,
    상기 제1연결부재는 상기 반도체칩의 측면을 둘러싸는 제1차폐부를 포함하고,
    상기 제2연결부재는 상기 재배선층을 둘러싸는 제2차폐부를 포함하며,
    상기 제1차폐부 및 상기 제2차폐부는 서로 연결되며,
    상기 제1차폐부는 상기 관통홀의 벽면에 배치된 제1금속층을 포함하며,
    상기 제1차폐부는 상기 제1연결부재의 상측 및 하측으로 각각 연장되어 배치된 제2금속층 및 제3금속층을 더 포함하는,
    팬-아웃 반도체 패키지.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제2차폐부는, 상기 제2연결부재의 외곽 테두리를 따라 단절 없이 연속적으로 배치된 제2라인-비아, 상기 제2연결부재의 외곽 테두리를 따라 서로 소정 간격 이격되어 연속적으로 배치된 복수의 제2홀-비아, 또는 상기 제2연결부재의 외곽 테두리를 따라 연속적으로 형성된 복수의 제2전자기밴드갭-패턴을 포함하는,
    팬-아웃 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제2연결부재의 재배선층은 접지패턴을 포함하며, 상기 제2차폐부는 제2연결부재의 재배선층의 접지패턴과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체칩의 제2면측의 적어도 일부를 덮는 제3차폐부; 를 더 포함하며,
    상기 제1차폐부, 상기 제2차폐부, 및 상기 제3차폐부는 서로 연결된,
    팬-아웃 반도체 패키지.
  10. 관통홀을 갖는 제1연결부재;
    상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 제1면 및 상기 제1면의 반대측에 배치된 제2면을 갖는 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 제2면 각각의 적어도 일부를 덮는 봉합재; 및
    상기 제1연결부재 및 상기 반도체칩의 제1면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재; 를 포함하며,
    상기 제1연결부재는 상기 반도체칩의 측면을 둘러싸는 제1차폐부를 포함하고,
    상기 제2연결부재는 상기 재배선층을 둘러싸는 제2차폐부를 포함하며,
    상기 반도체칩의 제2면 측의 적어도 일부는 제3차폐부로 덮이며,
    상기 제1 내지 제3차폐부는 서로 연결되며,
    상기 제3차폐부는 상기 봉합재 상에 배치되어 상기 반도체칩의 제2면 측의 적어도 일부를 덮는 백사이드 금속층, 및 상기 봉합재를 관통하며 상기 백사이드 금속층을 상기 제1차폐부와 연결시키는 백사이드 비아, 를 포함하는,
    팬-아웃 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하며,
    상기 제1 및 제2재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하며,
    상기 제3재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 제1재배선층의 하면은 상기 제1절연층의 하면과 단차를 갖는,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하며,
    상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하며,
    상기 제4재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 제1절연층은 상기 제2절연층 보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102628861B1 (ko) * 2016-09-13 2024-01-25 삼성전자주식회사 반도체 패키지 및 재배선 패턴 형성 방법
KR102099748B1 (ko) * 2018-06-04 2020-04-13 삼성전자주식회사 전자부품 패키지
KR102086361B1 (ko) 2018-06-04 2020-03-09 삼성전자주식회사 반도체 패키지
KR102073295B1 (ko) 2018-06-22 2020-02-04 삼성전자주식회사 반도체 패키지
KR102109570B1 (ko) * 2018-07-24 2020-05-12 삼성전자주식회사 반도체 패키지 실장 기판
KR102477356B1 (ko) * 2018-09-11 2022-12-15 삼성전자주식회사 반도체 패키지
KR102140554B1 (ko) * 2018-09-12 2020-08-03 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판
KR102427643B1 (ko) * 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지
KR102513088B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 센서 패키지
KR102465535B1 (ko) * 2018-11-26 2022-11-11 삼성전자주식회사 팬-아웃 반도체 패키지
KR102632367B1 (ko) * 2018-12-04 2024-02-02 삼성전기주식회사 반도체 패키지
KR102624986B1 (ko) 2018-12-14 2024-01-15 삼성전자주식회사 반도체 패키지
KR102509645B1 (ko) * 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지
KR20200099805A (ko) 2019-02-15 2020-08-25 삼성전자주식회사 반도체 패키지
KR20210047607A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 반도체 패키지
CN110993588B (zh) * 2019-12-13 2021-07-30 青岛歌尔智能传感器有限公司 芯片模组及其制作方法和电子设备
KR20220013703A (ko) * 2020-07-27 2022-02-04 삼성전기주식회사 전자부품 내장기판
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2014192452A (ja) * 2013-03-28 2014-10-06 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
US20140367160A1 (en) 2013-03-12 2014-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Electric magnetic shielding structure in packages
US20150016078A1 (en) * 2013-07-15 2015-01-15 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned Hybrid Substrate for Radio Frequency Applications

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
US8138014B2 (en) * 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US10204879B2 (en) * 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US9831170B2 (en) * 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US20130319731A1 (en) 2012-05-30 2013-12-05 Sts Semiconductor & Telecommunications Co., Ltd. Printed circuit board of semiconductor package for decreasing noise by electromagnetic interference
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9177925B2 (en) * 2013-04-18 2015-11-03 Fairfchild Semiconductor Corporation Apparatus related to an improved package including a semiconductor die
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US9659878B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level shielding in multi-stacked fan out packages and methods of forming same
KR20170112363A (ko) 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US20140367160A1 (en) 2013-03-12 2014-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Electric magnetic shielding structure in packages
JP2014192452A (ja) * 2013-03-28 2014-10-06 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
US20150016078A1 (en) * 2013-07-15 2015-01-15 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned Hybrid Substrate for Radio Frequency Applications

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