TW201820568A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW201820568A
TW201820568A TW106126171A TW106126171A TW201820568A TW 201820568 A TW201820568 A TW 201820568A TW 106126171 A TW106126171 A TW 106126171A TW 106126171 A TW106126171 A TW 106126171A TW 201820568 A TW201820568 A TW 201820568A
Authority
TW
Taiwan
Prior art keywords
connection member
layer
redistribution layer
fan
semiconductor package
Prior art date
Application number
TW106126171A
Other languages
English (en)
Other versions
TWI655732B (zh
Inventor
金漢
韓美子
朴大賢
李尙鍾
崔誠喜
Original Assignee
三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電機股份有限公司 filed Critical 三星電機股份有限公司
Publication of TW201820568A publication Critical patent/TW201820568A/zh
Application granted granted Critical
Publication of TWI655732B publication Critical patent/TWI655732B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/0231—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to electromagnetic radiation, e.g. UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明提供一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，配置於第一連接構件的貫穿孔中，並具有主動面以及與主動面相對的非主動面，主動面上配置有連接墊；包封體，包覆第一連接構件的至少部分以及半導體晶片的非主動面的至少部分；以及第二連接構件，配置於第一連接構件及半導體晶片的主動面上，且第二連接構件包括電性連接至連接墊的重佈線層。第一連接構件包括環繞半導體晶片的側表面的第一電磁干擾阻擋部，第二連接構件包括環繞重佈線層的第二電磁干擾阻擋部，且第一電磁干擾阻擋部及第二電磁干擾阻擋部彼此連接。

Description

扇出型半導體封裝
本申請案主張2016年11月17日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0153532號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可延伸出配置有半導體晶片的區域之外的扇出型半導體封裝。
依據各式電子裝置使用方面以及數位科技、半導體科技等的發展方面的快速增加，在許多不同領域中已經使用精準與複雜的電子裝置。依據電子裝置內部組件的密度增加，個別組件與使個別組件彼此連接之電路板所產生的電磁波干擾已經造成精準電子裝置之間的故障及電磁雜訊干擾。為了阻擋可能產生電磁波干擾的雜訊，已採取各種方法，且這些方法的實例包括屏蔽罩（shield can）、膜、吸收片（absorber sheet）等。
本揭露的一個態樣可提供一種扇出型半導體封裝，其中電磁干擾（EMI）阻擋可有效地進行。
本揭露的一個態樣可提供一種扇出型半導體封裝，其中阻擋電磁干擾的阻擋構件被導入至有半導體晶片配置的區域與有重佈線層形成的區域。
根據本揭露的一個態樣，扇出型半導體封裝可包括：第一連接構件、半導體晶片、包封體以及第二連接構件，第一連接構件具有貫穿孔；半導體晶片配置於第一連接構件的貫穿孔中，並具有主動面及與主動面相對的非主動面，主動面上有連接墊配置；包封體包覆第一連接構件的至少部分及半導體晶片的非主動面的至少部分；而第二連接構件配置於第一連接構件與半導體晶片的主動面上，並包括電性連接至連接墊的重佈線層。第一連接構件包括環繞半導體晶片的側表面的第一電磁干擾阻擋部，第二連接構件包括環繞重佈線層的第二電磁干擾阻擋部，且第一電磁干擾阻擋部及第二電磁干擾阻擋部彼此電性連接。
在下文中，將參照所附圖式說明本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」包括物理連接及物理斷接的概念。應理解，當使用「第一」及「第二」來意指元件時，所述元件不以此為限。使用「第一」及「第二」可能僅用於將一個元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
在本文中，所附圖式中決定上部分、下部分、上側、下側、上表面、下表面等。舉例而言，第一連接構件配置高於重佈層的水平高度上。然而，本申請專利範圍不以此為限。另外，垂直方向意指上述向上方向及向下方向，且水平方向意指與上述向上方向及向下方向垂直的方向。在此情況下，垂直橫截面意指沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。此外，水平橫截面意指沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為說明電子裝置系統實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括物理連接或電連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite bead）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接或電性連接至主板1010的其他組件，或是可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，這些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置一實例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110的其他組件或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為上述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，使用封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少一些部分。在此情況下，由於連接墊2222在尺寸方面是顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，視半導體晶片2220尺寸，連接構件2240可在半導體晶片2220上形成，以重新佈線連接墊2222。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小型尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖；
參考圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可再次經由中介基板2301重新佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可被模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，藉由中介基板2302再次重新佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝向半導體晶片2120之外進行重新佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新佈線並朝向半導體晶片外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局。另一方面，如上所述，所述扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重新佈線並朝向半導體晶片之外配置的一種形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170或類似者安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新佈線至面積大於半導體晶片2120的扇出區域，使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上文所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，使得所述扇出型半導體封裝尤其適合用於行動裝置。因此，扇出型半導體封裝可被實作成較使用印刷電路板（printed circuit board，PCB）的一般堆疊式封裝（package-on-package，POP）類型的形式更小型（compact）的形式，且可解決起因於翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與諸如中介基板等的印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且具有嵌入其中的扇入型半導體封裝。
以下將參考圖式說明扇出型半導體封裝，其中可有效地進行電磁干擾（electromagnetic interference，EMI）阻擋，且散熱效果極佳。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10A至圖10C為圖9中扇出型半導體封裝沿著剖線I-I’所截取的各種平面示意圖。
圖11A至圖11C為圖9中扇出型半導體封裝沿著剖線II-II’所截取的各種平面示意圖。
參照圖式，根據本揭露例示性實施例的扇出型半導體封裝100A可包括第一連接構件110，具有貫穿孔110H；半導體晶片120，配置於第一連接構件110的貫穿孔110H中，並具有主動面以及與所述主動面相對的非主動面，主動面上配置有連接墊122；包封體130，包覆第一連接構件110的至少部分以及半導體晶片120的非主動面的至少部分；以及第二連接構件140，配置於第一連接構件110及半導體晶片120的主動面上，且第二連接構件140包括重佈線層142，重佈線層142電性連接至連接墊122。第一連接構件110可包括環繞半導體晶片120之側表面的第一阻擋部117。第二連接構件140可包括環繞重佈線層142的第二阻擋部147。第一阻擋部117及第二阻擋部147可彼此連接。
在根據此技術領域的半導體封裝中，電磁干擾阻擋方法（electromagnetic interference blocking method）受到限制。因此，在因大量放射的電磁波而電磁干擾大的半導體封裝的情況下，安裝屏蔽罩以阻擋電磁干擾。然而，出現了以下情況：由於電磁干擾阻擋而產生額外成本與技術性困難，例如安裝面積的減小與安裝屏蔽罩所產生的額外成本；屏蔽罩中的單位組件之間的雜訊影響；以及視屏蔽罩的安裝方式在主板上的應力集中。另外，即使可安裝屏蔽罩，以單位組件級別（unit component level）放射的電磁波量依據高速訊號傳輸而持續增加，使得設計最佳化製程（design optimizing process）在設定發展製程（set developing process）中多次進行，以滿足在通訊公司實際所需級別的接收靈敏度，其相當複雜。因此，已經需要一種能夠有效地在半導體封裝的單位組件級別進行電磁干擾阻擋的結構與方法。
在根據例示性實施例的扇出型半導體封裝100A中，第一阻擋部117可阻擋電磁干擾，第一阻擋部117可在第一連接構件110中以一種壁面形式沿著第一連接構件110的外緣連續配置，以環繞半導體晶片120、第一連接構件110中的第一訊號部116等。另外，可阻擋電磁干擾的第二阻擋部147可在第二連接構件140中以一種壁面的形式沿著第二連接構件140的外緣連續配置，以環繞第二連接構件140中的第二訊號部146等。因此，個體單位組件級別（individual unit component level）中的雜訊輻射（noise radiation）可在不進行特別額外製程的情況下被阻擋，使得電磁干擾阻擋可有效地進行，且根據相關技術領域的屏蔽罩製程（shield can process）可被移除或最低限度使用。特定而言，各種重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層142所產生的電磁干擾以及半導體晶片120所產生的電磁干擾可被阻擋，使得電磁干擾阻擋效果可為極佳。另外，在此結構中，第一阻擋部117以及/或第二阻擋部147亦可進行散熱功能，以改善散熱效果。第一阻擋部117以及/或第二阻擋部147可電性連接至在第一連接構件110以及/或第二連接構件140中形成的接地圖案，以進一步改善設計效能。扇出型半導體封裝100A可進一步包括覆蓋半導體晶片120的非主動面的至少部分的第三阻擋部135，且第三阻擋部135可連接至第一阻擋部117及第二阻擋部147。因此，扇出型半導體封裝100A的內部分可被第一阻擋部、第二阻擋部至第三阻擋部環繞，且電磁干擾阻擋效果與散熱效果可從而顯著地改善。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別組件。
視特定材料，第一連接構件110可改善扇出型半導體封裝100A的剛性，且第一連接構件110可用於確保包封體130的厚度的均勻性。扇出型半導體封裝100A可藉由第一連接構件110作為堆疊式封裝（POP）的部分使用。第一連接構件110可包括重佈線層112a、重佈線層112b以及重佈線層112c，以對半導體晶片120的連接墊122進行重新佈線，並減少第二連接構件140的層數。半導體晶片120可配置於貫穿孔110H中，以自第一連接構件110分隔預定距離。半導體晶片120的側表面可被第一連接構件110環繞。然而，此形式僅為舉例說明，且第一連接構件110的貫穿孔110H可經各式修改以具有其他形式，第一連接構件110可視此形式執行另一功能。
第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及重佈線層112c，第一絕緣層111a接觸第二連接構件140，第一重佈線層112a接觸第二連接構件140並嵌入於第一絕緣層111a中，第二重佈線層112b配置於第一絕緣層111a的相對於其中嵌有第一重佈線層112a的第一絕緣層111a的表面的另一表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b，而第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b以及第三重佈線層112c可電性連接至連接墊122。第一重佈線層112a與第二重佈線層112b、第二重佈線層112b與第三重佈線層112c可分別經由貫穿第一絕緣層111a的第一通孔113a及貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
由於第一重佈線層112a嵌入第一絕緣層111a中，第二連接構件140的絕緣層141的絕緣距離可為實質地固定。由於第一連接構件110可包括數量較大的重佈線層112a、重佈線層112b及重佈線層112c，因此可簡化第二連接構件140。因此，可抑制由於在半導體晶片120配置後形成第二連接構件140的製程中出現的缺陷而產生的良率下降。第一重佈線層112a可凹陷入第一絕緣層111a，使得第一絕緣層111a的下表面及第一重佈線層112a的下表面之間可具有台階。因此，當包封體130形成時，可防止包封體130的材料流入汙染第一重佈線層112a的現象。
第一連接構件110的重佈線層112a、重佈線層112b以及重佈線層112c的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此視第一連接構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可形成為相對較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成為相對較小的厚度。
絕緣層111a及絕緣層111b中每一者的材料不受特別限制。舉例而言，絕緣材料可作為絕緣層中每一者的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中無機填料或核心材料（例如玻璃纖維（或玻璃布、玻璃織物））注入熱固性樹脂或熱塑性樹脂的絕緣材料，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，感光成像介電（PID）樹脂亦可作為絕緣層111a及絕緣層111b中每一者的材料。
重佈線層112a、重佈線層112b以及重佈線層112c可用於重新佈線半導體晶片120的連接墊122，且重佈線層112a、重佈線層112b以及重佈線層112c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a、重佈線層112b以及重佈線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b以及重佈線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b以及重佈線層112c可包括各種不同通孔接墊等。
通孔113a與通孔113b可使在不同的層上所形成的重佈線層112a、重佈線層112b以及重佈線層112c彼此電性連接，以在第一連接構件110中形成電性路徑（electrical path）。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b可分別以導電材料完整填充，或者導電材料亦可沿每個通孔孔洞的壁面形成。另外，通孔113a及通孔113b中的每一者可為相關技術中已知的所有形狀，例如錐形、圓柱形等。同時，從而有利於通孔113a及通孔113b中的每一者可具有上表面寬度大於下表面寬度的錐形的製程。
第一連接構件110可包括第一訊號部116及環繞第一訊號部116的第一阻擋部117。第一訊號部116可包括與上述的重佈線層112a、重佈線層112b、重佈線層112c與通孔113a以及通孔113b之間的訊號相關的圖案、通孔等。必要時，第一訊號部116亦可包括與電源或接地相關的圖案、通孔等。第一阻擋部117可沿著第一連接構件110的外緣連續配置，以環繞扇出型半導體封裝100A的內部分，例如：半導體晶片120、第一訊號部116等，以阻擋電磁干擾。第一阻擋部117可具有各種形式，且可包括，例如：直線通孔，沿著第一連接構件110的外緣連續配置而不斷接；孔洞通孔，以預定間隔彼此分隔並沿著第一連接構件110的外緣重覆配置；或電磁能隙（electromagnetic band gap，EBG）圖案，沿著第一連接構件110的外緣連續形成。
詳細而言，如圖10A中所示，第一連接構件110可包括訊號區域a1及阻擋區域b1，訊號區域a1中有各種訊號圖案等形成，阻擋區域b1環繞訊號區域a1，且第一阻擋部117可配置於阻擋區域b1中，第一阻擋部117包括第一直線通孔115a及第一直線通孔115b，其沿著第一連接構件110的外緣連續配置而不斷接。第一直線通孔115a及第一直線通孔115b可由分別在第一連接構件110中貫穿多個絕緣層111a及絕緣層111b的多個通孔層115a及通孔層115b形成，且第一直線通孔115a及第一直線通孔115b可連接至在所述多個絕緣層111a及絕緣層111b上形成的接墊圖案114a、接墊圖案114b以及接墊圖案114c等。
或者，如圖10B中所示，第一連接構件110可包括其中有各種訊號圖案等形成的訊號區域a2與環繞訊號區域a2的阻擋區域b2，且第一阻擋部117可配置於阻擋區域b2中，第一阻擋部117包括第一直線通孔115a及第一直線通孔115b，第一直線通孔115a及第一直線通孔115b以預定間隔彼此分隔，並沿著第一連接構件110的外緣重複配置。第一孔洞通孔115a及第一孔洞通孔115b可由分別在第一連接構件110中貫穿多個絕緣層111a及絕緣層111b的多個通孔層115a及通孔層115b形成，且第一孔洞通孔115a及第一孔洞通孔115b可連接至在所述多個絕緣層111a及絕緣層111b上形成的接墊圖案114a、接墊圖案114b以及接墊圖案114c等。
或者，如圖10C中所示，第一連接構件110可包括訊號區域a3、接地區域c3以及阻擋區域b3，訊號區域a3中有各種訊號圖案等形成，接地區域c3環繞訊號區域a3，而阻擋區域b3環繞接地區域c3。第一阻擋部117可配置於阻擋區域b3中，第一阻擋部117包括第一電磁能隙圖案（first EBG-pattern）114a、第一電磁能隙圖案114b以及第一電磁能隙圖案114c，所述多個電磁能隙圖案以預定間隔彼此分隔，並沿著第一連接構件110的外緣連續配置。第一電磁能隙圖案114a、第一電磁能隙圖案114b以及第一電磁能隙圖案114c可在多個絕緣層111a及絕緣層111b上或之中形成，且第一電磁能隙圖案114a、第一電磁能隙圖案114b以及第一電磁能隙圖案114c可經由各自貫穿多個多個絕緣層111a及絕緣層111b的多個通孔115a及通孔115b彼此垂直連接。第一電磁能隙圖案114a、第一電磁能隙圖案114b以及第一電磁能隙圖案114c的特定形狀不受特別限制，且此技術領域中習知的電磁能隙結構可應用於電磁能隙圖案114a、電磁能隙圖案114b以及電磁能隙圖案114c而不受特別限制。第一電磁能隙圖案114a、第一電磁能隙圖案114b以及第一電磁能隙圖案114c可連接至接地區域c3中所形成的接地圖案，以改善第一連接構件110的佈線設計效能。
半導體晶片120可為於單一晶片中整合的數百至數百萬個元件或更多的數量設置的積體電路（IC）。積體電路可為記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等，但不以此為限。
半導體晶片120可以主動晶圓為基礎而形成。在此情況下，本體121的基本材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中每一者的材料可為導電材料，例如鋁（Al）等。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。連接墊122的下表面透過鈍化層123可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130流入連接墊122之下表面的現象。絕緣層（未繪示）等亦可在其他需要的位置中進一步配置。同時，主動面意指有連接墊122形成於上的半導體晶片120的表面，非主動面意指與所述主動面相對的表面。
包封體130可保護半導體晶片120。包封體130的包封形式不受特別限制，且包封體130可為其中包封體130環繞半導體晶片120的至少部分之形式。舉例而言，包封體130可覆蓋第一連接構件110的至少部分及半導體晶片120的非主動面的至少部分，且包封體130填充於貫穿孔110H的壁面及半導體晶片120的側表面之間的空間。另外，包封體130亦可填充於半導體晶片120的鈍化層123與第二連接構件140之間的空間的至少部分。包封體130的特定材料不受特別限制。舉例而言，絕緣材料可作為包封體130的特定材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺；具有加強材料的樹脂（加強材料例如為注入熱固性樹脂及熱塑性樹脂中的無機填料），例如味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。或者，亦可使用其中無機填料或核心材料（例如玻璃纖維（或玻璃布、玻璃織物））注入熱固性樹脂或熱塑性樹脂的樹脂作為絕緣材料。
第三阻擋部135可包括後部金屬層132及後部通孔133，後部金屬層132配置於包封體130上並覆蓋半導體晶片120的非主動面的至少部分，而後部通孔133貫穿包封體130並使後部金屬層132連接至第一阻擋部117。在此結構中，半導體晶片120的大部分表面可被金屬環繞。因此，電磁干擾可更有效地被阻擋，且可達成更優異的散熱效果。藉由將已知的金屬（例如：銅）塗佈或電鍍方法，後部金屬層132及後部通孔133可被形成。必要時，金屬層132亦可作為接地圖案使用。必要時，後部通孔133可形成為非斷接的直線通孔的形式，以完全阻擋電磁干擾。
然而，第三阻擋部135不限於包括後部金屬層132及後部通孔133，而在一些情況下第三阻擋部135可為包括磁性填料（magnetic filler）的介電層。亦即，第三阻擋部135亦可藉由施加包括磁性填料的介電層至包封體130上而形成。或者，第三阻擋部135可具有電磁能隙（EBG）結構。亦即，第三阻擋部135亦可藉由電磁能隙結構而在包封體130上形成。
第二連接構件140可用於對半導體晶片120的連接墊122進行重新佈線。具有各種功能的數十至數百個連接墊122可藉由第二連接構件140而進行重新佈線，且視所述功能，連接墊122可經由以下將說明的連接端子170而物理連接或電性連接至外源。第二連接構件140可包括：絕緣層141、重佈線層142以及通孔143，重佈線層142配置於絕緣層141上，而通孔143貫穿絕緣層141並連接至重佈線層142。
絕緣層141中每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光絕緣材料作為絕緣材料。必要時，當絕緣層141為多層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於實質地對連接墊122進行重新佈線。重佈線層142中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案等。
通孔143可使在不同的層上所形成的連接墊122、重佈線層142等彼此電性連接，從而在扇出型半導體封裝100A中產生電性通路。通孔143中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。導電材料可完全填充於通孔143中的每一者，或導電材料亦可沿通孔中每一者的壁面形成。另外，通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第二連接構件140可包括第二訊號部146及環繞第二訊號部146的第二阻擋部147。第二訊號部146可包括與上述的重佈線層142以及通孔143之間的訊號相關的圖案、通孔等。必要時，第一訊號部116亦可包括與電源或接地相關的圖案、通孔等。第二阻擋部147可沿著第二連接構件140的外緣連續配置，以環繞扇出型半導體封裝100A的內部分，例如第二訊號部146等，以阻擋電磁干擾。第二阻擋部147可具有各種形式，且可包括，例如：直線通孔，沿著第二連接構件140的外緣連續配置而不斷接；孔洞通孔，以預定間隔彼此分隔並沿著第二連接構件140的外緣連續配置；或電磁能隙圖案，沿著第二連接構件140的外緣連續形成。
詳細而言，如圖11A中所示，第二連接構件140可包括其中有各種訊號圖案等形成的訊號區域d1及環繞訊號區域d1的阻擋區域e1，且第二阻擋部147可配置於阻擋區域e1中，第二阻擋部147包括第二直線通孔145，第二直線通孔145沿著第二連接構件140的外緣連續配置而不斷接。第二直線通孔145可由多個通孔層145形成，通孔層145在第二連接構件140中各自貫穿多個絕緣層141，且第二直線通孔145可連接至所述多個絕緣層141之上或之中所形成的接墊圖案144。
或者，如圖11B中所示，第二連接構件140可包括其中有各種訊號圖案等形成的訊號區域d2及環繞訊號區域d2的阻擋區域e2，且包括第二孔洞通孔145的第二阻擋部147可配置於阻擋區域e2中，第二孔洞通孔145以預定間隔彼此分隔，並沿著第二連接構件140的外緣重複配置。第二孔洞通孔145可由在第二連接構件140中各自貫穿多個絕緣層141的多個通孔層145形成，且第二直線通孔145可連接至多個絕緣層141之上或之中所形成的接墊圖案144。
或者，如圖11C中所示，第二連接構件140可包括其中有各種訊號圖案等形成訊號區域d3、環繞訊號區域d3的接地區域f3以及環繞接地區域f3的阻擋區域e3，且第二阻擋部147可配置於阻擋區域e3中，第二阻擋部147包括第二電磁能隙圖案144，第二電磁能隙圖案144以預定間隔彼此分隔，並沿著第二連接構件140的外緣連續配置。第二電磁能隙圖案144可在多個絕緣層141上或其中形成，且第二電磁能隙圖案144可經由各自貫穿多個絕緣層141的多個通孔層145而彼此垂直連接。第二電磁能隙圖案144的特定形狀不受特別限制，且此技術領域中習知的電磁能隙結構可應用於電磁能隙圖案144而不受特別限制。第二電磁能隙圖案144可連接至接地區域f3中所形成的接地圖案，以改善第二連接構件140的佈線設計效能。鈍化層150可額外地設置以保護第二連接構件140免受外部物理或化學損傷。鈍化層150可具有暴露第二連接構件140的重佈線層142的至少部分的開口151。所述開口可以數十至數百的數量設置。鈍化層150的材料不受特別限制，但可為感光絕緣材料，例如感光成像介電（PID）樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，可使用不包括核心材料但包括填料的絕緣樹脂（例如包括無機填料及環氧樹脂的味之素構成膜）作為鈍化層150的材料。當所述包括無機填料及絕緣樹脂的絕緣材料（例如味之素構成膜等）作為鈍化層150的材料時，第二連接構件140的絕緣層141亦可包括無機填料及絕緣樹脂。在此情況下，鈍化層150所包括的無機填料的重量百分比可大於第二連接構件140的絕緣層141所包括的無機填料的重量百分比。在此情況下，鈍化層150可具有相對較低的熱膨脹係數（coefficient of thermal expansion，CTE），而且鈍化層150可用於控制翹曲。
凸塊下金屬層160可另外設置以改善連接端子170的連接可靠性，並改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151而暴露的第二連接構件140的重佈線層142。凸塊下金屬層160可藉由已知的金屬化方法在鈍化層150的開口151中形成，所述金屬化方法使用已知的導電材料（例如：金屬），但不以此為限。
連接端子170可另外設置以在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為墊（land）、焊球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據半導體晶片120的連接墊122的數量，連接端子170可設置為數十至數千的數量，但不以此為限，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可為更優異。
可在扇出區域中配置連接端子170中的至少一者。所述扇出區域為除了配置有半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、墊柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可在無需單獨的板的條件下安裝於電子裝置上。因此，扇出型封裝可製造為具有相對較小的厚度，並可具有價格競爭力。
圖12為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100B中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c以及第四重佈線層112d，第一重佈線層112a及第二重佈線層112b分別配置於第一絕緣層111a的相對表面上，第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第一絕緣層111a上並覆蓋第二重佈線層112b，第四重佈線層112d配置於第三絕緣層111c上，與圖9中所示的扇出型半導體封裝100A不同。由於第一連接構件110可包括較大數量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二連接構件140。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d可藉由分別貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被導入以形成較大數量的重佈線層112c及重佈線層112d。第一絕緣層111a所包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可例如為包括核心材料、無機填料以及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為味之素構成膜或包括無機填料及絕緣樹脂的感光性絕緣膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。相似地，第一通孔113a的直徑可大於第二通孔113b的直徑及第三通孔113c的直徑。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可形成為較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成為相對較小的厚度。
由於第一連接構件110包括數量較大的層數，第一阻擋部117亦可包括數量較大的通孔層115a、通孔層115b以及通孔層115c與數量較大的圖案層114a、圖案層114b、圖案層114c以及圖案層114d。第一阻擋部117可具有上述直線通孔的形式、上述孔洞通孔的形式或上述電磁能隙圖案的形式。可省略與上述重複的其他架構說明。
圖13為說明扇出型半導體封裝的另一實例的剖視示意圖。圖14為沿圖13所示的扇出型半導體封裝的剖線III-III’截取的平面示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100C中，第一連接構件110可包括單一的絕緣層111以及在絕緣層111上形成的第一金屬層118a、第二金屬層118b以及第三金屬層118c，與圖9中所示的扇出型半導體封裝100A不同。第一金屬層118a可在貫穿孔110H的壁面上形成，且第一金屬層118a可環繞半導體晶片120的側表面。第二金屬層118b與第三金屬層118c可分別延伸至絕緣層111的上表面與下表面，並可連接至第一金屬層118a。第一金屬層118a、第二金屬層118b以及第三金屬層118c亦可由導電材料形成，例如銅（Cu），且第一金屬層118a、第二金屬層118b以及第三金屬層118c可藉由已知的電鍍方法等形成。第一金屬層118a、第二金屬層118b以及第三金屬層118c亦可具有上述阻擋部的功能，例如電磁干擾阻擋功能及散熱功能。可省略與上述重複的其他組態說明。
如上所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝，其中可有效地進行電磁干擾阻擋，且散熱效果極佳。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
114a‧‧‧圖案
114b‧‧‧圖案
114c‧‧‧圖案
114d‧‧‧圖案
115a‧‧‧通孔
115b‧‧‧通孔
115c‧‧‧通孔
116‧‧‧第一訊號部
117‧‧‧第一阻擋部
118a‧‧‧第一金屬層
118b‧‧‧第二金屬層
118c‧‧‧第三金屬層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
132‧‧‧後部金屬層
133‧‧‧後部通孔
135‧‧‧第三阻擋部
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
144‧‧‧圖案
145‧‧‧通孔
146‧‧‧第二訊號部
147‧‧‧第二阻擋部
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
a1、a2、a3、d1、d2、d3‧‧‧訊號區域
b1、b2、b3、e1、e2、e3‧‧‧阻擋區域
c3、f3‧‧‧接地區域
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243、2243h‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
I-I’‧‧‧剖線
II-II’‧‧‧剖線
III-III’‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體封裝的實例的剖視示意圖； 圖10A至圖10C為圖9中扇出型半導體封裝沿著剖線I-I’所截取的各種平面示意圖； 圖11A至圖11C為圖9中扇出型半導體封裝沿著剖線II-II’所截取的各種平面示意圖； 圖12為說明扇出型半導體封裝另一實例的剖視示意圖； 圖13為說明扇出型半導體封裝的另一實例的剖視示意圖；以及 圖14為沿圖13所示的扇出型半導體封裝的剖線III-III’截取的平面示意圖。

Claims (16)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，配置於所述第一連接構件的所述貫穿孔中，並具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，包覆所述第一連接構件的至少部分及所述半導體晶片的所述非主動面的至少部分；以及 第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上，並包括電性連接至所述連接墊的重佈線層， 其中所述第一連接構件包括環繞所述半導體晶片之側表面的第一電磁干擾阻擋部， 所述第二連接構件包括環繞所述重佈線層的第二電磁干擾阻擋部，且 所述第一電磁干擾阻擋部及所述第二電磁干擾阻擋部彼此電性連接。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一電磁干擾阻擋部包括第一直線通孔、多個第一孔洞通孔或多個第一電磁能隙圖案，所述第一直線通孔沿著所述第一連接構件的外緣連續配置而不斷接，所述第一孔洞通孔以預定間隔彼此分隔，並沿著所述第一連接構件的所述外緣重複配置，所述第一電磁能隙圖案沿著所述第一連接構件的所述外緣連續形成。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一連接構件包括電性連接至所述連接墊的重佈線層，且所述第一電磁干擾阻擋部環繞所述第一連接構件的所述重佈線層。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第一連接構件的所述重佈線層包括接地圖案，且所述第一電磁干擾阻擋部電性連接至所述第一連接構件的所述重佈線層的所述接地圖案。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一電磁干擾阻擋部包括配置於所述貫穿孔的壁面上的第一金屬層。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一電磁干擾阻擋部進一步包括分別延伸至所述第一連接構件的上部分與下部分的第二金屬層及第三金屬層。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二電磁干擾阻擋部包括第二直線通孔、多個第二孔洞通孔或多個第二電磁能隙圖案，所述第二直線通孔沿著所述第二連接構件的外緣連續配置而不斷接，所述第二孔洞通孔以預定間隔彼此分隔，並沿著所述第二連接構件的所述外緣重複配置，所述第二電磁能隙圖案沿著所述第二連接構件的所述外緣連續形成。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二連接構件的所述重佈線層包括接地圖案，且所述第二電磁干擾阻擋部電性連接至所述第二連接構件的所述重佈線層的所述接地圖案。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括覆蓋所述半導體晶片的所述非主動面的至少部分的第三電磁干擾阻擋部， 其中所述第一電磁干擾阻擋部、所述第二電磁干擾阻擋部以及所述第三電磁干擾阻擋部彼此電性連接。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第三電磁干擾阻擋部可包括後部金屬層及後部通孔，所述後部金屬層配置於所述包封體上並覆蓋所述半導體晶片的所述非主動面的至少部分，而所述後部通孔貫穿所述包封體，並使所述後部金屬層連接至所述第一阻擋部。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層接觸所述第二連接構件並嵌於所述第一絕緣層中，而所述第二重佈線層配置於所述第一絕緣層的與其中嵌有所述第一重佈線層的表面相對的另一個表面上，且 所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，所述第三重佈線層配置於所述第二絕緣層上，且 所述第三重佈線層電性連接至所述連接墊。
  13. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面具有相對於所述第一絕緣層的下表面的台階。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層及所述第二重佈線層分別配置於所述第一絕緣層的相對表面上，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層，而所述第三重佈線層配置於所述第二絕緣層上，且 所述第一重佈線層、所述第二重佈線層以及所述第三重佈線層電性連接至所述連接墊。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第四絕緣層配置於所述第三絕緣層上，且 所述第四重佈線層電性連接至所述連接墊。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
TW106126171A 2016-11-17 2017-08-03 半導體封裝 TWI655732B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2016-0153532 2016-11-17
KR1020160153532A KR102004801B1 (ko) 2016-11-17 2016-11-17 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW201820568A true TW201820568A (zh) 2018-06-01
TWI655732B TWI655732B (zh) 2019-04-01

Family

ID=62108675

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106126171A TWI655732B (zh) 2016-11-17 2017-08-03 半導體封裝

Country Status (3)

Country Link
US (1) US10217631B2 (zh)
KR (1) KR102004801B1 (zh)
TW (1) TWI655732B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559541B2 (en) 2018-06-22 2020-02-11 Samsung Electronics Co., Ltd. Semiconductor package
CN110957292A (zh) * 2018-09-27 2020-04-03 三星电子株式会社 扇出型半导体封装件
US11201108B2 (en) 2018-07-24 2021-12-14 Samsung Electronics Co., Ltd. Semiconductor package mounted substrate
TWI780332B (zh) * 2018-12-04 2022-10-11 南韓商三星電機股份有限公司 半導體封裝
TWI818957B (zh) * 2018-09-11 2023-10-21 南韓商三星電子股份有限公司 半導體封裝

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102628861B1 (ko) * 2016-09-13 2024-01-25 삼성전자주식회사 반도체 패키지 및 재배선 패턴 형성 방법
KR102099748B1 (ko) * 2018-06-04 2020-04-13 삼성전자주식회사 전자부품 패키지
KR102086361B1 (ko) 2018-06-04 2020-03-09 삼성전자주식회사 반도체 패키지
KR102140554B1 (ko) * 2018-09-12 2020-08-03 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판
KR102513088B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 센서 패키지
KR102465535B1 (ko) * 2018-11-26 2022-11-11 삼성전자주식회사 팬-아웃 반도체 패키지
KR102624986B1 (ko) 2018-12-14 2024-01-15 삼성전자주식회사 반도체 패키지
KR102509645B1 (ko) * 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지
KR20200099805A (ko) * 2019-02-15 2020-08-25 삼성전자주식회사 반도체 패키지
KR20210047607A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 반도체 패키지
CN110993588B (zh) * 2019-12-13 2021-07-30 青岛歌尔智能传感器有限公司 芯片模组及其制作方法和电子设备
KR20220013703A (ko) * 2020-07-27 2022-02-04 삼성전기주식회사 전자부품 내장기판
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
US8138014B2 (en) * 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US10204879B2 (en) * 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US9831170B2 (en) * 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US20130319731A1 (en) 2012-05-30 2013-12-05 Sts Semiconductor & Telecommunications Co., Ltd. Printed circuit board of semiconductor package for decreasing noise by electromagnetic interference
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9461025B2 (en) * 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
JP6200178B2 (ja) * 2013-03-28 2017-09-20 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
US9177925B2 (en) * 2013-04-18 2015-11-03 Fairfchild Semiconductor Corporation Apparatus related to an improved package including a semiconductor die
US9066424B2 (en) * 2013-07-15 2015-06-23 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned hybrid substrate for radio frequency applications
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US9659878B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level shielding in multi-stacked fan out packages and methods of forming same
KR20170112363A (ko) 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559541B2 (en) 2018-06-22 2020-02-11 Samsung Electronics Co., Ltd. Semiconductor package
TWI692847B (zh) * 2018-06-22 2020-05-01 南韓商三星電子股份有限公司 半導體封裝
US10854561B2 (en) 2018-06-22 2020-12-01 Samsung Electronics Co., Ltd. Semiconductor package
US11201108B2 (en) 2018-07-24 2021-12-14 Samsung Electronics Co., Ltd. Semiconductor package mounted substrate
TWI818957B (zh) * 2018-09-11 2023-10-21 南韓商三星電子股份有限公司 半導體封裝
CN110957292A (zh) * 2018-09-27 2020-04-03 三星电子株式会社 扇出型半导体封装件
CN110957292B (zh) * 2018-09-27 2024-02-09 三星电子株式会社 扇出型半导体封装件
TWI780332B (zh) * 2018-12-04 2022-10-11 南韓商三星電機股份有限公司 半導體封裝

Also Published As

Publication number Publication date
TWI655732B (zh) 2019-04-01
US10217631B2 (en) 2019-02-26
US20180138029A1 (en) 2018-05-17
KR20180055570A (ko) 2018-05-25
KR102004801B1 (ko) 2019-07-29

Similar Documents

Publication Publication Date Title
TWI655732B (zh) 半導體封裝
US10283439B2 (en) Fan-out semiconductor package including electromagnetic interference shielding layer
TWI645526B (zh) 扇出型半導體裝置
US11985757B2 (en) Printed circuit board assembly
TWI685073B (zh) 扇出型半導體封裝
US10903548B2 (en) Antenna module
TWI712131B (zh) 扇出型半導體封裝
TW201834167A (zh) 扇出型半導體封裝
TWI651823B (zh) 扇出型半導體封裝
TWI709211B (zh) 扇出型組件封裝
TWI669803B (zh) 扇出型半導體封裝
TW201826458A (zh) 扇出型半導體封裝
TWI695465B (zh) 扇出型半導體封裝
TWI712127B (zh) 扇出型半導體封裝
TWI658560B (zh) 扇出型半導體封裝
TW202011538A (zh) 半導體封裝
TW201939690A (zh) 扇出型半導體封裝模組
TW201944560A (zh) 扇出型半導體封裝
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
TW201937672A (zh) 扇出型半導體封裝
TWI685934B (zh) 扇出型半導體封裝
US11069666B2 (en) Semiconductor package
TWI791818B (zh) 半導體封裝
TWI698965B (zh) 扇出型半導體封裝模組
CN111146161A (zh) 半导体封装件