TW201826458A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW201826458A
TW201826458A TW106124049A TW106124049A TW201826458A TW 201826458 A TW201826458 A TW 201826458A TW 106124049 A TW106124049 A TW 106124049A TW 106124049 A TW106124049 A TW 106124049A TW 201826458 A TW201826458 A TW 201826458A
Authority
TW
Taiwan
Prior art keywords
layer
fan
connection member
redistribution layer
semiconductor package
Prior art date
Application number
TW106124049A
Other languages
English (en)
Other versions
TWI651818B (zh
Inventor
金汶日
崔美珍
Original Assignee
三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電機股份有限公司 filed Critical 三星電機股份有限公司
Publication of TW201826458A publication Critical patent/TW201826458A/zh
Application granted granted Critical
Publication of TWI651818B publication Critical patent/TWI651818B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，配置於第一連接構件的貫穿孔中，半導體晶片具有主動面以及與主動面相對的非主動面，主動面上有多個連接墊配置；被動組件，貼附至半導體晶片的主動面；包封體，包封第一連接構件的至少部分及半導體晶片的非主動面的至少部分；以及第二連接構件，配置於連接構件以及半導體晶片的主動面上，第一連接構件以及第二連接構件各包括至少一個重佈線層，重佈線層電性連接至半導體晶片的多個連接墊，而且被動組件經由第二連接構件的重佈線層而電性連接至半導體晶片的多個連接墊。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用] 本申請案主張2016年11月23日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0156793號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的封裝技術。此種半導體扇出型封裝具有小型的尺寸，並可藉由在配置有半導體晶片的區域之外對連接端子進行重新分佈而實現多個引腳。
近年，已提出一種用於在扇出型半導體封裝的下表面上安裝各式被動組件（例如：感應器等）的技術以改善特性。然而，在此情況下，安裝焊球的空間有所限制。
本揭露的一個態樣可提供一種扇出型半導體封裝，其可確保連接端子（例如：焊球）的數量充足，儘管扇出型半導體封裝包括被動組件，半導體晶片與被動組件之間的訊號傳送距離可被顯著地減小，且薄化為可能實現的。
本揭露的一個態樣可提供一種扇出型半導體封裝，其中被動組件貼附至半導體晶片的主動面，在所述主動面上配置有多個連接墊，且半導體晶片接著被封裝。
根據本揭露的一個態樣，扇出型半導體封裝可包括第一連接構件、半導體晶片、被動組件、包封體以及第二連接構件，第一連接構件具有貫穿孔；半導體晶片配置於第一連接構件的貫穿孔中，並具有主動面以及與主動面相對的非主動面，主動面上配置有連接墊；被動組件貼附至半導體晶片的主動面；包封體包封第一連接構件的至少部分以及半導體晶片的非主動面的至少部分；而第二連接構件配置於第一連接構件及半導體晶片的主動面上，其中第一連接構件及第二連接構件分別包括電性連接至半導體晶片的多個連接墊的重佈線層，且被動組件經由第二連接構件的重佈線層而電性連接至半導體晶片的多個連接墊。
根據本揭露的另一個態樣，扇出型半導體封裝可包括：半導體晶片，包括具有彼此相對的第一表面及第二表面的本體、配置於本體的第一表面上的多個連接墊以及配置於本體的第一表面上並覆蓋多個連接墊的至少部分的鈍化層；積體被動元件（integrated passive device，IPD），包括具有彼此相對的第三表面及第四表面的本體以及配置於第三表面上的多個電極墊（electrode pad）；晶粒貼附膜（die attach film，DAF），連接半導體晶片的鈍化層與積體被動元件的第四表面；包封體，包封半導體晶片的至少部分；以及連接構件，配置於半導體晶片上並包括重佈線層，重佈線層電性連接至半導體晶片的多個連接墊及積體被動元件的多個電極墊。
在下文中，將參照所附圖式說明本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或改變各組件的形狀、尺寸等。
此處，下側面、下部分、下表面等用於表示與圖式中剖視圖相關的朝向扇出型半導體封裝的安裝表面的方向，而上側面、上部分、下表面等則用於表示與所述方向相反的方向。然而，這些方向為了方便解釋而定義，申請專利範圍並不受到上述所定義的方向之特別限制。
在說明中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當使用「第一」及「第二」來意指元件時，所述元件不以此為限。使用「第一」及「第二」可能僅用於將一個元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不一定意指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本發明。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為根據本揭露的例示性實施例說明電子裝置系統實例的方塊示意圖。
參照圖1，電子裝置1000中可容置有母板1010。母板1010可包括物理連接或電連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接或電性連接至母板1010的其他組件，或是可不物理連接至或不電性連接至母板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為根據本揭露的例示性實施例說明電子裝置系統實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為上述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性影響或化學性作用而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為根據本揭露的例示性實施例說明扇入型半導體封裝在封裝前及封裝後狀態的剖視圖。
圖4根據本揭露的例示性實施例說明扇入型半導體封裝的封裝製程。
參照圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，在本體2221的一個表面上形成且包括導電材料，例如鋁（Al）等；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上，並覆蓋多個連接墊2222的至少部分。在此情況下，由於連接墊2222顯著地在尺寸上是小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，連接構件2240可視半導體晶片2220的尺寸而在半導體晶片2220上形成，以對連接墊2222進行重新分佈。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔孔2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如，所有的輸入/輸出（input/output，I/O）端子）皆配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已經發展許多安裝於智慧型電話的元件，以在具有相對較小尺寸時仍可以進行快速的訊號傳遞。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為根據本揭露的例示性實施例說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為根據本揭露的例示性實施例說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200在其安裝於中介基板2301上的狀態下最終可安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上文所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7為根據本揭露的例示性實施例說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由在半導體晶片上所形成的連接部件朝向半導體晶片之外重新分佈與配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小焊球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局（standardized ball layout）。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所述。
圖8為根據本揭露的例示性實施例說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的面積外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上文所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且輕薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板（printed circuit board，PCB）的一般堆疊式封裝（package-on-package；POP）類型更小型的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決因翹曲現象出現所造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與諸如中介基板等的印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格及目的等且具有扇入型半導體封裝嵌入其中。
以下將參照圖式說明一種扇出型半導體封裝，其可確保連接端子（例如：焊球）的數量充足，儘管扇出型半導體封裝包括被動組件，半導體晶片與被動組件之間的訊號傳送距離可被顯著地減小，且薄化為可能實現的。
圖9為根據本揭露例示性實施例說明扇出型半導體封裝的實例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面圖。
參照圖式，根據本揭露例示性實施例的扇出型半導體封裝100A可包括第一連接構件110、半導體晶片120、多個被動組件125、包封體130以及第二連接構件140。第一連接構件110具有貫穿孔110H。半導體晶片120配置於第一連接構件110的貫穿孔110H中，並具有主動面以及與主動面相對的非主動面，主動面上有連接墊122配置，被動組件125可電性連接至半導體晶片120的多個連接墊122。包封體130包封第一連接構件110的至少部分及半導體晶片120的至少部分。而第二連接構件140配置於第一連接構件110及半導體晶片120的主動面上。第一連接構件110可包括電性連接至半導體晶片120的多個連接墊122的重佈線層112a、重佈線層112b以及重佈線層112c。第二連接構件140亦可包括多個重佈線層142，所述多個重佈線層142電性連接至半導體晶片120的多個連接墊122。經由所述第二連接構件140的多個重佈線層142，被動組件125可電性連接至半導體晶片120的多個連接墊122。被動組件125可經由黏合構件126而貼附至半導體晶片120。必要時，鈍化層150可進一步配置於第二連接構件140上，必要時，凸塊下金屬層160可進一步配置於鈍化層150的開口151中，且必要時，連接端子170（例如：焊球等）可進一步配置於凸塊下金屬層160上。
一般而言，為了改善電子特性並有效地利用空間，高價的電子裝置，例如高級智慧型手機（premium smartphone）等，使用了將記憶體封裝堆疊在應用處理器（application process，AP）上的堆疊式封裝（POP），而高價電子裝置已包括多個被動組件。舉例而言，已採用了將被動組件嵌入中介基板中的方式或將被動組件安裝在應用處理器封裝的中介基板之下表面上的方式，且依據應用處理器的特性改善及應用處理器的面積減小，對於安裝被動組件的需求將持續增加。
同時，多層陶瓷電容器（multilayer ceramic capacitor，MLCC）或低電感晶片電容器（low inductance chip capacitors，LICC）等已經主要作為安裝在應用處理器封裝中的被動組件，且為了改善特性，對於安裝後的被動組件的電容量（capacity）與厚度要求已經增加。在此情況下，一千個或更多個焊球通常貼附至應用處理器封裝的中介基板之下表面。因此，當被動組件安裝於應用處理器封裝中時，在確保焊球要安裝的空間方面可能有所限制。另外，應用處理器與被動組件之間的訊號傳送距離相當長，在改善電子特性方面有所限制。即使被動組件被引入至應用處理器封裝的中介基板中，由於中介基板的厚度相當大，因此對提升或達成封裝的薄化造成限制。
另一方面，在根據本揭露例示性實施例的扇出型半導體封裝100A中，半導體晶片120可被封裝為以下狀態：多個被動組件125貼附至半導體晶片120的主動面，而所述主動面上配置有半導體晶片120的多個連接墊122。詳細而言，在具有多個電極墊的多個被動組件125可經由黏合構件126而被貼附至半導體晶片120的主動面上的鈍化層123之後，包括可將多個連接墊122重新分佈至扇出區域的重佈線層142的第二連接構件140可直接在半導體晶片120的主動面上形成，而非省略中介基板，第二連接構件140。因此，連接端子170（例如：焊球等）安裝的空間可沒有限制，且特定而言，多個被動組件125可為緊密黏合至半導體晶片120的狀態，且中介基板可被省略，從而促使訊號傳送距離與扇出型半導體封裝的厚度之顯著減小。
同時，在根據本揭露例示性實施例的扇出型半導體封裝100A中，第一連接構件110可包括可對多個連接墊122進行重新分佈的重佈線層112a、重佈線層112b以及重佈線層112c。因此，設計的自由程度可增加，第二連接構件140的層數可顯著地減少，從而促使扇出型半導體封裝100A的薄化，並且在半導體晶片120配置後且第二連接構件140形成時所出現的缺陷而進而導致的良率下降可被抑制。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別組件。
另外，第一連接構件110可包括將半導體晶片120的多個連接墊122重新分佈的重佈線層112a、重佈線層112b以及重佈線層112c，因而減少第二連接構件140的層數。必要時，視特定材料，第一連接構件110可改善扇出型半導體封裝100A的剛性，並用於確保包封體130厚度的均勻性。藉由第一連接構件110，根據例示性實施例的扇出型半導體封裝100A可用以作為一般堆疊式（POP）類型封裝。第一連接構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中以與第一連接構件110分隔預定距離。半導體晶片120的多個側表面可被第一連接構件110環繞。然而，此形式僅為舉例說明並可經各式修改以具有其他形式，而第一連接構件110可視該形式執行另一功能。
第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一絕緣層111a接觸第二連接構件140。第一重佈線層112a接觸第二連接構件140並嵌入於第一絕緣層111a中。第二重佈線層112b配置於第一絕緣層111a的另一表面上，所述另一表面與第一重佈線層112a所嵌入的第一絕緣層111a的一表面相對。第二絕緣層111b配置於第一絕緣層111a上，並覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b以及第三重佈線層112c可電性連接至多個連接墊122。分別而言，第一重佈線層112a與第二重佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二重佈線層112b與第三重佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
當第一重佈線層112a嵌入絕緣層111a中時，因第一重佈線層112a的厚度而產生的台階可顯著地減少，且第二連接構件140的絕緣距離可因此而變成恆常。亦即，從第二連接構件140的重佈線層142到第一絕緣層111a的下表面的距離與從第二連接構件140的重佈線層142到半導體晶片120的連接墊122之間的差（difference）可小於第一重佈線層112a的厚度。因此，第二連接構件140的高密度佈線設計（high density wiring design）可為容易的。
第一連接構件110的第一重佈線層112a的下表面可高於半導體晶片120的連接墊122的下表面之水平高度而配置。另外，第二連接構件140的重佈線層142與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的重佈線層142與第一半導體晶片120的連接墊122之間的距離。原因在於，第一重佈線層112a可凹陷於第一絕緣層111a中。如上所述，當第一重佈線層112a凹陷於第一絕緣層111a中時，第一絕緣層111a的下表面及第一重佈線層112a的下表面之間具有台階，可防止包封體130的材料滲入而汙染第一重佈線層112a的現象。第一連接構件110的第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面的水平高度與非主動面水平高度之間。第一連接構件110的厚度可對應於半導體晶片120的厚度而形成。因此，第一連接構件110中形成的第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面的水平高度與非主動面水平高度之間。
第一連接構件110的重佈線層112a、重佈線層112b以及重佈線層112c的多個厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此視第一連接構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可為相對較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成有相對較小的厚度。
絕緣層111a及絕緣層111b中每一者的材料不受特別限制。舉例而言，絕緣材料可作為絕緣層111a及絕緣層111b中每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料一起浸入核心材料（例如：玻璃纖維、玻璃布或玻璃纖維布）中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為絕緣材料。
重佈線層112a、重佈線層112b以及重佈線層112c可用於將半導體晶片120的多個連接墊122進行重新分佈。重佈線層112a、重佈線層112b以及重佈線層112c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a、重佈線層112b以及重佈線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b以及重佈線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b以及重佈線層112c可包括通孔接墊、佈線接墊、連接端子墊等。
第三重佈線層112c的部分可經由形成在包封體130中的多個開口131暴露。必要時，可在第三重佈線層112c的被暴露表面上形成表面處理層P。舉例而言，表面處理層P可使用電解鍍金（electrolytic gold plating）、無電鍍金（electroless gold plating）、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等方式形成，但不以此為限。
通孔113a及通孔113b可使不同層上所形成的重佈線層112a、重佈線層112b以及重佈線層112c彼此電性連接，以在第一連接構件110中形成電性路徑（electrical path）。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b可分別以導電材料完全填充，或者導電材料亦可沿每個通孔孔洞的壁面形成。另外，通孔113a及通孔113b中的每一者可為相關技術中已知的所有形狀，例如錐形、圓柱形等。
當用於第一通孔113a的孔洞形成時，第一重佈線層112a的一些接墊可作為終止層（stopper），且第一通孔113a中的每一者可具有上表面寬度大於下表面寬度的錐形，從而有利於製程。在此情況下，第一通孔113a可與第二重佈線層112b的接墊圖案整合。另外，當用於第二通孔113b的孔洞形成時，第二重佈線層112b的一些接墊可作為終止層（stopper），且第二通孔113b中的每一者可具有上表面寬度大於下表面寬度的錐形，從而有利於製程。在此情況下，第二通孔113b可與第三重佈線層112c的接墊圖案整合。
半導體晶片120可為於單一晶片中整合的數百至數百萬個元件或更多的數量設置的積體電路（IC）。在此情況下，積體電路可例如為處理器晶片（具體而言，應用處理器晶片），例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、現場可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等，但不以此為限。
半導體晶片120可為以主動晶圓為基礎的積體電路。在此情況下，本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。多個連接墊122可將半導體晶片120電性連接至其他組件。多個連接墊122中每一者的材料可為導電材料，例如鋁（Al）等。在本體121上可形成暴露出多個連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。多個連接墊122的下表面透過鈍化層123可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲入連接墊122的下表面的現象。亦絕緣層（未繪示）可進一步在其他需要的位置中配置等。
多個被動組件125可為各種被動組件。舉例而言，多個被動組件125可為多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitors，LICCs）、感應器、積體被動元件（integrated passive device，IPD）等。考量薄化（thinness），多個被動組件125可為積體被動元件（IPD），但不必以此為限。多個被動組件125可被配置。在此情況下，多個被動組件125可彼此相同或不同。多個被動組件125可經由黏合構件126等貼附至半導體晶片120的鈍化層123，且多個被動組件125可嵌入第二連接構件140的絕緣層141中。多個被動組件125可被配置以使得多個被動組件125的電極墊導向第二連接構件140的重佈線層142。
黏合構件126可為任何可使半導體晶片120及被動組件125彼此連接的材料。舉例而言，可使用晶粒貼附膜（die attach film，DAF）或環氧黏合劑（epoxy adhesive），且黏合構件126可為晶粒貼附膜，但不必以此為限。黏合構件126可接觸半導體晶片120的鈍化層123以及被動組件125的另一表面，所述另一表面與被動組件125的具有多個電極墊配置於上的一表面相對，且黏合構件126可使半導體晶片120及被動組件125彼此連接。
包封體130可保護第一連接構件110、半導體晶片120等。包封體130的包封形式不受特別限制，而包封體130可為環繞第一連接構件110的至少部分、半導體晶片120的至少部分等的形式。舉例而言，包封體130可覆蓋第一連接構件110及半導體晶片120的非主動面，且包封體130可填充於貫穿孔110H的多個壁面及半導體晶片120的多個側表面之間的空間。另外，包封體130亦可填充於半導體晶片120的鈍化層123與第二連接構件140之間的至少部分空間。同時，包封體130可填充於貫穿孔110H，從而作為黏合劑並視特定材料而減少半導體晶片120的彎曲（buckling）。
包封體130可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有加強材料的樹脂（加強材料例如為浸入熱固性樹脂及熱塑性樹脂中的無機填料），例如味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如：環氧模製化合物（epoxy molding compound，EMC）等。或者，將絕緣樹脂（例如：熱固性樹脂或熱塑性樹脂）浸入無機填料以及/或例如玻璃纖維（或玻璃布、玻璃纖維布）等的核心材料中而製成的材料亦可作為絕緣材料使用。
當包括玻璃纖維、無機填料以及絕緣樹脂的材料作為包封體130的材料時，可在無需進行額外的製程的情況下，有效地控制扇出型半導體封裝100A的翹曲。詳細而言，包封體130可包括玻璃纖維，以維持扇出型半導體封裝100A的剛性。另外，包封體130可包括無機填料，且熱膨脹係數（coefficient of thermal expansion，CTE）可從而被調整。因此，由於熱膨脹係數之間的失配（mismatch）所導致扇出型半導體封裝100A出現的翹曲可被抑制。
包封體130的材料可在b-階段（b-stage）包封第一連接構件110及半導體晶片120。因此，包封體130的絕緣樹脂及無機填料可配置於貫穿孔110H的多個壁面與半導體晶片120的多個側表面之間的空間中，且可配置於第一連接構件110與半導體晶片120的非主動面上。另一方面，包封體130的玻璃纖維可僅配置於第一連接構件110及半導體晶片120的非主動面上，且可藉由玻璃纖維的配置來維持扇出型半導體封裝100A在其上部分的剛性。
第二連接構件140可對半導體晶片120的多個連接墊122進行重新分佈。數十至數百個具有各種功能的半導體晶片120的連接墊122可藉由第二連接構件140而進行重佈線，且多個連接墊122可視所述功能經由連接端子170而物理連接至或電性連接至外源。第二連接構件140可包括：絕緣層141、配置於絕緣層141上的重佈線層142以及貫穿絕緣層141並使重佈線層142彼此連接的通孔143。第二連接構件140可由單層形成，或可由數量大於圖式中所示的多個層形成。
絕緣層141中每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光特性時，可使絕緣層141形成較薄的厚度，且通孔143的精密間距可較容易達成。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。必要時，當絕緣層141為多層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。
重佈線層142可實質地用於對連接墊122進行重新分佈。重佈線層142中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子墊等。
必要時，可在重佈線層142的被暴露的表面上形成表面處理層（未繪示）。表面處理層可使用例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等製程形成，但不以此為限。
通孔143可使在不同的層上所形成的多個重佈線層142、多個連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中產生電性通路。通孔143中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。導電材料可完全填充通孔143中的每一者，或導電材料亦可沿通孔中每一者的壁面形成。另外，通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可保護第二連接構件140等不受外部物理或化學損害。鈍化層150可具有多個開口151以暴露第二連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口151的數量可為數十至數千個。鈍化層150可包括絕緣層及無機填料，但可不包括玻璃纖維。舉例而言，鈍化層150可由味之素構成膜（ABF）形成，但不以此為限。
凸塊下金屬層160可改善連接端子170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至第二連接構件140的重佈線層142，重佈線層142經由鈍化層150的多個開口151而暴露。凸塊下金屬層160可藉由已知的金屬化方法在鈍化層150的多個開口151中形成，所述金屬化方法使用已知的導電材料（例如：金屬），但不以此為限。
連接端子170可另外用以向外物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為接腳（land）、焊球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據連接墊122的數量，連接端子170可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋凸塊下金屬層160的多個側表面，所述表面延伸至鈍化層150一表面上，且連接可靠性可為更優異。
可在扇出區域中配置連接端子170中的至少一者。扇出區域為除了配置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維（3D）互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造為減小後的厚度，並可具有價格競爭力。
同時，雖然圖式中未繪示，必要時，可在貫穿孔110H的壁面上形成金屬薄膜以散熱或阻擋電磁波。另外，必要時，多個半導體晶片120可配置於貫穿孔110H中，多個半導體晶片120執行彼此相同或不同的功能。另外，必要時，個別的被動組件（例如：電容器或感應器等）可配置於貫穿孔110H中。
圖11為根據本揭露例示性實施例說明扇出型半導體封裝的實例的剖視示意圖。
參照圖式，根據本揭露中例示性實施例的扇出型半導體封裝100B可進一步包括：配置於第一包封體130上的第二包封體180、配置於第二包封體180上的後部重佈線層132、後部通孔133以及第二鈍化層190，與上述根據本揭露中例示性實施例的扇出型半導體封裝100A不同。後部通孔133貫穿第一包封體130及第二包封體180並且連接至後部重佈線層132及第一連接構件110的第三重佈線層112c。第二鈍化層190配置於第二包封體180上並且具有暴露後部重佈線層132的至少部分的多個開口191。
第一包封體130可例如為上述包括玻璃纖維、無機填料及絕緣樹脂的預浸體，而第二包封體180可例如為味之素構成膜等，其包括無機填料及絕緣樹脂但不包括玻璃纖維，與第一包封體130不同。當第二包封體180被引入時，則可更容易在難以形成開口的第一包封體130中形成用於後部通孔133的開口等。第二包封體180可比第一包封體130相對較薄。
後部重佈線層132可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等，用於將半導體晶片120的多個連接墊122重新分佈。另外，後部重佈線層132可包括通孔接墊、佈線接墊、連接端子墊等。在一些情況下，後部重佈線層132可包括用於散熱或阻擋電磁干擾（electromagnetic interference，EMI）的圖案。後部重佈線層132中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）以及/或其合金等。必要時，可在經由第二鈍化層190的開口191而被暴露的後部重佈線層132的表面上形成表面處理層P。表面處理層P可使用例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等製程形成，但不以此為限。
後部通孔133可電性連接至在不同層上所形成的後部重佈線層132、第三重佈線層112c等。後部通孔133中每一者的材料亦可為導電材料。後部通孔133中的每一者可被導電材料完全填充，或者導電材料可沿著通孔中每一者的壁面形成。另外，後部通孔133中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第二鈍化層190可保護後部重佈線層132。第二鈍化層190可為感光絕緣層，感光絕緣層可包括無機填料及絕緣樹脂，例如為阻焊層（solder resist layer）。同時，第一鈍化層150可為包括無機填料及絕緣樹脂的味之素構成膜等。在此情況下，第一鈍化層150所包括的無機填料的重量百分比可大於第二鈍化層190所包括的無機填料的重量百分比。因此，可有效地控制扇出型半導體封裝100A的整體翹曲。
將省略與上述扇出型半導體封裝100A重複的其他組態說明。
圖12為根據本揭露例示性實施例說明扇出型半導體封裝的實例的剖視示意圖。
參照圖式，在根據本揭露例示性實施例的扇出型半導體封裝100C中，第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上，並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上，並覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d可電性連接至多個連接墊122。由於第一連接構件110可包括較大數量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二連接構件140。因此，可抑制、減少或消除因在形成第二連接構件140的製程中出現的缺陷而導致的良率下降。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d可經由貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數量的重佈線層112c及重佈線層112d。第一絕緣層111a所包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可為包括玻璃纖維、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑及貫穿第三絕緣層111c的第三通孔113c的直徑。
可在低於半導體晶片120的連接墊122的下表面的水平高度上配置第一連接構件110的第三重佈線層112c的下表面。另外，第二連接構件140的重佈線層142與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件140的重佈線層142與第一半導體晶片120a的連接墊122之間的距離。原因在於，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二連接構件140。第一連接構件110的第一重佈線層112a及第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面的水平高度與非主動面的水平高度之間。第一連接構件110的厚度可對應於半導體晶片120的厚度而形成。因此，在第一連接構件110中形成的第一重佈線層112a及第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面的水平高度與非主動面的水平高度之間。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的多個厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可具有較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成具有相對較小的厚度。
第一連接構件110的第四重佈線層112d的部分可經由在包封體130中形成的多個開口131被暴露，且必要時，可形成在第四重佈線層112d的被暴露表面上表面處理層P。表面處理層P可使用例如電解鍍金（electrolytic gold plating）、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等製程形成，但不以此為限。
將省略可與上述扇出型半導體封裝100A重複的其他組態說明。同時，上述扇出型半導體封裝100B的特徵亦可適用於扇出型半導體封裝100C。
如上所述，根據本揭露的例示性實施例，可實現一種扇出型半導體封裝，其可確保連接端子（例如：焊球）的數量充足，儘管扇出型半導體封裝包括被動組件，半導體晶片與被動組件之間的訊號傳送距離可被顯著地減小，且組件的薄化可被實現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
125‧‧‧被動組件
126‧‧‧黏合構件
130‧‧‧第一包封體
131‧‧‧開口
132‧‧‧後部重佈線層
133‧‧‧後部通孔
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
180‧‧‧第二包封體
190‧‧‧第二鈍化層
191‧‧‧開口
P‧‧‧表面處理層
I-I’‧‧‧剖線
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243、2243h‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為根據本揭露的例示性實施例說明電子裝置系統實例的方塊示意圖； 圖2為根據本揭露的例示性實施例說明電子裝置系統實例的立體示意圖； 圖3A及圖3B為根據本揭露的例示性實施例說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4根據本揭露的例示性實施例說明扇入型半導體封裝的封裝製程； 圖5為根據本揭露的例示性實施例說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖6為根據本揭露的例示性實施例說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為根據本揭露的例示性實施例說明扇出型半導體封裝的剖視示意圖； 圖8為根據本揭露的例示性實施例說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖視示意圖； 圖9為根據本揭露的例示性實施例說明扇出型半導體封裝的實例的剖視示意圖； 圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面圖； 圖11為根據本揭露的例示性實施例說明扇出型半導體封裝實例的剖視示意圖；以及 圖12為根據本揭露的例示性實施例說明扇出型半導體封裝的實例的剖視示意圖。

Claims (15)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，配置於所述第一連接構件的所述貫穿孔中，所述半導體晶片包括主動面以及與所述主動面相對的非主動面，所述主動面上有連接墊配置； 被動組件，貼附至所述半導體晶片的所述主動面； 包封體，包封所述第一連接構件的至少部分及所述半導體晶片的所述非主動面的至少部分；以及 第二連接構件，配置於所述第一連接構件以及所述半導體晶片的所述主動面上，所述第一連接構件以及所述第二連接構件各包括至少一個重佈線層，所述重佈線層電性連接至所述半導體晶片的所述多個連接墊，且所述被動組件經由所述第二連接構件的所述重佈線層而電性連接至所述半導體晶片的所述多個連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片包括配置於所述主動面上的鈍化層，所述鈍化層覆蓋所述多個連接墊的至少部分，且 所述被動組件經由黏合構件貼附至所述鈍化層。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述被動組件包括具有第一表面及第二表面的積體被動元件，所述第一表面上配置有多個電極墊，而所述第二表面與所述第一表面相對，且 配置於所述積體被動元件的所述第一表面上的所述多個電極墊連接至所述第二連接構件的所述重佈線層，且所述積體被動元件的所述第二表面接觸所述黏合構件。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述黏合構件為晶粒貼附膜或環氧黏合劑。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體為包括玻璃纖維、無機填料以及絕緣樹脂的第一包封體。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，進一步包括配置於所述第一包封體上的第二包封體， 其中所述第二包封體包括無機填料及絕緣樹脂。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，進一步包括： 後部重佈線層，配置於所述第二包封體上；以及 後部通孔，貫穿所述第一包封體及所述第二包封體，並連接至所述後部重佈線層以及所述第一連接構件的所述重佈線層。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，進一步包括第一鈍化層，所述第一鈍化層配置於所述第二連接構件上，並具有第一開口以暴露所述第二連接構件的所述重佈線層的至少部分；以及 第二鈍化層，配置於所述第二包封體上，並具有暴露所述後部重佈線層的至少部分的第二開口， 其中所述第一鈍化層及所述第二鈍化層分別包括無機填料及絕緣樹脂，且 所述第一鈍化層所包括的所述無機填料的重量百分比大於所述第二鈍化層所包括的所述無機填料的重量百分比。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層接觸所述第二連接構件並嵌於所述第一絕緣層中，而所述第二重佈線層配置於所述第一絕緣層的另一表面上，所述另一表面與嵌有所述第一重佈線層的所述第一絕緣層的一個表面相對。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第三重佈線層則配置於所述第二絕緣層上。
  11. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二連接構件的所述重佈線層與所述第一重佈線層之間的距離大於所述第二連接構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層及第二重佈線層分別配置於與所述第一絕緣層相對的表面上，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層，而所述第三重佈線層配置於所述第二絕緣層上。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第四重佈線層配置於所述第三絕緣層上。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  15. 一種扇出型半導體封裝，包括： 半導體晶片，包括具有彼此相對的第一表面及第二表面的本體、配置於所述本體的所述第一表面上的多個連接墊以及配置於所述本體的所述第一表面上並覆蓋所述多個連接墊的至少部分的鈍化層； 積體被動元件，包括具有彼此相對的第三表面及第四表面的本體以及配置於所述第三表面上的多個電極墊； 晶粒貼附膜，連接所述半導體晶片的所述鈍化層與所述積體被動元件的所述第四表面； 包封體，包封所述半導體晶片的至少部分；以及 連接構件，配置於所述半導體晶片上並包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述多個連接墊以及所述積體被動元件的所述多個電極墊。
TW106124049A 2016-11-23 2017-07-19 扇出型半導體封裝 TWI651818B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160156793A KR101982049B1 (ko) 2016-11-23 2016-11-23 팬-아웃 반도체 패키지
??10-2016-0156793 2016-11-23

Publications (2)

Publication Number Publication Date
TW201826458A true TW201826458A (zh) 2018-07-16
TWI651818B TWI651818B (zh) 2019-02-21

Family

ID=62147232

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106124049A TWI651818B (zh) 2016-11-23 2017-07-19 扇出型半導體封裝

Country Status (3)

Country Link
US (1) US10177100B2 (zh)
KR (1) KR101982049B1 (zh)
TW (1) TWI651818B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110880486A (zh) * 2018-09-06 2020-03-13 三星电子株式会社 扇出型半导体封装件
TWI772617B (zh) * 2018-09-27 2022-08-01 南韓商三星電子股份有限公司 扇出型半導體封裝
TWI809149B (zh) * 2018-11-27 2023-07-21 南韓商三星電機股份有限公司 混合中介層以及包括其的半導體封裝

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685943B2 (en) * 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
KR102628861B1 (ko) 2016-09-13 2024-01-25 삼성전자주식회사 반도체 패키지 및 재배선 패턴 형성 방법
US10797007B2 (en) * 2017-11-28 2020-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
TWI746415B (zh) * 2018-08-30 2021-11-11 恆勁科技股份有限公司 覆晶封裝基板之核心結構及其製法
TWI739027B (zh) * 2018-08-30 2021-09-11 恆勁科技股份有限公司 覆晶封裝基板之核心結構及其製法
US10804188B2 (en) 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
KR102509645B1 (ko) * 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지
KR102596759B1 (ko) * 2019-03-18 2023-11-02 삼성전자주식회사 반도체 패키지
KR20210083830A (ko) * 2019-12-27 2021-07-07 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20210106588A (ko) * 2020-02-19 2021-08-31 삼성전자주식회사 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102474992B (zh) 2009-12-15 2015-08-12 日本特殊陶业株式会社 电容内置布线基板及配件内置布线基板
US8618654B2 (en) * 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
JP5826532B2 (ja) 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
KR101362715B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
JP6076653B2 (ja) 2012-08-29 2017-02-08 新光電気工業株式会社 電子部品内蔵基板及び電子部品内蔵基板の製造方法
KR101522786B1 (ko) * 2012-12-31 2015-05-26 삼성전기주식회사 다층기판 및 다층기판 제조방법
JP6478309B2 (ja) 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
KR20140127039A (ko) * 2013-04-24 2014-11-03 삼성전기주식회사 저열팽창율 및 고내열성을 갖는 인쇄회로기판용 절연수지 조성물, 이를 이용한 프리프레그, 동박적층판, 및 인쇄회로기판
US10453785B2 (en) 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
JP2016139648A (ja) 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法
US10217724B2 (en) 2015-03-30 2019-02-26 Mediatek Inc. Semiconductor package assembly with embedded IPD
US9853003B1 (en) * 2016-07-26 2017-12-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110880486A (zh) * 2018-09-06 2020-03-13 三星电子株式会社 扇出型半导体封装件
CN110880486B (zh) * 2018-09-06 2023-10-20 三星电子株式会社 扇出型半导体封装件
TWI772617B (zh) * 2018-09-27 2022-08-01 南韓商三星電子股份有限公司 扇出型半導體封裝
TWI809149B (zh) * 2018-11-27 2023-07-21 南韓商三星電機股份有限公司 混合中介層以及包括其的半導體封裝

Also Published As

Publication number Publication date
KR101982049B1 (ko) 2019-05-24
US10177100B2 (en) 2019-01-08
US20180145036A1 (en) 2018-05-24
KR20180058102A (ko) 2018-05-31
TWI651818B (zh) 2019-02-21

Similar Documents

Publication Publication Date Title
US10643919B2 (en) Fan-out semiconductor package
US10607914B2 (en) Semiconductor package
TWI684255B (zh) 扇出型半導體封裝
TWI651818B (zh) 扇出型半導體封裝
US10050016B2 (en) Fan-out semiconductor package
TWI669803B (zh) 扇出型半導體封裝
TWI729332B (zh) 扇出型半導體封裝
TW201904002A (zh) 扇出型半導體裝置
TW201917839A (zh) 扇出型半導體封裝
TWI695465B (zh) 扇出型半導體封裝
US10741461B2 (en) Fan-out semiconductor package
TW201929106A (zh) 扇出型半導體封裝以及包含該封裝的封裝堆疊
TW201939691A (zh) 扇出型組件封裝
US20180226350A1 (en) Fan-out semiconductor package
TWI702697B (zh) 半導體封裝
TWI712127B (zh) 扇出型半導體封裝
TW201944560A (zh) 扇出型半導體封裝
TWI689051B (zh) 扇出型半導體封裝
TW202017122A (zh) 扇出型半導體封裝
TW202023005A (zh) 半導體封裝
TW202008533A (zh) 半導體封裝
TW201909371A (zh) 扇出型半導體封裝
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
TW202005044A (zh) 電磁干擾屏蔽結構以及具有該結構的半導體封裝
TWI685934B (zh) 扇出型半導體封裝