TW201909371A - 扇出型半導體封裝 - Google Patents

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Abstract

一種扇出型半導體封裝，包括：半導體晶片；包封體，包封半導體晶片的至少部分；以及第一連接構件，配置於半導體晶片上並包括電性連接至連接墊的第一重佈線層及電性連接至連接墊並配置於第一重佈線層上的第二重佈線層。第一重佈線層包括具有多個除氣孔洞的第一圖案，第二重佈線層包括第二圖案，第二圖案具有第一線部以及第二線部，第一線部具有第一線寬，第二線部連接至第一線部並具有大於第一線寬的第二線寬，且當以垂直主動面的方向投影時，第二線部與所述多個除氣孔洞中至少一個重疊。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，更具體而言，有關於一種連接端子可朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用]
本申請案主張2017年7月14日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0089722號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
當觀察半導體封裝的佈線設計時，除了用於傳遞訊號且為精密電路的訊號圖案，可確認用以散熱或回傳訊號而配置的接地圖案。由於銅箔的剩餘率（remaining rate）在接地區域非常高，因此層間分層（interlayer delamination）的風險很高。為了解決此問題，具有圓形或線形的除氣設計（degas design）反映在設計中以改善絕緣層與銅箔之間的緊密黏合性，並使從下絕緣層拆卸的除氣組件易於拆卸。
然而，此類的除氣孔洞以絕緣材料填充，使得絕緣層凹痕現象（dent phenomenon）可能出現在絕緣層的表面中。在此情況下，絕緣層上所配置的圖案破裂，或者絕緣層與乾膜阻劑（dry film resist）之間的緊密黏合性因絕緣層的表面的台階（step）而降低。因此，電鍍液滲入絕緣層及乾膜阻劑中，使得缺陷（例如：短路）會出現。
本揭露的一個態樣可提供扇出型半導體封裝，其中可防止經過接地圖案（其中主要產生台階）的除氣孔洞上方的訊號圖案破裂。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝，其中經過接地圖案的除氣孔洞上方的訊號圖案的線寬改變，或者金屬部形成在訊號圖案在上方所經過的接地圖案的除氣孔洞中。
根據本揭露的一個態樣，扇出型半導體封裝可包括：半導體晶片，具有主動面及相對於主動面的非主動面，主動面上配置有連接墊；包封體，包封半導體晶片的至少部分；以及第一連接構件，配置於半導體晶片的主動面上並包括電性連接至連接墊的第一重佈線層及電性連接至連接墊並配置於第一重佈線層上的第二重佈線層。第一重佈線層包括具有多個孔洞的第一圖案，第二重佈線層包括第二圖案，第二圖案具有第一線部（line portion）以及第二線部，第一線部具有第一線寬（line width），第二線部連接至第一線部並具有大於第一線寬的第二線寬，且當以垂直主動面的方向投影時，第二線部與所述多個孔洞中至少一個重疊。
根據本揭露的另一個態樣，扇出型半導體封裝可包括：半導體晶片，具有主動面及與主動面相對的非主動面，主動面上配置有連接墊；包封體，包封半導體晶片的至少部分；以及第一連接構件，配置於半導體晶片的主動面上並包括電性連接至連接墊的第一重佈線層及電性連接至連接墊並配置於第一重佈線層上的第二重佈線層。第一重佈線層包括具有多個孔洞的第一圖案，第二重佈線層包括第二圖案，且當以垂直主動面的方向投影時，所述多個孔洞中的至少一個具有配置於第二圖案在上方所經過的區域中的金屬部。
在下文中，將參照所附圖式說明本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
此處，下側、下部分、下表面等用於表示對應於圖式中剖視圖的朝向扇出型半導體封裝的安裝表面的方向，而上側、上部分、上表面等則用於表示與所述方向相反的方向。然而，這些方向為了方便解釋而定義，申請專利範圍並不受到上述所定義的方向之特別限制。
在說明中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來意指元件時，所述元件不以此為限。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，在不背離本文中所提出的申請專利範圍的條件下，第一元件可稱作第二元件。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容納母板1010。母板1010可包括物理連接至或電性連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而晶片相關組件1020不以此為限，亦可包含多種其他無線或有線標準或協定。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至母板1010或可不物理連接至或不電性連接至母板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，這些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理地連接至或電性連接至母板1110的其他組件或可不物理連接至或不電性連接至母板1110的其他組件可容置於本體1101中，例如：照相機模組1130。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔皆為相當精密，但電子裝置中所使用的主板的組件安裝接墊的尺寸及主板的組件安裝接墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可例如為裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括導電材料，例如鋁（Al）等；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上並至少部分覆蓋連接墊2222。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路安裝於中級印刷電路板上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸在半導體晶片2220上形成連接構件2240，以重新分佈連接墊2222。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞露連接墊2222的通孔孔洞2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊配置於所述半導體晶片內的封裝形式，且可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝的空間限制大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中由中介基板2302重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝會安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝會在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝向半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新分佈並朝向半導體晶片之外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，如上所述，所述扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件而進行重新分佈並朝半導體晶片之外配置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而不需要單獨的中介基板，如下文所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上，並能夠將連接墊2122重新分佈至半導體晶片2120外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有優異的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊式封裝類型的形式更小型（compact）的形式，且可解決因出現翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，其中印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照圖式說明一種扇出型半導體封裝，其可防止經過接地圖案的除氣孔洞上方的訊號圖案破裂問題。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
圖11為說明以下情況的實例的剖視示意圖：圖9中扇出型半導體封裝的連接構件的第一重佈線層的具有除氣孔洞的接地圖案以及經過除氣孔洞上方的第二重佈線層的訊號圖案投影在垂直半導體晶片的主動面的方向的形式。
圖12為沿圖11中的第一重佈線層及第二重佈線層的剖線II-II’截取的平面示意圖。
參照圖式，根據本揭露的例示性實施例的扇出型半導體封裝100A可包括第二連接構件110、半導體晶片120、包封體130、第一連接構件140、鈍化層150、凸塊下金屬層160以及連接端子170。第二連接構件110具有貫穿孔110H，半導體晶片120配置於第二連接構件110的貫穿孔110H中並具有主動面及與主動面相對的非主動面，主動面上配置有連接墊122，包封體130包封第二連接構件110的至少部分及半導體晶片120的至少部分，第一連接構件140配置於第二連接構件110及半導體晶片120的主動面上，鈍化層150配置於第一連接構件140上，凸塊下金屬層160配置於鈍化層150的開口151中，而連接端子170配置於鈍化層150上並連接至凸塊下金屬層160。
第一連接構件140可包括第一絕緣層141a、第一重佈線層142a、第一通孔143a、第二絕緣層141b、第二重佈線層142b、第二通孔143b、第三絕緣層141c、第三重佈線層142c以及第三通孔143c。第一絕緣層141a配置於第二連接構件110及半導體晶片120的主動面上，第一重佈線層142a配置於第一絕緣層141a上，第一通孔143a使第一重佈線層142a與半導體晶片120的連接墊122彼此連接，第二絕緣層141b配置於第一絕緣層141a上，第二重佈線層142b配置於第二絕緣層141b上，第二通孔143b貫穿第二絕緣層141b並使第一重佈線層142a與第二重佈線層142b彼此連接，第三絕緣層141c配置於第二絕緣層141b上，第三重佈線層142c配置於第三絕緣層141c上，而第三通孔143c貫穿第三絕緣層141c並使第二重佈線層142b與第三重佈線層142c彼此連接。
同時，當觀察半導體封裝的佈線設計時，除了用於傳遞訊號且為精密電路的訊號圖案，可確認為了散熱或回傳訊號的接地圖案。由於銅箔的剩餘率（remaining rate）在接地區域中非常高，因此層間分層（interlayer delamination）的風險很高。為了解決此問題，具有圓形或線形的除氣設計反映在設計中以改善絕緣層與銅箔之間的緊密黏合性，並使從下絕緣層拆卸的除氣組件易於拆卸。然而，此類的除氣孔洞以絕緣材料填充，使得絕緣層凹痕現象（dent phenomenon）可能出現在絕緣層的表面中。在此情況下，絕緣層上所配置的圖案破裂，或者絕緣層與乾膜阻劑之間的緊密黏合性因絕緣層的表面的台階而降低。因此，電鍍液滲入絕緣層及乾膜阻劑中，使得缺陷（例如：短路）會出現。
另一方面，參照圖11及圖12，在根據例示性實施例的扇出型半導體封裝100A中，第一重佈線層142a可包括具有多個除氣孔洞dh的接地圖案142ag，第二重佈線層142b可包括具有第一線部142bs1及第二線部142bs2的訊號圖案142bs，第一線部142bs1具有第一線寬w1，且第二線部142bs2連接至第一線部142bs1並具有大於第一線寬w1的第二線寬w2，且當以垂直半導體晶片120的主動面的方向投影時，第二線部142bs2可與所述多個除氣孔洞dh中的至少一個重疊。如上所述，當經過除氣孔洞dh上方的訊號圖案142bs的第二線部142bs2的第二線寬w2部分相對增加時，可增加訊號圖案的可靠性。因此，即使在台階s形成於除氣孔洞dh上所形成的第二絕緣層141b中的情況下，可防止訊號圖案在訊號圖案142bs形成時破裂的問題出現。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別的組件。
視特定材料，第二連接構件110可改善扇出型半導體封裝100A的剛性，且第二連接構件110可用於確保包封體130的厚度均勻性。當貫通佈線（through-wiring）等形成在第二連接構件110中時，扇出型半導體封裝100A可作為堆疊式封裝（package-on-package，POP）類型封裝。第二連接構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中，以與第二連接構件110分隔預定距離。半導體晶片120的側表面可被第二連接構件110環繞。然而，此形式僅為舉例說明，並可經各式修改以具有其他形式，而第二連接構件110可依此形式而執行另一功能。必要時，可省略第二連接構件110，但扇出型半導體封裝100A包括第二連接構件110可更有利於確保本揭露中所期望的板級可靠性。
第二連接構件110可包括絕緣層111。絕緣材料可作為絕緣層111的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合或核心材料（例如：玻璃纖維、玻璃布或玻璃織物）及/或無機填料浸於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。第二連接構件110可作為支撐構件。
半導體晶片120可為數百至數百萬個元件或更多的數量元件整合於單一晶片中的積體電路（IC）。在此情況下，積體電路可例如為處理器晶片（更具體而言，應用處理器（application processor，AP）），例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等，但不以此為限。亦即，積體電路可為邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等，或可為記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如：唯讀記憶體（read only memory，ROM））、快閃記憶體等。另外，上述元件亦可彼此組合並配置。
半導體晶片120可以主動晶圓為基礎而形成。在此情況下，本體121的基礎材料（basic material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中每一者的材料可為導電材料，例如鋁（Al）等。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。連接墊122的下表面經由鈍化層123可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲入連接墊122的下表面的現象。絕緣層（未繪示）等亦可在其他需要的位置中進一步配置。半導體晶片120可為裸晶（bare die），必要時重佈線層（未繪示）可進一步形成在半導體晶片120的主動面上，且凸塊（未繪示）等可連接至連接墊122。
包封體130可保護第二連接構件110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為其中有包封體130環繞第二連接構件110的至少部分、半導體晶片120的至少部分等的形式。舉例而言，包封體130可覆蓋第二連接構件110及半導體晶片120的非主動面，且包封體130可填充貫穿孔110H的壁面與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與第一連接構件140之間的至少部分空間。同時，視特定材料，包封體130可填充貫穿孔110H，以從而作為黏合劑並減少半導體晶片120的彎曲（buckling）。
包封體130的材料不受特別限制。舉例而言，絕緣材料可用作包封體130的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合或核心材料（例如：玻璃纖維、玻璃布或玻璃織物）及/或無機填料浸入熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述的絕緣材料。
第一連接構件140可重新分佈半導體晶片120的連接墊122。具有各種功能的數十至數百個半導體晶片120的連接墊122可藉由第一連接構件140而重新分佈，且視所述功能，連接墊122可經由連接端子170而物理連接至或電性連接至外源。第一連接構件140可包括第一絕緣層141a、第一重佈線層142a、第一通孔143a、第二絕緣層141b、第二重佈線層142b、第二通孔143b、第三絕緣層141c、第三重佈線層142c以及第三通孔143c。第一絕緣層141a配置於第二連接構件110及半導體晶片120的主動面上，第一重佈線層142a配置於第一絕緣層141a上，第一通孔143a使第一重佈線層142a與半導體晶片120的連接墊122彼此連接，第二絕緣層141b配置於第一絕緣層141a上，第二重佈線層142b配置於第二絕緣層141b上，第二通孔143b貫穿第二絕緣層141b並使第一重佈線層142a與第二重佈線層142b彼此連接，第三絕緣層141c配置於第二絕緣層141b上，第三重佈線層142c配置於第三絕緣層141c上，而第三通孔143c貫穿第三絕緣層141c並使第二重佈線層142b與第三重佈線層142c彼此連接。第一重佈線層142a、第二重佈線層142b以及第三重佈線層142c可電性連接至半導體晶片120的連接墊122。
絕緣材料亦可作為絕緣層141a、絕緣層141b以及絕緣層141c中每一者的材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等的感光性絕緣材料作為絕緣材料。亦即，絕緣層141a、絕緣層141b以及絕緣層141c可為感光性絕緣層。當絕緣層141a、絕緣層141b以及絕緣層141c具有感光特性時，絕緣層141a、絕緣層141b以及絕緣層141c可形成為較小的厚度，且可更容易達成通孔143a、通孔143b以及通孔143c的精密間距。絕緣層141a、絕緣層141b以及絕緣層141c可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a、絕緣層141b以及絕緣層141c為多層時，絕緣層141a、絕緣層141b以及絕緣層141c的材料可彼此相同，必要時亦可彼此不同。當絕緣層141a、絕緣層141b以及絕緣層141c為多層時，絕緣層141a、絕緣層141b以及絕緣層141c可視製程而彼此整合，使得絕緣層之間的邊界亦可為不明顯。可形成數量大於圖式中所繪示數量的絕緣層。
重佈線層142a、重佈線層142b以及重佈線層142c可用於實質地重新分佈連接墊122。重佈線層142a、重佈線層142b以及重佈線層142c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142a、重佈線層142b以及重佈線層142c可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a、重佈線層142b以及重佈線層142c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a、重佈線層142b以及重佈線層142c可包括通孔接墊圖案、連接端子接墊圖案等。
第一重佈線層142a可包括具有所述多個除氣孔洞dh的接地圖案142ag。第二重佈線層142b可包括具有第一線部142bs1以及第二線部142bs2的訊號圖案142bs，第一線部142bs1具有第一線寬w1，第二線部142bs2連接至第一線部142bs1並具有大於第一線寬w1的第二線寬w2。當以垂直半導體晶片120的主動面的方向投影時，第二線部142bs2可與所述多個除氣孔洞dh中的至少一個重疊。當經過除氣孔洞dh上方的訊號圖案142bs的第二線部142bs2的第二線寬w2部分相對增加時，可增加訊號圖案的可靠性。因此，即使在台階s形成於除氣孔洞dh上所形成的第二絕緣層141b中的情況下，可防止出現訊號圖案在訊號圖案142bs形成時破裂的問題。當數量較大的重佈線層形成時，上述接地圖案與訊號圖案之間的關係亦可應用於不同的層上所形成的重佈線層之間的關係。
通孔143a、通孔143b以及通孔143c可使不同的層上所形成的重佈線層142a、重佈線層142b、重佈線層142c以及連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中產生電性通路。通孔143a、通孔143b以及通孔143c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充通孔143a、通孔143b以及通孔143c中的每一者，或者導電材料亦可沿通孔中每一者的壁面形成。另外，通孔143a、通孔143b以及通孔143c中的每一者可為相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可保護第一連接構件140等不受外部物理或化學損害。鈍化層150可具有暴露第一連接構件140的重佈線層142c的至少部分的開口151。在鈍化層150中所形成的開口151之數量可為數十至數千個。鈍化層150的材料不受特別限制。舉例而言，絕緣材料可作為鈍化層150的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合或核心材料（例如：玻璃纖維、玻璃布或玻璃織物）及/或無機填料浸入熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。或者，亦可使用阻焊劑。
凸塊下金屬層160可改善連接端子170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151而暴露的第一連接構件140的重佈線層142。凸塊下金屬層160可藉由已知的金屬化方法在鈍化層150的開口151中形成，所述金屬化方法使用已知的導電金屬（例如：金屬），但不以此為限。
連接端子170可外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且連接端子170中每一者的材料不特別以此為限。連接端子170中的每一者可為接腳（land）、焊球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔或配置等不受特別限制，但可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據連接墊122的數量，連接端子170可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋凸塊下金屬層160的延伸至鈍化層150的一個表面上的側表面，且連接可靠性可為更優異。
可在扇出區域中配置連接端子170中的至少一個。所述扇出區域為除了配置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維內連線（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可被製造為較小的厚度，並可具有價格競爭力。
同時，儘管圖式中未繪示，必要時，金屬薄膜可形成在貫穿孔110H的壁面上，以散熱或阻擋電磁波。另外，必要時，執行彼此相同或不同的功能的多個半導體晶片120可配置於貫穿孔110H中。另外，必要時，單獨的被動組件（例如：電感器、電容器等）可配置於貫穿孔110H中。另外，必要時，被動組件（例如：包括電感器、電容器等的表面安裝技術（SMT）組件）可配置於鈍化層150的表面上。
圖13為說明以下情況的另一實例的剖視示意圖：圖9中扇出型半導體封裝的連接構件的第一重佈線層的具有除氣孔洞的接地圖案以及經過除氣孔洞上方的第二重佈線層的訊號圖案投影在垂直半導體晶片的主動面的方向的形式。
參照圖式，第一重佈線層142a可包括具有多個除氣孔洞dh的接地圖案142ag。第二重佈線層142b可包括訊號圖案142bs。當以垂直半導體晶片120的主動面的方向投影時，所述多個除氣孔洞dh中的至少一個可具有配置於訊號圖案142bs在上方經過的區域中的金屬部142ad。詳細而言，金屬部142ad可配置並隔絕於除氣孔洞dh中。在此情況下，金屬部142ad可作為加強結構，且訊號圖案142bs可經過此加強結構上方。因此，可顯著地減少因第二絕緣層141b的下降現象（fall-down phenomenon）所產生的台階，進而使得可防止訊號圖案破裂的現象或電鍍液滲透所導致的短路等。金屬部142ad可包括與接地圖案142ag的材料相同的材料，例如：銅。
圖14為說明以下情況的另一實例的剖視示意圖：圖9中扇出型半導體封裝的連接構件的第一重佈線層的具有除氣孔洞的接地圖案以及經過除氣孔洞上方的第二重佈線層的訊號圖案投影在垂直半導體晶片的主動面的方向的形式。
參照圖式，第一重佈線層142a可包括具有多個除氣孔洞dh的接地圖案142ag。第二重佈線層142b可包括訊號圖案142bs。當以垂直半導體晶片120的主動面的方向投影時，所述多個除氣孔洞dh中的至少一個可具有配置於訊號圖案142bs在上方經過的區域中的金屬部142ap。詳細而言，金屬部142ap可具有使至少一個除氣孔洞分為多個副除氣孔洞（sub-degassing hole）dh1及副除氣孔洞dh2的金屬通路的形式。同樣地，金屬部142ap可作為加強結構，且訊號圖案142bs可經過此加強結構上方。因此，可顯著地減少因第二絕緣層141b的下降現象（fall-down phenomenon）所產生的台階，進而使得可防止訊號圖案破裂的現象或電鍍液滲透所導致的短路等。金屬部142ap可包括與接地圖案142ag的材料相同的材料（例如：銅），且金屬部142ap可與接地圖案142ag整合。
圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露中另一例示性實施例的扇出型半導體封裝100B中，第二連接構件110可包括第一絕緣層111a、第一佈線層112a、第二佈線層112b、第二絕緣層111b以及第三佈線層112c。第一絕緣層111a接觸第一連接構件140，第一佈線層112a接觸第一連接構件140並嵌入第一絕緣層111a中，第二佈線層112b配置於第一絕緣層111a的與第一絕緣層111a的有第一佈線層112a嵌入的表面相對的另一個表面上，第二絕緣層111b配置於第一絕緣層111a上並覆蓋第二佈線層112b，而第三佈線層112c配置於第二絕緣層111b上。第一佈線層112a、第二佈線層112b以及第三佈線層112c可電性連接至連接墊122。分別而言，第一佈線層112a與第二佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二佈線層112b與第三佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
當第一佈線層112a嵌入第一絕緣層111a時，可顯著地減少因第一佈線層112a的厚度而產生的台階，且第一連接構件140的絕緣距離可從而變得固定。亦即，從第一連接構件140的第一重佈線層142a至第一絕緣層111a的下表面的距離與從第一連接構件140的第一重佈線層142a至半導體晶片120的連接墊122的距離之間的差距可小於第一佈線層112a的厚度。因此，第一連接構件140的高密度的佈線設計可為容易的。
第二連接構件110的第一佈線層112a的下表面所配置的水平高度可高於半導體晶片120的連接墊122的下表面。另外，第一連接構件140的第一重佈線層142a與第二連接構件110的第一佈線層112a之間的距離可大於第一連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一佈線層112a可凹陷於第一絕緣層111a中。如上所述，當第一佈線層112a凹陷於第一絕緣層111a中時，使得第一絕緣層111a的下表面與第一佈線層112a的下表面之間具有台階，可防止包封體130的材料滲出而污染第一佈線層112a的現象。第二連接構件110的第二佈線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。第二連接構件110可形成具有與半導體晶片120的厚度對應的厚度。因此，第二連接構件110中所形成的第二佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。
第二連接構件110的佈線層112a、佈線層112b以及佈線層112c的厚度可大於第一連接構件140的重佈線層142a、重佈線層142b以及重佈線層142c的厚度。由於第二連接構件110的厚度可等於或大於半導體晶片120的厚度，因此佈線層112a、佈線層112b以及佈線層112c可視第二連接構件110的規格而形成大的尺寸。另一方面，考量薄度，第一連接構件140的重佈線層142a、重佈線層142b以及重佈線層142c可形成為相對佈線層112a、佈線層112b以及佈線層112c的尺寸而言較小的尺寸。
絕緣層111a及絕緣層111b中每一者的材料不受特別限制。舉例而言，絕緣材料亦可作為絕緣層111a及絕緣層111b中每一者的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合或核心材料（例如：玻璃纖維、玻璃布或玻璃織物）及/或無機填料浸入熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述的絕緣材料。
佈線層112a、佈線層112b以及佈線層112c可用於重新分佈半導體晶片120的連接墊122。佈線層112a、佈線層112b以及佈線層112c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。佈線層112a、佈線層112b以及佈線層112c可視其對應層的設計而執行各種功能。舉例而言，佈線層112a、佈線層112b以及佈線層112c可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，佈線層112a、佈線層112b以及佈線層112c可包括通孔接墊、佈線接墊、連接端子接墊等。
通孔113a及通孔113b可使不同的層上所形成的佈線層112a、佈線層112b以及佈線層112c彼此電性連接，從而在第二連接構件110中產生電性通路。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b中每一者可以導電材料完全填充，或者導電材料亦可沿通孔孔洞中每一者的壁面形成。另外，通孔113a及通孔113b中的每一者可為相關技術中已知的所有形狀，例如錐形、圓柱形等。同時，當用於第一通孔113a的孔洞形成時，第一佈線層112a的一些接墊可作為終止層（stopper），且因此有利於每一第一通孔113a具有上表面寬度大於下表面寬度的錐形的製程。在此情況下，第一通孔113a可與第二佈線層112b的接墊圖案整合。另外，當用於第二通孔113b的孔洞形成時，第二佈線層112b的一些接墊可作為終止層，且因此有利於每一第二通孔113b具有上表面寬度大於下表面寬度的錐形的製程。在此情況下，第二通孔113b可與第三佈線層112c的接墊圖案整合。
上述架構以外的其它架構（例如：參照圖11至圖14所說明的內容）可應用於根據另一例示性實施例的扇出型半導體封裝100B，從而省略與上述內容重疊的細節說明。
圖16為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，根據本揭露中另一例示性實施例的扇出型半導體封裝100C，第二連接構件110可包括第一絕緣層111a、第一佈線層112a、第二佈線層112b、第二絕緣層111b、第三佈線層112c、第三絕緣層111c以及第四佈線層112d。第一佈線層112a及第二佈線層112b分別配置於第一絕緣層111a的相反的表面上，第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一佈線層112a，第三佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第一絕緣層111a上並覆蓋第二佈線層112b，而第四佈線層112d配置於第三絕緣層111c上。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可電性連接至連接墊122。由於第二連接構件110可包括數量較大的佈線層112a、佈線層112b、佈線層112c以及佈線層112d，因此可進一步簡化第一連接構件140。因此，可抑制形成第一連接構件140的製程中出現缺陷而產生的良率下降。同時，第一佈線層112a、第二佈線層112b、第三佈線層112c以及第四佈線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可基本上為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被導入以形成數量較大的佈線層112c及佈線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b的絕緣材料及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電（PID）膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑及貫穿第三絕緣層111c的第三通孔113c的直徑。
第二連接構件110的第三佈線層112c的下表面所配置的水平高度可低於半導體晶片120的連接墊122的下表面。另外，第一連接構件140的第一重佈線層142a與第二連接構件110的第三佈線層112c之間的距離可小於第一連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第三佈線層112c可在第二絕緣層111b上以突出的形式配置，進而接觸第一連接構件140。第二連接構件110的第一佈線層112a及第二佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。第二連接構件110可形成與半導體晶片120的厚度對應的厚度。因此，第二連接構件110中所形成的第一佈線層112a及第二佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。
第二連接構件110的佈線層112a、佈線層112b、佈線層112c以及佈線層112d的厚度可大於第一連接構件140的重佈線層142a、重佈線層142b以及重佈線層142c的厚度。由於第二連接構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可形成為大的尺寸。另一方面，考量薄度，第一連接構件140的重佈線層142a、重佈線層142b以及重佈線層142c可形成具有相對較小的厚度。
上述架構以外的其它架構（例如：參照圖11至圖14所說明的內容）可應用於根據另一例示性實施例的扇出型半導體封裝100C，從而省略與上述內容重疊的細節說明。
如上所述，根據本揭露中的例示性實施例，可防止經過其中有許多台階產生的接地圖案的除氣孔洞上方的訊號圖案破裂問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C‧‧‧扇出型半導體封裝
110‧‧‧第二連接構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一佈線層
112b‧‧‧第二佈線層
112c‧‧‧第三佈線層
112d‧‧‧第四佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
140‧‧‧第一連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
141c‧‧‧第三絕緣層
142a‧‧‧第一重佈線層
142b‧‧‧第二重佈線層
142c‧‧‧第三重佈線層
142ad‧‧‧金屬部
142ag‧‧‧接地圖案
142ap‧‧‧金屬部
142bs‧‧‧訊號圖案
142bs1‧‧‧第一線部
142bs2‧‧‧第二線部
143a‧‧‧第一通孔
143b‧‧‧第二通孔
143c‧‧‧第三通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧照相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
dh‧‧‧除氣孔洞
dh1‧‧‧副除氣孔洞
dh2‧‧‧副除氣孔洞
I-I’‧‧‧剖線
II-II’‧‧‧剖線
S‧‧‧台階
w1‧‧‧第一線寬
w2‧‧‧第二線寬
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖。 圖2為說明電子裝置的實例的立體示意圖。 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。 圖7為說明扇出型半導體封裝的剖視示意圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖。 圖9為說明扇出型半導體封裝的實例的剖視示意圖。 圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。 圖11為說明以下情況的實例的剖視示意圖：圖9中扇出型半導體封裝的連接構件的第一重佈線層的具有除氣孔洞的接地圖案以及經過除氣孔洞上方的第二重佈線層的訊號圖案投影在垂直半導體晶片的主動面的方向的形式。 圖12為沿圖11中的第一重佈線層及第二重佈線層的剖線II-II’所截取的平面示意圖。 圖13為說明以下情況的另一實例的剖視示意圖：圖9中扇出型半導體封裝的連接構件的第一重佈線層的具有除氣孔洞的接地圖案以及經過除氣孔洞上方的第二重佈線層的訊號圖案投影在垂直半導體晶片的主動面的方向的形式。 圖14為說明以下情況的另一實例的剖視示意圖：圖9中扇出型半導體封裝的連接構件的第一重佈線層的具有除氣孔洞的接地圖案以及經過除氣孔洞上方的第二重佈線層的訊號圖案投影在垂直半導體晶片的主動面的方向的形式。 圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。以及 圖16為說明扇出型半導體封裝的另一實例的剖視示意圖。

Claims (20)

  1. 一種扇出型半導體封裝，包括： 半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，包封所述半導體晶片的至少部分；以及 第一連接構件，配置於所述半導體晶片的所述主動面上，並且包括電性連接至所述連接墊的第一重佈線層及電性連接至所述連接墊並配置於所述第一重佈線層上的第二重佈線層， 其中所述第一重佈線層包括具有多個孔洞的第一圖案， 所述第二重佈線層包括第二圖案，所述第二圖案具有第一線部以及第二線部，所述第一線部具有第一線寬，所述第二線部連接至所述第一線部並具有大於所述第一線寬的第二線寬，且 當以垂直所述主動面的方向投影時，所述第二線部與所述多個孔洞中至少一個重疊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一圖案為接地圖案，且所述第二圖案為訊號圖案。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一圖案的除了所述多個孔洞以外的剩餘部分為單一整體圖案。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中當以垂直所述主動面的方向投影時，所述第二圖案延伸過所述第一圖案。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個孔洞為除氣孔洞。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述第二圖案經過所述第二線部與所述多個孔洞中至少一個重疊的區域之前，所述第二圖案的線寬從所述第一線部的所述第一線寬改變為所述第二線部的所述第二線寬，且在所述第二圖案經過所述區域之後，所述第二圖案的線寬從所述第二線部的所述第二線寬改變為所述第一線部的所述第一線寬。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一圖案及所述第二圖案包括銅。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括配置於所述主動面上的第一絕緣層、配置於所述第一絕緣層上的所述第一圖案、配置於所述第一絕緣層上並覆蓋所述第一圖案的第二絕緣層以及配置於所述第二絕緣層上的所述第二圖案，且 所述多個孔洞以所述第二絕緣層填充。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中在所述第二絕緣層填充所述多個孔洞的區域中，所述第二絕緣層具有台階。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括具有貫穿孔的第二連接構件， 其中所述半導體晶片配置於所述貫穿孔中。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二連接構件包括第一絕緣層；第一佈線層，接觸所述第一連接構件並嵌入於所述第一絕緣層中；以及第二佈線層，配置於所述第一絕緣層的與所述第一絕緣層的嵌有所述第一佈線層的表面相對的另一表面上，且 所述第一佈線層及所述第二佈線層電性連接至所述連接墊。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第二連接構件進一步包括第二絕緣層及第三佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二佈線層，而所述第三佈線層配置於所述第二絕緣層上，且 所述第三佈線層電性連接至所述連接墊。
  13. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一佈線層的下表面具有相對於所述第一絕緣層的下表面的台階。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二連接構件包括第一絕緣層；第一佈線層及第二佈線層，分別配置於所述第一絕緣層的相對的表面上；第二絕緣層，配置於所述第一絕緣層上並覆蓋所述第一佈線層；以及第三佈線層配置於所述第二絕緣層上，且 所述第一佈線層、所述第二佈線層以及所述第三佈線層電性連接至所述連接墊。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括第三絕緣層及第四佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二佈線層，而所述第四佈線層配置於所述第三絕緣層上，且 所述第四佈線層電性連接至所述連接墊。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  17. 一種扇出型半導體封裝，包括： 半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，包封所述半導體晶片的至少部分；以及 第一連接構件，配置於所述半導體晶片的所述主動面上，並且包括電性連接至所述連接墊的第一重佈線層及電性連接至所述連接墊並配置於所述第一重佈線層上的第二重佈線層， 其中所述第一重佈線層包括具有多個孔洞的第一圖案， 所述第二重佈線層包括第二圖案，且 當以垂直所述主動面的方向投影時，所述多個孔洞中的至少一個具有配置於所述第二圖案通過上方的區域中的金屬部。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述金屬部配置並隔絕於所述孔洞中。
  19. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述至少一個孔洞藉由所述金屬部分成多個副孔洞。
  20. 一種扇出型半導體封裝，包括： 半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，包封所述半導體晶片的至少部分；以及 第一連接構件，配置於所述半導體晶片的所述主動面上，並且包括電性連接至所述連接墊的第一重佈線層及電性連接至所述連接墊並配置於所述第一重佈線層上的第二重佈線層， 其中所述第一重佈線層包括具有多個孔洞的第一圖案， 所述第二重佈線層包括第二圖案，且 當以垂直所述主動面的方向投影時，所述第一圖案的所述多個孔洞與所述第二圖案不重疊。
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