TWI706522B - 扇出型半導體封裝 - Google Patents

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TWI706522B
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hole
wiring layer
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金敏奎
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：半導體晶片；包封體，包封所述半導體晶片；以及連接構件，設置於所述半導體晶片的至少一個表面上且包括絕緣層及電性連接至所述半導體晶片的多個重佈線層。所述多個重佈線層中的至少一者包括沿厚度方向貫穿所述多個重佈線層的多個排氣孔。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種電性連接結構可朝半導體晶片所設置的區域之外延伸的扇出型半導體封裝。
[相關申請案的交叉參考]
本申請案主張2017年12月14日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0172321號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實現包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所設置的區域之外對連接端子進行重佈線而實現多個引腳。
同時，當觀察半導體封裝的佈線設計時，可對為了散熱 或返回訊號而設置的接地圖案以及訊號圖案(用於轉移訊號的精細電路)進行確認。由於接地區域中的銅箔保持率(retention rate)極高，因此接地區域與絕緣層之間的緊密黏附性降低，使得例如脫層等問題可能發生。
本揭露的一個態樣可提供一種具有能夠改善佈線層與絕緣層之間的黏附性的排氣孔結構的扇出型半導體封裝。
根據本揭露的一個態樣，一種半導體封裝可包括：半導體晶片；包封體，包封所述半導體晶片；以及連接構件，設置於所述半導體晶片的至少一個表面上且包括絕緣層及電性連接至所述半導體晶片的多個重佈線層。所述多個重佈線層中的至少一者可包括沿厚度方向貫穿所述多個重佈線層的多個排氣孔。
所述連接構件的所述絕緣層可填充於所述多個排氣孔中。
所述多個排氣孔可呈晶格結構排列。
所述多個排氣孔可包括多個第一孔洞、尺寸小於所述第一孔洞的多個第二孔洞、以及尺寸小於所述第二孔洞的多個第三孔洞。
所述第二孔洞或所述第三孔洞可設置於所述多個第一孔洞中相鄰的第一孔洞之間。
所述第一孔洞可被所述第二孔洞及所述第三孔洞環繞。
所述多個第一孔洞至第三孔洞可隨機排列。
所述多個排氣孔可具有圓柱形狀。
所述連接構件可更包括將所述多個重佈線層中的相鄰重佈線層彼此連接的錨通孔。
所述錨通孔可鄰近所述排氣孔設置。
所述多個重佈線層中的相鄰重佈線層中所包括的所述多個排氣孔可具有相同的形狀，且可在與所述厚度方向垂直的平面圖中排列於相同的位置中。
所述多個重佈線層中的相鄰重佈線層中所包括的所述多個排氣孔可具有相同的形狀，且可在與所述厚度方向垂直的平面圖中排列於交錯的位置中。
在與所述厚度方向垂直的所述平面圖中，所述相鄰重佈線層中的上部重佈線層中所包括的所述多個排氣孔可相對於所述相鄰重佈線層中的下部重佈線層中所包括的所述多個排氣孔偏置。
所述半導體封裝可更包括具有開口的鈍化層，所述開口暴露出所述多個重佈線層中位於最下方的一者的部分；以及電性連接結構，設置於所述鈍化層上且電性連接至所述多個重佈線層中所述位於最下方的一者的所述被暴露出的部分。所述電性連接結構中的至少一者可設置於扇出區域中。
所述半導體封裝可更包括具有貫穿孔的核心構件，其中所述半導體晶片設置於所述貫穿孔中。
所述核心構件可包括佈線層，所述佈線層電性連接至所 述半導體晶片的連接墊。
所述核心構件可包括：與所述連接構件接觸的第一絕緣層、與所述連接構件接觸且嵌入於所述第一絕緣層中的第一佈線層、設置於與其中嵌入有所述第一佈線層的所述第一絕緣層的一個表面相對的所述第一絕緣層的另一表面上的第二佈線層、設置於所述第一絕緣層上且覆蓋所述第二佈線層的第二絕緣層、以及設置於所述第二絕緣層上的第三佈線層。所述第一佈線層至所述第三佈線層可電性連接至所述半導體晶片的連接墊。
所述核心構件可包括：第一絕緣層、分別設置於所述第一絕緣層的相對表面上的第一佈線層及第二佈線層、設置於所述第一絕緣層上且覆蓋所述第一佈線層的第二絕緣層、設置於所述第二絕緣層上的第三佈線層、設置於所述第一絕緣層上且覆蓋所述第二佈線層的第三絕緣層、以及設置於所述第三絕緣層上的第四佈線層。所述第一佈線層至第四佈線層可電性連接至所述半導體晶片的連接墊。
所述多個重佈線層中的所述至少一者可包括一個整體圖案，所述整體圖案包括貫穿所述一個整體圖案的所述多個排氣孔的部分。
100:半導體封裝
100A、100B、100C:扇出型半導體封裝
110:核心構件
110H:貫穿孔
111:絕緣層
111a:第一絕緣層
111b:第二絕緣層
111c:第三絕緣層
112a:第一佈線層
112b:第二佈線層
112c:第三佈線層
112d:第四佈線層
113a:第一通孔
113b:第二通孔
113c:第三通孔
120:半導體晶片
121:本體
122:連接墊
123:鈍化層
130:包封體
140:連接構件
141a:第一絕緣層
141b:第二絕緣層
141c:第三絕緣層
142a:第一重佈線層
142b:第二重佈線層
142c:第三重佈線層
143a:第一通孔
143b:第二通孔
143c:第三通孔
144:錨通孔
150:鈍化層
151:開口
160:凸塊下金屬層
170:電性連接結構
1000:電子裝置
1010:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:母板
1120:電子組件
1130:照相機模組
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接構件
2141:絕緣層
2142:重佈線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬層
2170:焊球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接構件
2241:絕緣層
2242:佈線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬層
2270:焊球
2280:底部填充樹脂
2290:模製材料
2301:中介基板
2302:中介基板
2500:主板
h1、h2、h3:排氣孔
I-I’、II-II’:線
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下：
圖1為示出電子裝置系統的一實例的方塊示意圖。
圖2為示出電子裝置的一實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出扇出型半導體封裝的一實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面示意圖。
圖11為示出圖9所示的扇出型半導體封裝中的重佈線層的排氣孔結構的平面圖。
圖12為沿圖11所示的重佈線層的線II-II’截取的剖面示意圖。
圖13至圖16是示出在根據經修改的例示性實施例的扇出型半導體封裝中的重佈線層的示意圖。
圖17及圖18是示出扇出型半導體封裝的其他實例的剖面圖。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的剖面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的一個方向。然而，定義這些方向是為了方便說明，且本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範疇的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中 闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為示出電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相 關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組 合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於如上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導 體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board， PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式進行製造。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有緊緻的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要設置於半導體晶片內部，因此扇入型半導體封裝的空間限制顯著。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊緻尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。 原因在於，即使在其中藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的 中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並設置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具 有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並設置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更緊緻的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照圖式闡述根據本揭露中的例示性實施例的扇出型半導體封裝。
圖9為示出扇出型半導體封裝的一實例的剖面示意圖。圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面示意圖。圖11是示出圖9所示的扇出型半導體封裝中的重佈線層的排氣孔結構的平面圖。圖12是沿圖11所示的重佈線層的線II-II’截取的示意圖剖視圖。
參照圖9至圖12，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括具有貫穿孔110H的核心構件110、半導體晶片120、包封體130以及連接構件140，且可具有其中可在連接構件140中所包括的多個重佈線層142a、142b及142c中的至少一者中形成具有不同尺寸的排氣孔h1、h2及h3的形式。此外，扇出型半導體封裝100A可更包括鈍化層150、凸塊下金屬層160、電性連接結構170等。
核心構件110可視特定材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。當如在以下將闡述的例示性實施例中在核心構件110中形成貫通佈線時， 扇出型半導體封裝100A可用作疊層封裝(POP)型封裝。在本例示性實施例中，核心構件110可具有貫穿孔110H，且半導體晶片120可設置於貫穿孔110H中。在此種情形中，半導體晶片120的側表面可被核心構件110環繞。然而，此形式僅為一實例，並可經由各式修改以具有其他形式，且核心構件110可取決於這樣的形式而執行另外的功能。必要時，可省略核心構件110，但讓扇出型半導體封裝100A包括核心構件110可更有利於保持板級可靠性。當扇出型半導體封裝100A不包括核心構件110時，以下將闡述的連接構件140可被稱為重佈線部分或連接構件。
核心構件110可包括絕緣層111。可使用絕緣材料作為絕緣層111的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。核心構件110可充當支撐構件。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。在此情況下，舉例而言，所述積體電路可為處理器晶片(更具體而言，應用處理器(AP))，例如中央處理器(比如中央處理單元)、圖形處理器(比如圖形處理單元)、場域可程式閘陣列(field programmable gate array， FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(比如唯讀記憶體(ROM))、快閃記憶體等。另外，上述元件亦可彼此組合而設置。
半導體晶片120可以主動晶圓為基礎而形成。在此情形下，本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁(Al)等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲透入連接墊122的下表面的現象。亦可在其他需要的位置上進一步設置絕緣層(未繪示)等。半導體晶片120可為裸晶粒(bare die)，必要時可進一步在半導體晶片120的主動面上形成重佈線層(未繪示)，並可將凸塊(未繪示)等連接至連接墊122。同時，在本例示性實施例中闡述了其中使用一個半導體晶片120的實例，但半導體晶片120的數量可為二或更多個。
包封體130可保護核心構件110、半導體晶片120等。 包封體130的包封形式不受特別限制，但可為包封體130環繞核心構件110、半導體晶片120等的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110以及半導體晶片120的非主動面，且可填充貫穿孔110H的壁面與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件140之間的空間的至少部分。同時，包封體130可填充貫穿孔110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲(buckling)情況。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。
連接構件140可對半導體晶片120的連接墊122進行重佈線。數十至數百個具有各種功能的半導體晶片120的連接墊122可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。為此，連接構件140可包括重佈線層142a、142b及142c。作為一實例，連接構件140可包括設置於核心構件110及半導體晶片120的主動面上的第一 絕緣層141a、設置於第一絕緣層141a上的第一重佈線層142a、將第一重佈線層142a與半導體晶片120的連接墊122彼此連接的第一通孔143a、設置於第一絕緣層141a上的第二絕緣層141b、設置於第二絕緣層141b上的第二重佈線層142b、貫穿第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接的第二通孔143b、設置於第二絕緣層141b上的第三絕緣層141c、設置於第三絕緣層141c上的第三重佈線層142c、以及貫穿第三絕緣層141c並將第二重佈線層142b與第三重佈線層142c彼此連接的第三通孔143c。第一重佈線層142a、第二重佈線層142b及第三重佈線層142c可電性連接至半導體晶片120的連接墊122。然而，若有必要，則可改變重佈線層142a、142b、142c、絕緣層141a、141b及141c、以及通孔143a、143b及143c的數目。
舉例而言，可使用感光性絕緣材料作為絕緣層141a、141b及141c中每一者中所包含的絕緣材料。當絕緣層141a、141b及141c具有感光性質時，絕緣層141a、141b及141c可以較小的厚度形成，且可更容易達成通孔143a、143b及143c的精密間距。絕緣層141a、141b及141c可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a、141b及141c為多層時，絕緣層141a、141b及141c的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141a、141b及141c為多層時，絕緣層141a、141b及141c可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。絕緣層的數目可多於在圖式中所示者。
重佈線層142a、142b及142c可用以對連接墊122實質上進行重佈線，且可由例如以下導電材料形成：銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142a、142b及142c可視對應層的設計而執行各種功能。舉例而言，重佈線層142a、142b及142c可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a、142b及142c可包括通孔接墊圖案、連接端子接墊圖案等。
通孔143a、143b及143c可將形成於不同層上的重佈線層142a、142b及142c等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。通孔143a、143b及143c中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143a、143b及143c中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔的壁面形成。另外，通孔143a、143b及143c中每一者可具有在相關技術中已知的任意形狀，例如錐形、圓柱形等。
在本例示性實施例中，如在圖11及圖12中所示，所述多個重佈線層142a、142b及142c中的至少一者可包括沿厚度方向貫穿所述多個重佈線層142a、142b及142c的多個排氣孔h1、h2及h3。在本例示性實施例中闡述了其中僅在一個重佈線層142a中形成排氣孔h1、h2及h3的實例，但其他重佈線層142b及142c 亦可包括排氣孔。排氣孔h1、h2及h3可形成於重佈線層142a中以改善絕緣層141a、141b及141c與重佈線層142a之間的緊密黏附性，並輕易地排放氣體組分等。此外，在本例示性實施例中，可形成具有不同尺寸的三種排氣孔h1、h2及h3。因此，可在有限的空間中形成大量的排氣孔h1、h2及h3，且若有必要，則可對排氣孔h1、h2及h3的設置方式進行恰當設計。以下將所述多個排氣孔h1、h2及h3稱為第一孔洞h1、第二孔洞h2以及第三孔洞h3。然而，不同於本例示性實施例，亦可使用四種或更多種排氣孔。同時，排氣孔h1、h2及h3可被有效應用至在重佈線層142a中具有銅箔保持率的接地圖案。然而，除接地圖案以外，排氣孔h1、h2及h3亦可被應用至訊號圖案、電源圖案等。排氣孔h1、h2及h3可形成於所述多個重佈線層142a、142b及142c中的相應一者的一個整體圖案中。亦即，排氣孔h1、h2及h3的邊緣為所述一個整體圖案的內部邊界，且排氣孔h1、h2及h3可位於所述一個整體圖案的外部邊界內。儘管圖中未示出，但所述多個重佈線層142a、142b及142c可另外包括一或多個整體圖案，所述一或多個整體圖案中的每一者包括與排氣孔h1、h2及h3類似的孔洞。
如上所述，所述多個排氣孔可包括多個第一孔洞h1、尺寸小於第一孔洞h1的多個第二孔洞h2、以及尺寸小於第二孔洞h2的多個第三孔洞h3。此外，如圖12所示，絕緣層141a、141b及141c可填充於所述多個第一孔洞h1、第二孔洞h2及第三孔洞 h3中，使得可改善絕緣層141a、141b及141c與重佈線層142a、142b及142c之間的耦合力。此外，相較於使用一種具有大尺寸的孔洞的情形，在使用具有各種尺寸的排氣孔h1、h2及h3的情形中可減小絕緣層的低陷(depression)現象。此外，相較於使用具有小尺寸的一種孔洞的情形，可確保製程效率。在此種情形中，在於重佈線層142a中形成排氣孔h1、h2及h3時，可形成具有最大尺寸的第一孔洞h1，且然後可在空的地點中形成第二孔洞h2及第三孔洞h3。
將闡述一種排列排氣孔h1、h2及h3的方式。如在圖11中所示，所述多個第一孔洞h1、第二孔洞h2及第三孔洞h3可分別呈晶格結構排列。在此種情形中，第一孔洞h1、第二孔洞h2及第三孔洞h3可具有圓柱形狀。然而，第一孔洞h1、第二孔洞h2及第三孔洞h3中的每一者的形狀可進行恰當修改。當第一孔洞h1、第二孔洞h2及第三孔洞h3具有圓柱形狀時，第一孔洞h1可具有約30微米至40微米的直徑，第二孔洞h2可具有約20微米至30微米的直徑，且第三孔洞h3可具有約10微米至20微米的直徑。
為了有效率地排列排氣孔h1、h2及h3，可將第二孔洞h2或第三孔洞h3設置於所述多個第一孔洞h1中相鄰的第一孔洞h1之間。此外，第一孔洞h1可被第二孔洞h2及第三孔洞h3環繞。如上所述，具有不同尺寸的第一孔洞h1、第二孔洞h2及第三孔洞h3可規則排列。作為另一選擇，如在圖13所示的經修改實例中， 所述多個第一孔洞h1、第二孔洞h2及第三孔洞h3可隨機排列。此處，隨機排列是指第一孔洞h1、第二孔洞h2及第三孔洞h3的間隔、排列方向等是隨機的。
將再次參照圖9闡述其他組件。鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有暴露出連接構件140的重佈線層142a、142b及142c的至少部分的開口151。在鈍化層150中形成的開口151之數量可為數十至數千個。鈍化層150的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑(solder resist)。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，藉以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至被鈍化層150的開口151所暴露出的連接構件140的重佈線層142a、142b及142c。可藉由任意習知金屬化方法，使用任意習知導電金屬(例如金屬)在鈍化層150的開口151中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可在外部物理連接或電性連接扇出型 半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等的導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別以此為限。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構170並不以此為限。
電性連接結構170的數量、間隔、設置形式等不受特別限制，而可由熟習此項技術者根據設計詳情而充分地進行修改。舉例而言，電性連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，而連接可靠性可更加優異。
電性連接結構170中至少一者可設置在扇出區域中。扇出區域指除設置有半導體晶片120的區域以外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
同時，雖然圖式中未示出，但若有必要，貫穿孔110H的壁面上可形成金屬薄膜以散熱或阻擋電磁波。另外，若有必要，貫穿孔110H中可設置彼此執行相同功能或不同功能的多個半導體晶片120。另外，若有必要，貫穿孔110H中可設置單獨的被動組件，例如電感器、電容器等。此外，若有必要，可在鈍化層150的表面上設置被動組件，例如包括電感器、電容器等的表面安裝技術(surface mounting technology，SMT)組件。
將參照圖14至圖16闡述其他經修改實例。首先，在圖14所示的經修改實例中，可在多個重佈線層142a及142b中形成排氣孔h1、h2及h3，且在相鄰重佈線層142a及142b中所包括的多個排氣孔h1、h2及h3可具有相同的形狀且可排列於相同的位置中。
作為另一選擇，在圖15所示的經修改實例中，在多個重佈線層的相鄰重佈線層142a及142b中所包括的多個排氣孔h1、h2及h3可具有相同的形狀，但可排列於交錯的位置中。詳細而言，相鄰重佈線層142a及142b中的上部重佈線層142a中所包括的所述多個排氣孔h1、h2及h3可排列成相對於相鄰重佈線層142a及142b中的下部重佈線層142b中所包括的所述多個排氣孔h1、h2及h3偏置。在圖15中，由實線表示的排氣孔h1、h2及h3可對應於上部重佈線層142a中所包括的排氣孔h1、h2及h3， 且由虛線表示的排氣孔h1、h2及h3可對應於下部重佈線層142b中所包括的排氣孔h1、h2及h3。在本經修改實例中，排氣孔h1、h2及h3在垂直方向上彼此交疊的面積顯著減小，且絕緣層141a、141b及141c的低陷現象因此可減小。
在圖16所示的經修改實例中，可使用錨通孔以進一步改善扇出型半導體封裝的結構穩定性。詳細而言，錨通孔144可將多個重佈線層142a、142b及142c中的相鄰重佈線層彼此連接，且可由與上述通孔143a、143b及143c中的每一者相同的材料形成。如在圖16中所示，錨通孔144可鄰近排氣孔h1、h2及h3設置。除排氣孔h1、h2及h3以外，重佈線層142a、142b及142c之間的耦合力亦可藉由利用錨通孔而被增大，且扇出型半導體封裝的結構穩定性可因此被進一步改善。
同時，如在圖17及圖18中所示，可在核心構件中安裝發揮層間導電功能的導電通孔以穿透核心構件。首先，在根據圖17所示的本揭露中的另一例示性實施例的扇出型半導體封裝100B中，可在核心構件110中安裝發揮層間導電功能的多個導電通孔。詳細而言，核心構件110可包括：與連接構件140接觸的第一絕緣層111a、與連接構件140接觸且嵌入於第一絕緣層111a中的第一佈線層112a、設置於與其中嵌入有第一佈線層112a的第一絕緣層111a的一個表面相對的第一絕緣層111a的另一表面上的第二佈線層112b、設置於第一絕緣層111a上且覆蓋第二佈線層112b的第二絕緣層111b、以及設置於第二絕緣層111b上的第三佈 線層112c。第一佈線層112a、第二佈線層112b及第三佈線層112c可電性連接至連接墊122。分別而言，第一佈線層112a及第二佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a彼此電性連接，而第二佈線層112b及第三佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b彼此電性連接。
當第一佈線層112a嵌入第一絕緣層111a中時，因第一佈線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因而成為恆定的。亦即，自連接構件140的第一重佈線層142a至第一絕緣層111a的下表面的距離以及自連接構件140的第一重佈線層142a至半導體晶片120的連接墊122的距離，這兩者之間的差值可小於第一佈線層112a的厚度。因此，可容易達成連接構件140的高密度佈線設計。
如在圖17中所示，核心構件110的第一佈線層112a的下表面可設置在高於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第一佈線層112a之間的距離可大於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於第一佈線層112a可凹陷於第一絕緣層111a中。如上所述，當第一佈線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一佈線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一佈線層112a的現象。核心構件110的第二佈線層112b可設置在半導體晶片120的主動面與非 主動面之間的水平高度上。核心構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於核心構件110中的第二佈線層112b可設置在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的佈線層112a、112b及112c的厚度可大於連接構件140的重佈線層142a、142b及142c的厚度。由於核心構件110的厚度可等於或大於半導體晶片120的厚度，因此視核心構件110的規格而定，可將佈線層112a、112b及112c形成為具有較大尺寸。另一方面，考量薄度(thinness)，連接構件140的重佈線層142a、142b及142c可被形成為具有相對小於佈線層112a、112b及112c的尺寸。
絕緣層111a及絕緣層111b中每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。
佈線層112a、112b及112c可用於對半導體晶片120的連接墊122進行重佈線。佈線層112a、112b及112c中每一者的材 料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。佈線層112a、112b及112c可視對應層的設計而執行各種功能。舉例而言，佈線層112a、112b及112c可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，佈線層112a、112b及112c可包括通孔接墊、焊線接墊(wire pad)、連接端子接墊等。
通孔113a及113b可將形成於不同層上的佈線層112a、112b及112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及113b中每一者的材料可為導電材料。通孔113a及通孔113b中每一者可以導電材料完全填充，或者導電材料亦可沿著各個通孔孔洞的壁面形成。另外，通孔113a及113b中每一者可具有在相關技術中已知的任意形狀，例如錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一佈線層112a的一些接墊可作為終止元件(stopper)，因此，讓第一通孔113a中每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在此情況下，第一通孔113a可與第二佈線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二佈線層112b的一些接墊可作為終止元件，因此，讓第二通孔113b中每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在此情況下，第二通孔113b可與第三佈線層112c的接墊圖案整合。
接下來，將闡述根據圖18中所示的本揭露的另一例示 性實施例的扇出型半導體封裝100C。在扇出型半導體封裝100C中，核心構件110可包括：第一絕緣層111a、分別設置於第一絕緣層111a的相對表面上的第一佈線層112a及第二佈線層112b、設置於第一絕緣層111a上且覆蓋第一佈線層112a的第二絕緣層111b、設置於第二絕緣層111b上的第三佈線層112c、設置於第一絕緣層111a上且覆蓋第二佈線層112b的第三絕緣層111c、以及設置於第三絕緣層111c上的第四佈線層112d。第一佈線層112a、第二佈線層112b、第三佈線層112c以及第四佈線層112d可電性連接至連接墊122。由於核心構件110可包括大量的佈線層112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的佈線層112c及112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕 緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可分別大於貫穿第二絕緣層111b的第二通孔113b的直徑以及貫穿第三絕緣層111c的第三通孔113c的直徑。
核心構件110的第三佈線層112c的下表面可設置在低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第三佈線層112c之間的距離可小於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於第三佈線層112c可以凸出形式設置於第二絕緣層111b上，從而與連接構件140接觸。核心構件110的第一佈線層112a及第二佈線層112b可設置在半導體晶片120的主動面與非主動面之間的水平高度上。由於核心構件110可以對應於半導體晶片120的厚度而形成，因此形成於核心構件110中的第一佈線層112a及第二佈線層112b可設置在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的佈線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142a、142b及142c的厚度。由於核心構件110的厚度可等於或大於半導體晶片120的厚度，因此亦可形成具有較大尺寸的佈線層112a、112b、112c及112d。另一方面，考量薄度，可形成尺寸相對較小的連接構件140的重佈線層142a、142b及142c。
例如參照圖9至圖16所述的內容等其他配置可應用於根據其他例示性實施例的半導體封裝100B及100C，且因此省略與上述內容重複的詳細說明。
如前所述，根據本揭露中的例示性實施例，可提供具有能夠改善佈線層與絕緣層之間的黏附性的排氣孔結構的扇出型半導體封裝。
然本揭露已以例示性實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。
100A‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
140‧‧‧連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
141c‧‧‧第三絕緣層
142a‧‧‧第一重佈線層
142b‧‧‧第二重佈線層
142c‧‧‧第三重佈線層
143a‧‧‧第一通孔
143b‧‧‧第二通孔
143c‧‧‧第三通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
I-I’‧‧‧線

Claims (19)

  1. 一種半導體封裝，包括：半導體晶片；包封體，包封所述半導體晶片；以及連接構件，設置於所述半導體晶片的至少一個表面上且包括絕緣層及電性連接至所述半導體晶片的多個重佈線層，其中所述多個重佈線層中的至少一者包括沿厚度方向貫穿所述多個重佈線層的多個排氣孔，且其中所述多個排氣孔未貫穿所述絕緣層。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件的所述絕緣層填充於所述多個排氣孔中。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述多個排氣孔呈晶格結構排列。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述多個排氣孔包括多個第一孔洞、尺寸小於所述第一孔洞的多個第二孔洞、以及尺寸小於所述第二孔洞的多個第三孔洞。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述第二孔洞或所述第三孔洞設置於所述多個第一孔洞中相鄰的第一孔洞之間。
  6. 如申請專利範圍第4項所述的半導體封裝，其中所述第一孔洞被所述第二孔洞及所述第三孔洞環繞。
  7. 如申請專利範圍第4項所述的半導體封裝，其中所述多 個第一孔洞至第三孔洞隨機排列。
  8. 如申請專利範圍第1項所述的半導體封裝，其中所述多個排氣孔具有圓柱形狀。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件更包括錨通孔，所述錨通孔將所述多個重佈線層中的相鄰重佈線層彼此連接。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述錨通孔鄰近所述排氣孔設置。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述多個重佈線層中的相鄰重佈線層中所包括的所述多個排氣孔具有相同的形狀，且在與所述厚度方向垂直的平面圖中排列於相同的位置中。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述多個重佈線層中的相鄰重佈線層中所包括的所述多個排氣孔具有相同的形狀，且在與所述厚度方向垂直的平面圖中排列於交錯的位置中。
  13. 如申請專利範圍第12項所述的半導體封裝，其中在與所述厚度方向垂直的所述平面圖中，所述相鄰重佈線層中的上部重佈線層中所包括的所述多個排氣孔相對於所述相鄰重佈線層中的下部重佈線層中所包括的所述多個排氣孔偏置。
  14. 如申請專利範圍第1項所述的半導體封裝，更包括：具有開口的鈍化層，所述開口暴露出所述多個重佈線層中位於最 下方的一者的部分；以及電性連接結構，設置於所述鈍化層上且電性連接至所述多個重佈線層中所述位於最下方的一者的所述被暴露出的部分，其中所述電性連接結構中的至少一者設置於扇出區域中。
  15. 如申請專利範圍第1項所述的半導體封裝，更包括具有貫穿孔的核心構件，其中所述半導體晶片設置於所述貫穿孔中。
  16. 如申請專利範圍第15項所述的半導體封裝，其中所述核心構件包括佈線層，所述佈線層電性連接至所述半導體晶片的連接墊。
  17. 如申請專利範圍第15項所述的半導體封裝，其中所述核心構件包括：與所述連接構件接觸的第一絕緣層、與所述連接構件接觸且嵌入於所述第一絕緣層中的第一佈線層、設置於與其中嵌入有所述第一佈線層的所述第一絕緣層的一個表面相對的所述第一絕緣層的另一表面上的第二佈線層、設置於所述第一絕緣層上且覆蓋所述第二佈線層的第二絕緣層、以及設置於所述第二絕緣層上的第三佈線層，且所述第一佈線層至所述第三佈線層電性連接至所述半導體晶片的連接墊。
  18. 如申請專利範圍第15項所述的半導體封裝，其中所述核心構件包括：第一絕緣層、分別設置於所述第一絕緣層的相對表面上的第一佈線層及第二佈線層、設置於所述第一絕緣層上且覆蓋所述第一佈線層的第二絕緣層、設置於所述第二絕緣層上的 第三佈線層、設置於所述第一絕緣層上且覆蓋所述第二佈線層的第三絕緣層、以及設置於所述第三絕緣層上的第四佈線層，且所述第一佈線層至第四佈線層電性連接至所述半導體晶片的連接墊。
  19. 如申請專利範圍第1項所述的半導體封裝，其中所述多個重佈線層中的所述至少一者包括一個整體圖案，所述整體圖案包括貫穿所述一個整體圖案的所述多個排氣孔的部分。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210087751A (ko) * 2020-01-03 2021-07-13 삼성전자주식회사 반도체 패키지
US20220406698A1 (en) * 2021-06-17 2022-12-22 Intel Corporation Magnetic planar spiral and high aspect ratio inductors for power delivery in the glass-core of a package substrate
KR20240020914A (ko) * 2022-08-09 2024-02-16 엘지이노텍 주식회사 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917234A (en) * 1994-12-09 1999-06-29 Sony Corporation Semiconductor device
US20080150159A1 (en) * 2004-02-11 2008-06-26 Irwin Aberin Semiconductor Package with Perforated Substrate
US20090160071A1 (en) * 2007-12-20 2009-06-25 Geng-Shin Shen Die rearrangement package structure using layout process to form a compliant configuration
US20090244865A1 (en) * 2008-03-27 2009-10-01 Ibiden Co., Ltd Method for manufacturing multilayer printed wiring board
TWI352411B (en) * 2007-11-22 2011-11-11 Chipmos Technologies Inc Thinning method for fabricating dies arrangement p
TWI358804B (en) * 2007-11-30 2012-02-21 Chipmos Technologies Inc Multichip package structure and the forming method
CN103094234A (zh) * 2012-12-14 2013-05-08 华天科技（西安）有限公司 一种扩展引脚的Fan-out Panel Level BGA封装件及其制作工艺

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225687B1 (en) * 1999-09-02 2001-05-01 Intel Corporation Chip package with degassing holes
US8710634B2 (en) 2009-03-25 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof
US9685418B2 (en) 2014-03-11 2017-06-20 Mitsubishi Electric Corporation High-frequency package
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
JP2017109904A (ja) 2015-12-17 2017-06-22 株式会社村田製作所 ペロブスカイト型磁器組成物、ペロブスカイト型磁器組成物を含む配合組成物、ペロブスカイト型磁器組成物の製造方法、および積層セラミックコンデンサの製造方法
KR102017635B1 (ko) * 2016-03-25 2019-10-08 삼성전자주식회사 팬-아웃 반도체 패키지

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917234A (en) * 1994-12-09 1999-06-29 Sony Corporation Semiconductor device
US20080150159A1 (en) * 2004-02-11 2008-06-26 Irwin Aberin Semiconductor Package with Perforated Substrate
TWI352411B (en) * 2007-11-22 2011-11-11 Chipmos Technologies Inc Thinning method for fabricating dies arrangement p
TWI358804B (en) * 2007-11-30 2012-02-21 Chipmos Technologies Inc Multichip package structure and the forming method
US20090160071A1 (en) * 2007-12-20 2009-06-25 Geng-Shin Shen Die rearrangement package structure using layout process to form a compliant configuration
TWI345276B (en) * 2007-12-20 2011-07-11 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US20090244865A1 (en) * 2008-03-27 2009-10-01 Ibiden Co., Ltd Method for manufacturing multilayer printed wiring board
CN103094234A (zh) * 2012-12-14 2013-05-08 华天科技（西安）有限公司 一种扩展引脚的Fan-out Panel Level BGA封装件及其制作工艺

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