TW201926616A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW201926616A
TW201926616A TW107110259A TW107110259A TW201926616A TW 201926616 A TW201926616 A TW 201926616A TW 107110259 A TW107110259 A TW 107110259A TW 107110259 A TW107110259 A TW 107110259A TW 201926616 A TW201926616 A TW 201926616A
Authority
TW
Taiwan
Prior art keywords
metal member
layer
metal
electrical connection
fan
Prior art date
Application number
TW107110259A
Other languages
English (en)
Other versions
TWI680556B (zh
Inventor
金漢
金成漢
金碩煥
Original Assignee
南韓商三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電機股份有限公司 filed Critical 南韓商三星電機股份有限公司
Publication of TW201926616A publication Critical patent/TW201926616A/zh
Application granted granted Critical
Publication of TWI680556B publication Critical patent/TWI680556B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種扇出型半導體封裝，包括：半導體晶片，具有其上配置有連接墊的主動面以及與所述主動面相對的非主動面；包封體，包封所述半導體晶片的至少部分；連接構件，配置於所述半導體晶片的所述主動面上並包括電性連接至所述連接墊的重佈線層；鈍化層，配置於所述連接構件上並具有暴露所述重佈線層的至少部分的開口；金屬構件，配置於所述鈍化層的所述開口中並連接至所述暴露的重佈線層；以及電性連接結構，配置於所述鈍化層上並連接至所述金屬構件，其中所述電性連接結構的高度取決於所述金屬構件的尺寸而彼此階層式地分化。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種電性連接結構可從半導體晶片所配置的區域朝外延伸的扇出型半導體封裝。
相關申請案的交互參照
本申請案是基於並主張2017年12月1日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0164201號的優先權的權益，所述申請案的全部揭露內容以引用的方式併入本文中。
隨著電子裝置逐漸減少並在性能方面得到改善，對於儘管尺寸較小但展現較高性能水準的相關電子組件的需求也在增加。根據這樣的需求，已經研究了幾種用於在較低厚度下製造電子組件的積體電路（IC）封裝技術。然而，隨著電子裝置逐漸變薄，藉由控制電子組件的厚度來控制電子組件的翹曲變得更加困難。
傳統上，為了控制嵌入晶片的封裝基板的翹曲，已經控制了封裝基板中具有不同熱膨脹係數（coefficients of thermal expansion，CTE）的材料的厚度。然而，為了透過控制厚度來控制翹曲，存在厚度不可避免地增加的問題。另外，在要求電子組件逐漸變薄的情況下，透過控制厚度來控制翹曲的方式存在限制。
本揭露的一個態樣可提供一種翹曲被有效控制而不增加厚度的扇出型半導體封裝。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝，其中引入具有不同尺寸的金屬構件並且將電性連接結構連接到金屬構件以將電性連接結構的高度彼此階層式地分化。
根據本揭露的一個態樣，扇出型半導體封裝可包括：半導體晶片，具有其上配置有連接墊的主動面以及與所述主動面相對的非主動面；包封體，包封所述半導體晶片的至少部分；連接構件，配置於所述半導體晶片的所述主動面上並包括電性連接至所述連接墊的重佈線層；鈍化層，配置於所述連接構件上並具有暴露所述重佈線層的至少部分的開口；金屬構件，配置於所述鈍化層的所述開口中並連接至所述暴露的重佈線層；以及電性連接結構，配置於所述鈍化層上並連接至所述金屬構件，其中所述電性連接結構的高度取決於所述金屬構件的尺寸而彼此階層式地分化。例如，所述金屬構件可包括具有不同尺寸的第一金屬構件及第二金屬構件，並且電性連接結構可包括具有不同高度並分別連接至第一金屬構件及第二金屬構件的第一電性連接結構及第二電性連接結構。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或樣式化各組件的形狀、尺寸等。
在本文中，下側、下部、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部、上表面等是用來指涉與所述方向相反的方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」概念上包括物理連接及物理斷接的。應理解，當以例如「第一」及「第二」的用詞來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為說明電子裝置系統的一實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件不限於此，並且亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位靜態照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片自身可不被使用，及可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上可以是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，取決於半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有相對較小的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由球柵陣列基板2301重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般疊層封裝（POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如球柵陣列基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照圖式闡述不增加厚度而有效控制翹曲的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的一實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
圖11及圖12是圖9的扇出型半導體封裝的A部分、B部分及C部分的放大圖。
參照圖9到圖12，根據本揭露的例示性實施例的扇出型半導體封裝100A可包括：核心構件110，具有貫穿孔110H及多個配線層112a、配線層112b及配線層112c；半導體晶片120，配置於核心構件110的貫穿孔110H中，具有主動面及與所述主動面相對的非主動面，所述主動面上具有連接墊122；包封體130，覆蓋核心構件110及半導體晶片120的至少部分並填充貫穿孔110H的至少部分；連接構件140，配置於核心構件110及半導體晶片120的主動面上並包括電性連接至連接墊122的重佈線層142；鈍化層150，配置於連接構件140上並具有暴露重佈線層142的至少部分的開口151；金屬構件160，配置於鈍化層150的開口151中並連接至暴露的重佈線層142；電性連接結構170，配置於鈍化層150上並連接至金屬構件160；背側配線層132，配置於包封體130上；背側通孔133，貫穿包封體130的至少部分並將核心構件110的配線層112c及背側配線層132彼此連接；以及覆蓋層180，配置於包封體130上並覆蓋背側配線層132的至少部分。
同時，金屬構件160可包括具有不同尺寸的第一金屬構件160A、第二金屬構件160B及第三金屬構件160C，及電性連接結構170可包括具有不同高度並分別連接至第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C。鈍化層150中的開口151可包括其中分別配置第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一開口151A，第二開口151B及第三開口151C，並且第一開口151A、第二開口151B及第三開口151C的尺寸可彼此大致相同。更詳言之，在例示性實施例中，第一金屬構件160A、第二金屬構件160B及第三金屬構件160C可具有凸塊下金屬層（under bump metal layer，UBM）的形式，所述凸塊下金屬層包括配置於鈍化層150上的凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP，以及包括各自配置於鈍化層150的開口151A、開口151B及開口151C中並分別將暴露的重佈線層142與凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP彼此連接的凸塊下金屬層通孔160AV、凸塊下金屬層通孔160BV及凸塊下金屬層通孔160CV。
在這種情況下，第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP的橫截面的寬度，例如直徑Wa、直徑Wb及直徑Wc可彼此不同，因此分別連接至第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C的高度ha、高度hb及高度hc可彼此不同。例如，凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP的橫截面的寬度（例如：直徑Wa、直徑Wb及直徑Wc）可按照第一金屬構件160A、第二金屬構件160B至第三金屬構件160C的順序減小，因此分別連接至第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C的高度ha、高度hb及高度hc可按照第一金屬構件160A、第二金屬構件160B至第三金屬構件160C的順序增加。如上所述，取決於金屬構件160的尺寸，電子連接結構170的高度可彼此階層式地分化。在這種情況下，即使在如於圖19所繪示的扇出型半導體封裝中產生翹曲，電子連接結構170的高度可視翹曲而彼此階層式地分化，如於圖20所繪示的，以防止取決於翹曲的不潤濕缺陷，使得可在不增加扇出型半導體封裝100A的厚度的情況下有效地控制扇出型半導體封裝100A的翹曲。
尤其，藉由引入單獨的金屬構件160來控制電性連接結構170的高度。鈍化層150的開口151的尺寸維持為彼此大致相同，而不是控制鈍化層150的開口151的尺寸。因此，與簡單地控制開口151的尺寸的情況相比，電性連接結構170的可靠性可更優異。同時，為了控制扇出型半導體封裝100A的翹曲，可對這種階層式配置進行各種修改。作為實例，如於圖12所繪示的，可藉由隨著第一金屬構件160A、第二金屬構件160B及第三金屬構件160C遠離扇出型半導體封裝的中心而增加凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP的尺寸（例如：直徑Wa、直徑Wb及直徑Wc），將第一電性連接結構170A的高度ha、第二電性連接結構170B的高度hb及第三電性連接結構170C的高度hc設計為隨著第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C遠離扇出型半導體封裝的中心而減少。作為另一實例，與圖12所繪示的相反，可藉由隨著第一金屬構件160A、第二金屬構件160B及第三金屬構件160C遠離扇出型半導體封裝的中心而減少凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP的尺寸（例如：直徑Wa、直徑Wb及直徑Wc），將第一電性連接結構170A的高度ha、第二電性連接結構170B的高度hb及第三電性連接結構170C的高度hc設計為隨著第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C遠離扇出型半導體封裝的中心而增加。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
作為附加組件的核心構件110可視特定材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。當在核心構件110中形成配線層112a、配線層112b及配線層112c、通孔113a及通孔113b等時，扇出型半導體封裝100A可作為疊層封裝（POP）型封裝使用。核心構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中，使得半導體晶片120與核心構件110以預定距離彼此間隔。半導體晶片120的側表面可被核心構件110環繞。
核心構件110可包括：第一絕緣層111a；第一配線層112a，嵌入於第一絕緣層111a中以使其一個表面暴露；第二配線層112b，配置於第一絕緣層111a的另一個表面上，所述另一個表面相對於有第一配線層112a嵌入的第一絕緣層111a的一個表面；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第二配線層112b；以及第三配線層112c，配置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可透過各自貫穿第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b而彼此電性連接，並且可透過重佈線層142等電性連接至連接墊122。
絕緣層111a及絕緣層111b中每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
配線層112a、配線層112b及配線層112c可用於對半導體晶片120的連接墊122進行重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、配線層112b及配線層112c可視其對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、焊線接墊（wire pad）、電性連接結構接墊等。第二配線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。配線層112a、配線層112b及配線層112c中的每一者的厚度可大於重佈線層142的厚度。
通孔113a及通孔113b可將形成於不同層上的配線層112a、配線層112b及配線層112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔孔洞的壁面形成。同時，由於製程中的原因，所有通孔113a及通孔113b可具有方向彼此相同的錐形形狀。
半導體晶片120可為以整合於單一晶片中的數百至數百萬個或更多個元件的數量提供的積體電路（IC）。在這種情況下，積體電路可為記憶體晶片，比如記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位（analog-to-digital converter，ADC）轉換器、應用專用積體電路（application-specific integrated circuit，ASIC）等，但不限於此。
半導體晶片120可以主動晶圓為基礎而形成。在此情形下，本體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁（Al）等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，包封體130可填充鈍化層123與連接構件140之間的至少一部分空間。在這種情況下，可在一定程度上防止包封體130滲透入連接墊122的下表面的現象。亦可在其他需要的位置上進一步配置絕緣層（未繪示）等。半導體晶片120可為裸晶粒（bare die）。因此，連接墊122可與連接構件140的通孔143物理接觸。然而，當半導體晶片120不是應用處理器（application processor，AP）時，可進一步在半導體晶片120的主動面上形成單獨的重佈線層（未繪示），並可將凸塊（未繪示）等連接至連接墊122。
包封體130可保護核心構件110、半導體晶片120等。包封體130的包封形式不受特別限制，且可為包封體130環繞核心構件110的至少部分、半導體晶片120的至少部分等。例如，包封體130可覆蓋核心構件110及半導體晶片120的至少部分並填充貫穿孔110H的至少部分。同時，包封體130可填充貫穿孔110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲（buckling）情況。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體130中的每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像包封體（PIE）樹脂作為所述絕緣材料。
必要時，背側配線層132可配置於包封體130上。背側配線層132可透過貫穿包封體130的背側通孔133電性連接至核心構件110的配線層112c。背側配線層132中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。背側配線層132可取決於設計執行各種功能。舉例而言，背側配線層132可包括接地圖案、電源圖案、訊號圖案等。背側通孔133可具有錐形形狀，類似於核心構件110的通孔113a及通孔113b。
連接構件140可對半導體晶片120的連接墊122進行重佈線。數十至數百萬個具有各種功能的半導體晶片120的連接墊122可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括：絕緣層141，配置於核心構件110及半導體晶片120的主動面上；重佈線層142，配置於絕緣層141上；以及通孔143，貫穿絕緣層141並將連接墊122及重佈線層142彼此電性連接。在圖式中繪示了連接構件140包括多個絕緣層、多個重佈線層及多個通孔層的情況，但是連接構件140可取決於設計包括相較於圖式中所繪示的更少數量或更多數量的絕緣層、重佈線層及通孔層。
絕緣層141中的每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141中的每一者可為感光性絕緣層。當絕緣層141具有感光特性時，絕緣層141可形成為具有較低的厚度，且可更容易地達成通孔143的精細間距。絕緣層141中的每一者可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於實質上對連接墊122進行重佈線。重佈線層142中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案142a及接墊圖案142b。在圖式中，只有接墊圖案142a及接墊圖案142b被繪示為重佈線層142，但是如上所述的諸如接地圖案、電源圖案、訊號圖案等的圖案可以線形式或平面形式被設計作為重佈線層142。
通孔143可將形成於不同層中的重佈線層142、連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143中的每一者可以導電材料完全填充，或者導電材料亦可沿著各個通孔的壁面形成。同時，連接構件140的通孔143中的每一者可具有錐形形狀，其方向與核心構件110的通孔113a及通孔113b中的每一者的方向相反。通孔143可與連接墊122直接物理接觸。
鈍化層150可配置於連接構件140上。鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有開口151，以暴露連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口151之數量可為數十至幾百萬個。可在暴露的重佈線層142的表面上形成表面處理層。鈍化層150的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。
金屬構件160可配置於鈍化層150的開口151中。作為一個實例，金屬構件160可具有凸塊下金屬層的形式，所述凸塊下金屬層各自包括配置於鈍化層150上的凸塊下金屬層接墊160P以及配置於鈍化層150的開口151中並將暴露的重佈線層142及凸塊下金屬層接墊160P彼此連接的凸塊下金屬層通孔160V。電性連接結構170連接至金屬構件160，使得電性連接結構170的可靠性可得到改善。尤其，可藉由控制金屬構件160的尺寸來控制電性連接結構170的高度，使得可實現翹曲控制效果。
電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可透過電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由低熔點金屬形成，例如，諸如錫（Sn）-鋁（Al）-銅（Cu）等的焊料。然而，此僅為舉例說明，及電性連接結構170中的每一者的材料不限於此。電連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅（Cu）柱及焊料。當電連接結構170形成為單層結構時，電連接結構170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，及電性連接結構170不限於此。
電性連接結構170的數量、間隔、配置形式等不受特別限制，並可由本技術領域中具有通常知識者根據設計細節而充分修改。舉例而言，電連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更加優異。
電連接結構170中至少一者可配置在扇出區域中。扇出區域是指半導體晶片120所配置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
金屬構件160可包括具有不同尺寸的第一金屬構件160A、第二金屬構件160B及第三金屬構件160C，及電性連接結構170可包括具有不同高度並分別連接至第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C。鈍化層150中的開口151可包括其中分別配置第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一開口151A，第二開口151B及第三開口151C，並且第一開口151A、第二開口151B及第三開口151C的尺寸可彼此大致相同。更詳言之，在例示性實施例中，第一金屬構件160A、第二金屬構件160B及第三金屬構件160C可具有凸塊下金屬層的形式，所述凸塊下金屬層包括配置於鈍化層150上的凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP，以及包括各自配置於鈍化層150的開口151A、開口151B及開口151C中並分別將暴露的重佈線層142與凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP彼此連接的凸塊下金屬層通孔160AV、凸塊下金屬層通孔160BV及凸塊下金屬層通孔160CV。在這種情況下，第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP的橫截面的寬度，例如直徑Wa、直徑Wb及直徑Wc可彼此不同，因此分別連接至第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C的高度ha、高度hb及高度hc可彼此不同。例如，凸塊下金屬層接墊160AP、凸塊下金屬層接墊160BP及凸塊下金屬層接墊160CP的橫截面的寬度（例如：直徑Wa、直徑Wb及直徑Wc）可按照第一金屬構件160A、第二金屬構件160B至第三金屬構件160C的順序減小，因此分別連接至第一金屬構件160A、第二金屬構件160B及第三金屬構件160C的第一電性連接結構170A、第二電性連接結構170B及第三電性連接結構170C的高度ha、高度hb及高度hc可按照第一金屬構件160A、第二金屬構件160B至第三金屬構件160C的順序增加。
覆蓋層180可保護背側配線層132不受外部物理或化學損害。覆蓋層180可具有開口以暴露背側重佈線層132的至少部分。在覆蓋層180中形成的開口之數量可為數十至數千個。可在暴露的背側配線層132的表面上形成表面處理層。覆蓋層180的材料不受特別限制。舉例而言，可使用絕緣材料作為覆蓋層180的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。
同時，雖然圖式中未繪示，若有必要，貫穿孔110H的壁面上可形成金屬薄膜以散熱或阻擋電磁波。另外，若有必要，貫穿孔110H中可配置執行相同功能或不同功能的多個半導體晶片120。另外，若有必要，貫穿孔110H中可配置單獨的被動組件，例如電感器、電容器等。
圖13為說明扇出型半導體封裝的另一實例的剖面示意圖。
圖14為沿圖13的扇出型半導體封裝的剖線II-II’所截取的平面示意圖。
圖15及圖16是圖13的扇出型半導體封裝的D部分、E部分及F部分的放大圖。
參照圖13到圖16，在根據本揭露的另一例示性實施例的扇出型半導體封裝100B中，金屬構件160可包括具有不同尺寸的第四金屬構件160D、第五金屬構件160E及第六金屬構件160F，並且電性連接結構170可具有高度不同並分別連接至第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的第四電性連接結構170D、第五電性連接結構170E及第六電性連接結構170F。鈍化層150中的開口151可包括其中分別配置第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的第四開口151D、第五開口151E及第六開口151F，並且第四開口151D、第五開口151E及第六開口151F的尺寸可彼此大致相同。
更詳言之，在另一例示性實施例中，第四金屬構件160D、第五金屬構件160E及第六金屬構件160F可具有金屬柱的形式，所述金屬柱配置於鈍化層150的開口151D、開口151E及開口151F中以與開口151D、開口151E及開口151F的壁面間隔開。金屬柱可包括諸如銅的已知金屬。
在這種情況下，第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的金屬柱的橫截面及/或體積的寬度Wd、寬度We及寬度Wf可彼此不同，因此分別連接至第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的第四電性連接結構170D、第五電性連接結構170E及第六電性連接結構170F的高度hd、高度he及高度hf可彼此不同。在這種情況下，第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的金屬柱的橫截面及/或體積的寬度Wd、寬度We及寬度Wf可按照第四金屬構件160D、第五金屬構件160E至第六金屬構件160F的順序減小，因此分別連接至第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的第四電性連接結構170D、第五電性連接結構170E及第六電性連接結構170F的高度hd、高度he及高度hf可按照第四金屬構件160D、第五金屬構件160E至第六金屬構件160F的順序減小。如上所述，取決於金屬構件160的尺寸，電子連接結構170的高度可彼此階層式地分化。在這種情況下，即使在如於圖19所繪示的扇出型半導體封裝中產生翹曲，電子連接結構170的高度可視翹曲而彼此階層式地分化，如於圖20所繪示的，以防止不潤濕缺陷，使得可在不增加扇出型半導體封裝100B的厚度的情況下有效地控制扇出型半導體封裝100B的翹曲。
尤其，藉由在鈍化層150的開口151的尺寸保持為彼此大致相同的狀態下引入單獨的金屬構件160來控制電性連接結構170的高度，而不是藉由控制鈍化層150的開口151的尺寸來控制，電性連接結構170的可靠性因此可比簡單地控制開口151的尺寸的情況更優異。同時，為了控制扇出型半導體封裝100B的翹曲，可對這種階層式配置進行各種修改。作為實例，如於圖16所繪示的，可藉由隨著第四金屬構件160D、第五金屬構件160E及第六金屬構件160F變得遠離扇出型半導體封裝100B的中心而減少第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的金屬柱的橫截面及/或體積的寬度Wd、寬度We及寬度Wf，將第四電性連接結構170D的高度hd、第五電性連接結構170E的高度he及第六電性連接結構170F的高度hf設計為隨著第四電性連接結構170D、第五電性連接結構170E及第六電性連接結構170F遠離扇出型半導體封裝100B的中心而減少。作為另一個實例，與圖16所繪示的相反，可藉由隨著第四金屬構件160D、第五金屬構件160E及第六金屬構件160F變得遠離扇出型半導體封裝100B的中心而增加第四金屬構件160D、第五金屬構件160E及第六金屬構件160F的金屬柱的橫截面及/或體積的寬度Wd、寬度We及寬度Wf，將第四電性連接結構170D的高度hd、第五電性連接結構170E的高度he及第六電性連接結構170F的高度hf設計為隨著第四電性連接結構170D、第五電性連接結構170E及第六電性連接結構170F遠離扇出型半導體封裝100B的中心而增加。其他內容與上述內容重疊，因此省略其詳細描述。同時，根據上述例示性實施例的扇出型半導體封裝件100A的金屬構件160A、金屬構件160B及金屬構件160C的凸塊下金屬層的形式以及根據上述另一例示性實施例的扇出型半導體封裝100B的金屬構件160D、金屬構件160E及金屬構件160F的金屬柱的形式可彼此混合及使用。
根據本揭露的另一例示性實施例，藉由在鈍化層150的開口151的尺寸變化的狀態下引入單獨的金屬構件160來控制電性連接結構170的高度。
圖17為說明扇出型半導體封裝的另一實例的剖面示意圖。
圖18為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖17及圖18，根據其他例示性實施例的扇出型半導體封裝100C及100D可與上述根據例示性實施例的扇出型半導體封裝100A及根據另一例示性實施例的扇出型半導體封裝100B實質上相同，除了核心構件110包括：第一絕緣層111a；第一配線層112a，配置於第一絕緣層111a的第一表面上；第二配線層112b，配置於第一絕緣層111a的第二表面上；第二絕緣層111b，配置於第一絕緣層111a的第一表面上並覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a的第二表面上並覆蓋第二配線層112b；以及第四配線層112d，配置於第三絕緣層111c上。另外，核心構件110可包括：第一通孔113a，貫穿第一絕緣層111a並將第一配線層112a及第二配線層112b彼此電性連接；第二通孔113b，貫穿第二絕緣層111b並將第一配線層112a及第三配線層112c彼此電性連接；以及第三通孔113c，貫穿第三絕緣層111c並將第二配線層112b及第四配線層112d彼此電性連接。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可彼此電性連接，並且可電性連接至半導體晶片120的連接墊122。
絕緣層111a、絕緣層111b及絕緣層111c中的每一者的材料沒有特別限制。舉例而言，可使用絕緣材料作為絕緣層111a、絕緣層111b及絕緣層111c中每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
配線層112a、配線層112b、配線層112c及配線層112d可用於對半導體晶片120的連接墊122進行重佈線。配線層112a、配線層112b、配線層112c及配線層112d中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、配線層112b、配線層112c及配線層112d可視其對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b、配線層112c及配線層112d可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b、配線層112c及配線層112d可包括通孔接墊、焊線接墊（wire pad）、電性連接結構接墊等。第一配線層112a及第二配線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度。配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142的厚度。
通孔113a、通孔113b及通孔113c可將形成於不同層上的配線層112a、配線層112b、配線層112c及配線層112d彼此電性連接，從而在核心構件110中形成電性通路。通孔113a、通孔113b及通孔113c中每一者的材料可為導電材料。通孔113a、通孔113b及通孔113c中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔孔洞的壁面形成。第一通孔113a可具有沙漏形狀，並且第二通孔113b及第三通孔113c可具有方向彼此相反的錐形形狀。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電（PID）膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑以及貫穿第三絕緣層111c的第三通孔113c的直徑。其他內容與上述內容重疊，因此省略其詳細描述。
如上所述，根據本揭露的例示性實施例，可提供一種易於控制翹曲而不增加厚度的扇出型半導體封裝。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。
100A‧‧‧扇出型半導體封裝
100B‧‧‧扇出型半導體封裝
100C‧‧‧扇出型半導體封裝
100D‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110H‧‧‧貫穿孔
111a‧‧‧絕緣層
111b‧‧‧絕緣層
111c‧‧‧絕緣層
112a‧‧‧配線層
112b‧‧‧配線層
112c‧‧‧配線層
112d‧‧‧配線層
113a‧‧‧通孔
113b‧‧‧通孔
113c‧‧‧通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
132‧‧‧背側配線層
133‧‧‧背側通孔
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
151‧‧‧開口
151A‧‧‧開口
151B‧‧‧開口
151C‧‧‧開口
151D‧‧‧開口
151E‧‧‧開口
151F‧‧‧開口
160‧‧‧金屬構件
160A‧‧‧金屬構件
160B‧‧‧金屬構件
160C‧‧‧金屬構件
160D‧‧‧金屬構件
160E‧‧‧金屬構件
160F‧‧‧金屬構件
160AP‧‧‧凸塊下金屬層接墊
160BP‧‧‧凸塊下金屬層接墊
160CP‧‧‧凸塊下金屬層接墊
160AV‧‧‧凸塊下金屬層通孔
160BV‧‧‧凸塊下金屬層通孔
160CV‧‧‧凸塊下金屬層通孔
170‧‧‧電性連接結構
170A‧‧‧電性連接結構
170B‧‧‧電性連接結構
170C‧‧‧電性連接結構
170D‧‧‧電性連接結構
170E‧‧‧電性連接結構
170F‧‧‧電性連接結構
180‧‧‧覆蓋層
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1121‧‧‧半導體封裝
1130‧‧‧照相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧配線圖案
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧球柵陣列基板
2302‧‧‧球柵陣列基板
2500‧‧‧主板
2243h‧‧‧通孔孔洞
A‧‧‧部分
B‧‧‧部分
C‧‧‧部分
D‧‧‧部分
E‧‧‧部分
F‧‧‧部分
ha‧‧‧高度
hb‧‧‧高度
hc‧‧‧高度
hd‧‧‧高度
he‧‧‧高度
hf‧‧‧高度
Wa‧‧‧直徑
Wb‧‧‧直徑
Wc‧‧‧直徑
Wd‧‧‧寬度
We‧‧‧寬度
Wf‧‧‧寬度
I-I'‧‧‧剖線
II-II'‧‧‧剖線
根據以下結合所附圖式的詳細闡述，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，其中： 圖1為說明電子裝置系統的一實例的方塊示意圖。 圖2為說明電子裝置的一實例的立體示意圖。 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為說明扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為說明扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為說明扇出型半導體封裝的剖面示意圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為說明扇出型半導體封裝的一實例的剖面示意圖。 圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。 圖11及圖12是圖9的扇出型半導體封裝的A部分、B部分及C部分的放大圖。 圖13為說明扇出型半導體封裝的另一實例的剖面示意圖。 圖14為沿圖13的扇出型半導體封裝的剖線II-II’所截取的平面示意圖。 圖15及圖16是圖13的扇出型半導體封裝的D部分、E部分及F部分的放大圖。 圖17為說明扇出型半導體封裝的另一實例的剖面示意圖。 圖18為說明扇出型半導體封裝的另一實例的剖面示意圖。 圖19是說明在扇出型半導體封裝中產生的翹曲的示意圖。以及 圖20為說明根據本揭露的扇出型半導體封裝的翹曲控制效果的剖面示意圖。

Claims (21)

  1. 一種扇出型半導體封裝，包括： 半導體晶片，具有其上配置有連接墊的主動面以及與所述主動面相對的非主動面； 包封體，包封所述半導體晶片的至少部分； 連接構件，配置於所述半導體晶片的所述主動面上並包括電性連接至所述連接墊的重佈線層； 鈍化層，配置於所述連接構件上並具有暴露所述重佈線層的至少部分的開口； 金屬構件，配置於所述鈍化層的所述開口中並連接至所述暴露的重佈線層；以及 電性連接結構，配置於所述鈍化層上並連接至所述金屬構件， 所述電性連接結構包括彼此高度不同並連接至所述金屬構件的第一電性連接結構及第二電性連接結構。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述金屬構件包括彼此尺寸不同的第一金屬構件及第二金屬構件。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述鈍化層的所述開口包括其中分別配置有所述第一金屬構件及所述第二金屬構件的第一開口及第二開口，且 第一開口及第二開口的橫截面的寬度彼此相同。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一金屬構件及所述第二金屬構件各自包括凸塊下金屬層（UBM），所述凸塊下金屬層分別包括：配置於所述鈍化層上的凸塊下金屬層接墊以及配置於所述鈍化層的所述開口中並將所述暴露的重佈線層及所述凸塊下金屬層接墊彼此連接的凸塊下金屬層通孔，且 所述第一金屬構件及所述第二金屬構件之間的所述凸塊下金屬層接墊的橫截面的寬度彼此不同。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第一金屬構件的所述凸塊下金屬層接墊的橫截面的寬度大於所述第二金屬構件的所述凸塊下金屬層接墊的橫截面的寬度，且 連接至所述第一金屬構件的所述第一電性連接結構的高度小於連接至所述第二金屬構件的所述第二電性連接結構的高度。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述金屬構件進一步包括具有與所述第一金屬構件及所述第二金屬構件的尺寸不同的尺寸的第三金屬構件， 所述電性連接結構進一步包括連接至所述第三金屬構件並且具有與所述第一電性連接結構及所述第二電性連接結構的高度不同的高度的第三電性連接結構， 所述第三金屬構件包括凸塊下金屬層，所述凸塊下金屬層包括：配置於所述鈍化層上的凸塊下金屬層接墊以及配置於所述鈍化層的所述開口中並將所述暴露的重佈線層及所述凸塊下金屬層接墊彼此連接的凸塊下金屬層通孔， 所述第三金屬構件的所述凸塊下金屬層接墊的橫截面的寬度小於所述第二金屬構件的所述凸塊下金屬層接墊的橫截面的寬度，且 連接至所述第三金屬構件的所述第三電性連接結構的高度大於連接至所述第二金屬構件的所述第二電性連接結構的高度。
  7. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一金屬構件及所述第二金屬構件各自包括分別配置於所述鈍化層的所述開口中以與所述開口的壁面隔開的金屬柱，且 所述第一金屬構件及所述第二金屬構件之間的所述金屬柱的橫截面的寬度彼此不同。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一金屬構件的所述金屬柱的橫截面的寬度大於所述第二金屬構件的所述金屬柱的橫截面的寬度，且 連接至所述第一金屬構件的所述金屬柱的所述第一電性連接結構的高度大於連接至所述第二金屬構件的所述金屬柱的所述第二電性連接結構的高度。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述金屬構件進一步包括具有與所述第一金屬構件及所述第二金屬構件的尺寸不同的尺寸的第三金屬構件， 所述電性連接結構進一步包括連接至所述第三金屬構件並且具有與所述第一電性連接結構及所述第二電性連接結構的高度不同的高度的第三電性連接結構， 所述第三金屬構件包括配置於所述鈍化層的所述開口中以與所述開口的壁面隔開的金屬柱， 所述第三金屬構件的所述金屬柱的橫截面的寬度小於所述第二金屬構件的所述金屬柱的橫截面的寬度，且 連接至所述第三金屬構件的所述金屬柱的所述第三電性連接結構的高度小於連接至所述第二金屬構件的所述金屬柱的所述第二電性連接結構的高度。
  10. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一金屬構件及所述第二金屬構件包括分別配置於所述鈍化層的所述開口中以與所述開口的壁面隔開的金屬柱，且 所述第一金屬構件及所述第二金屬構件的所述金屬柱的體積彼此不同。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一金屬構件的所述金屬柱的體積大於所述第二金屬構件的金屬柱的體積，且 連接至所述第一金屬構件的所述金屬柱的所述第一電性連接結構的高度大於連接至所述第二金屬構件的所述金屬柱的所述第二電性連接結構的高度。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述金屬構件進一步包括具有與所述第一金屬構件及所述第二金屬構件的尺寸不同的尺寸的第三金屬構件， 所述電性連接結構進一步包括連接至所述第三金屬構件並且具有與所述第一電性連接結構及所述第二電性連接結構的高度不同的高度的第三電性連接結構， 所述第三金屬構件包括配置於所述鈍化層的所述開口中以與所述開口的壁面隔開的金屬柱， 所述第三金屬構件的所述金屬柱的體積小於所述第二金屬構件的所述金屬柱的體積，且 連接至所述第三金屬構件的所述金屬柱的所述第三電性連接結構的高度小於連接至所述第二金屬構件的所述金屬柱的所述第二電性連接結構的高度。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括具有貫穿孔的核心構件， 其中所述半導體晶片配置於所述核心構件的所述貫穿孔中，且 所述包封體覆蓋所述核心構件的至少部分並填充所述貫穿孔的至少部分。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述核心構件包括：第一絕緣層；第一配線層，嵌入於所述第一絕緣層中以使其一個表面暴露；第二配線層，配置於所述第一絕緣層的另一個表面上，所述另一個表面相對於有所述第一配線層嵌入的所述第一絕緣層的一個表面；第二絕緣層，配置於所述第一絕緣層上並覆蓋所述第二配線層；以及第三配線層，配置於所述第二絕緣層上， 所述第一配線層、所述第二配線層及所述第三配線層彼此電性連接，且 所述第一配線層、所述第二配線層及所述第三配線層電性連接至所述連接墊。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一配線層及所述第二配線層藉由貫穿所述第一絕緣層的第一通孔彼此電性連接，並且所述第二配線層及所述第三配線層藉由貫穿所述第二絕緣層的第二通孔彼此電性連接，所述第一通孔及所述第二通孔具有彼此方向相同的錐形形狀。
  16. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述核心構件包括：第一絕緣層；第一配線層，配置於所述第一絕緣層的第一表面上；以及第二配線層，配置於所述第一絕緣層的第二表面上， 所述第一配線層及所述第二配線層彼此電性連接，且 所述第一配線層及所述第二配線層電性連接至所述連接墊。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述核心構件進一步包括：第二絕緣層，配置於所述第一絕緣層的所述第一表面上並覆蓋所述第一配線層；第三配線層，配置於所述第二絕緣層上；第三絕緣層，配置於所述第一絕緣層的所述第二表面上並覆蓋所述第二配線層；以及第四配線層，配置於所述第三絕緣層上，且 所述第一配線層、所述第二配線層、所述第三配線層及所述第四配線層彼此電性連接，且 所述第一配線層、所述第二配線層、所述第三配線層及所述第四配線層電性連接至所述連接墊。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述第一配線層及所述第二配線層藉由貫穿所述第一絕緣層的第一通孔彼此電性連接，所述第一配線層及所述第三配線層藉由貫穿所述第二絕緣層的第二通孔彼此電性連接，及所述第二配線層及所述第四配線層藉由貫穿所述第三絕緣層的第三通孔彼此電性連接， 其中所述第一通孔具有沙漏形狀，並且第二通孔及第三通孔具有方向彼此相反的錐形形狀。
  19. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述鈍化層的所述開口包括其中分別配置有所述第一金屬構件及所述第二金屬構件的第一開口及第二開口，且 所述第一開口及所述第二開口的橫截面的寬度彼此不同。
  20. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述電性連接結構的高度以從所述扇出型半導體封裝的中心部分朝向周圍的方向減小。
  21. 一種扇出型半導體封裝，包括： 半導體晶片，具有其上配置有連接墊的主動面以及與所述主動面相對的非主動面； 包封體，包封所述半導體晶片的至少部分； 連接構件，配置於所述半導體晶片的所述主動面上並包括電性連接至所述連接墊的重佈線層； 鈍化層，配置於所述連接構件上並具有暴露所述重佈線層的至少部分的開口； 金屬構件，配置於所述鈍化層的所述開口中並連接至所述暴露的重佈線層；以及 電性連接結構，配置於所述鈍化層上並連接至所述金屬構件， 其中所述電性連接結構的高度取決於所述金屬構件的尺寸而彼此階層式地分化。
TW107110259A 2017-12-01 2018-03-26 扇出型半導體封裝 TWI680556B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??10-2017-0164201 2017-12-01
KR10-2017-0164201 2017-12-01
KR1020170164201A KR101892876B1 (ko) 2017-12-01 2017-12-01 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW201926616A true TW201926616A (zh) 2019-07-01
TWI680556B TWI680556B (zh) 2019-12-21

Family

ID=63454135

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107110259A TWI680556B (zh) 2017-12-01 2018-03-26 扇出型半導體封裝

Country Status (3)

Country Link
US (1) US10692818B2 (zh)
KR (1) KR101892876B1 (zh)
TW (1) TWI680556B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
KR102513085B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 반도체 패키지
KR20200103468A (ko) 2019-02-25 2020-09-02 삼성전자주식회사 반도체 칩의 연결구조체 제조 방법 및 반도체 패키지 제조 방법
KR102631356B1 (ko) * 2019-11-14 2024-01-31 삼성전자주식회사 반도체 패키지
KR20220009094A (ko) 2020-07-15 2022-01-24 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060092687A (ko) 2005-02-18 2006-08-23 엘지전자 주식회사 비지에이 반도체 패키지 및 그 실장 구조
JP2007067129A (ja) 2005-08-31 2007-03-15 Canon Inc 半導体装置の実装構造
TWI263351B (en) * 2005-09-20 2006-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
JP2007123524A (ja) 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
WO2009118950A1 (ja) * 2008-03-27 2009-10-01 イビデン株式会社 多層プリント配線板の製造方法
EP2184054A1 (en) 2008-11-08 2010-05-12 Lipoxen Technologies Limited Small Interfering RNA Delivery
US9875911B2 (en) 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US8264089B2 (en) * 2010-03-17 2012-09-11 Maxim Integrated Products, Inc. Enhanced WLP for superior temp cycling, drop test and high current applications
US8987897B2 (en) 2010-11-24 2015-03-24 Mediatek Inc. Semiconductor package
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9385098B2 (en) 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
US9064705B2 (en) 2012-12-13 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging with interposers
TWI489603B (zh) 2013-01-18 2015-06-21 中原大學 可堆疊式中介基板
US8946884B2 (en) 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
US9111947B2 (en) * 2013-06-04 2015-08-18 Intel Deutschland Gmbh Chip arrangement with a recessed chip housing region and a method for manufacturing the same
KR20160131170A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9793231B2 (en) * 2015-06-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under bump metallurgy (UBM) and methods of forming same
KR101707931B1 (ko) * 2015-08-07 2017-02-17 주식회사 에스에프에이반도체 저항 측정용 재배선층을 갖는 웨이퍼 레벨 패키지 및 상기 저항 측정용 재배선층을 이용하여 상기 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법
KR102384863B1 (ko) * 2015-09-09 2022-04-08 삼성전자주식회사 반도체 칩 패키지 및 이의 제조 방법
US10157808B2 (en) * 2017-03-30 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming package structure

Also Published As

Publication number Publication date
US20190172793A1 (en) 2019-06-06
TWI680556B (zh) 2019-12-21
KR101892876B1 (ko) 2018-08-28
US10692818B2 (en) 2020-06-23

Similar Documents

Publication Publication Date Title
US10283439B2 (en) Fan-out semiconductor package including electromagnetic interference shielding layer
TWI645526B (zh) 扇出型半導體裝置
CN110137149B (zh) 扇出型半导体封装件
TWI674651B (zh) 扇出型半導體封裝
TWI673833B (zh) 扇出型半導體封裝
TW201919176A (zh) 扇出型半導體封裝
TWI672752B (zh) 扇出型半導體封裝以及包含該封裝的封裝堆疊
TWI670822B (zh) 扇出型半導體封裝
TW201917831A (zh) 扇出型半導體封裝
TWI703706B (zh) 扇出型半導體封裝
TWI680556B (zh) 扇出型半導體封裝
TW201917839A (zh) 扇出型半導體封裝
TW201841313A (zh) 扇出型半導體封裝
TWI671867B (zh) 扇出型半導體封裝
TWI702697B (zh) 半導體封裝
TWI712127B (zh) 扇出型半導體封裝
TWI684257B (zh) 扇出型半導體封裝
TWI670812B (zh) 扇出型半導體封裝
TWI683406B (zh) 扇出型半導體封裝
TWI658560B (zh) 扇出型半導體封裝
TW201824471A (zh) 扇出型半導體封裝
TW201917850A (zh) 扇出型半導體封裝
US20200027833A1 (en) Electronic Component Package
TWI689051B (zh) 扇出型半導體封裝
TW201926622A (zh) 扇出型半導體封裝