TWI670812B - 扇出型半導體封裝 - Google Patents

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薛鏞津
姜明杉
高永寬
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南韓商三星電子股份有限公司
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    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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Abstract

扇出型半導體封裝包括核心構件，所述核心構件具有其 中配置有半導體晶片的貫穿孔。所述半導體晶片具有其上配置有連接墊的主動面以及與所述主動面相對的非主動面。包封體包封所述半導體晶片的至少部分。連接構件配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層。鈍化層配置於所述連接構件上。所述扇出型半導體封裝進一步具有槽孔，所述槽孔與所述貫穿孔隔開且穿透所述核心構件或所述鈍化層的至少部分。

Description

扇出型半導體封裝
本揭露是有關於一種扇出型半導體封裝。
[相關申請案的交叉引用]
本申請案主張2017年11月29日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0161754號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體封裝經由在其形狀上的變化而持續輕薄化，且越來越受依賴以提供包括系統級封裝(SiP)功能性的複雜功能性。
被建議來滿足上所述技術需求的封裝技術的一種類型是扇出型半導體封裝。此種扇出型半導體封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實施多個引腳。
同時，在這種扇出型半導體封裝的情況下，形成半導體晶片、重佈線層等的材料彼此不同。結果，可能發生諸如由於熱膨脹係數(CTE)的差異而引起的翹曲的缺陷。
本揭露的一個態樣可提供一種藉由具有槽孔而展現出減少的翹曲的扇出型半導體封裝。
根據本揭露的一個態樣，填充有不同材料的槽孔可於扇出型半導體封裝的核心構件或鈍化層中的至少一者中形成。
根據本揭露的一個態樣，扇出型半導體封裝可包括核心構件，所述核心構件具有其中配置有半導體晶片的貫穿孔。所述半導體晶片具有其上配置有連接墊的主動面以及與所述主動面相對的非主動面。包封體包封所述半導體晶片的至少部分，連接構件配置於所述半導體晶片的所述主動面上且包括電性連接至所述半導體晶片的所述連接墊的重佈線層。鈍化層配置於所述連接構件上。所述扇出型半導體封裝進一步具有槽孔，所述槽孔與所述貫穿孔隔開且穿透所述核心構件或所述鈍化層的至少部分。
100A‧‧‧扇出型半導體封裝
100B‧‧‧扇出型半導體封裝
100C‧‧‧扇出型半導體封裝
100D‧‧‧扇出型半導體封裝
100E‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧絕緣層
111b‧‧‧絕緣層
111c‧‧‧絕緣層
112a‧‧‧配線層
112b‧‧‧配線層
112c‧‧‧配線層
112d‧‧‧配線層
113a‧‧‧通孔
113b‧‧‧通孔
113c‧‧‧通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
140‧‧‧連接構件
141a‧‧‧絕緣層
141b‧‧‧絕緣層
141c‧‧‧絕緣層
142a‧‧‧重佈線層
142b‧‧‧重佈線層
142c‧‧‧重佈線層
143a‧‧‧通孔
143b‧‧‧通孔
143c‧‧‧通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
100‧‧‧半導體封裝
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧組件
1130‧‧‧照相機
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧配線圖案
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧中介基板
2302‧‧‧中介基板
2500‧‧‧主板
2243h‧‧‧通孔孔洞
I-I'‧‧‧線
II-II'‧‧‧線
LB1‧‧‧水平高度
LB2‧‧‧水平高度
SL‧‧‧槽孔
SL1‧‧‧槽孔
SL1a‧‧‧槽孔
SL1b‧‧‧槽孔
SL1c‧‧‧槽孔
SL1d‧‧‧槽孔
SL2‧‧‧槽孔
SL2a‧‧‧槽孔
SL2b‧‧‧槽孔
SL2c‧‧‧槽孔
SL2d‧‧‧槽孔
根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及其他優點，在所附圖式中：圖1為說明電子裝置系統的實例的方塊示意圖。
圖2為說明電子裝置的實例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為說明安裝於中介基板上並最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
圖6為說明嵌入在中介基板中並最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
圖7為說明扇出型半導體封裝的剖面示意圖。
圖8為說明安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
圖9為說明扇出型半導體封裝的實例的剖面示意圖。
圖10A及圖10B為沿圖9的扇出型半導體封裝的線I-I'及線II-II'所截取的平面示意圖。
圖11及圖12為說明扇出型半導體封裝的其他實例的剖面示意圖。
圖13為說明扇出型半導體封裝的另一實例的剖面示意圖。
圖14為說明扇出型半導體封裝的另一實例的剖面示意圖。
在下文中，將參照所附圖式闡述例示性實施例。在所附圖式中，為清晰起見，可誇大或風格化組件的形狀、尺寸等。
電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、 網路相關組件1030以及其他組件1040等。這些組件可穿過各種訊號線1090連接至以下將說明的其他組件。
晶片相關組件1020或晶片組可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020不限於此，亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括支援使用各種協定的通訊的組件，所述協定諸如無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境( enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040不限於此，且亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅 盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件中的應用處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片一般不自己使用，取而代之的是於電子裝置等中封裝並以封裝狀態使用。
一般使用半導體封裝的原因在於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且可有利地藉由封裝提供用於緩衝半導體和主板之間的電路寬度差異的封裝技術。
取決於半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形 成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，(取決於半導體晶片2220的尺寸)可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片的覆蓋區(footprint)或半導體晶片區域內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已經以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝中的半導體晶片的覆蓋區或半導體晶片區域內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝未必可在電子裝置的主板上直接安裝並使用。原因在於即使在藉由重佈線製程而增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明安裝於中介基板上並最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
圖6為說明嵌入在中介基板中並最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在安裝於中介基板2301上的同時最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可由扇入型半導體封裝2200嵌入於其中的中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側或邊緣可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在這種情況下，連接構件2140可以在半導體晶片2120及包封體2130兩者下方延伸。可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上或絕緣層2141中的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片的覆蓋區或半導體晶片的區域之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片的覆蓋區內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局( standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100可安裝在電子裝置的主板2500上而無需使用單獨的中介基板等。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
圖9為說明扇出型半導體封裝的實例的剖面示意圖。
圖10A及圖10B為沿圖9的扇出型半導體封裝的線I-I'及線II-II'所截取的平面示意圖。
參照圖9、圖10A及圖10B，根據例示性實施例的扇出型半導體封裝100A可包括：核心構件110，具有貫穿孔110H；半導體晶片120，配置於核心構件110的貫穿孔110H中，且具有其上配置有連接墊122的主動面及相對於所述主動面的非主動面；包封體，包封核心構件110及半導體晶片120的至少部分；連接構件140，配置於核心構件110及半導體晶片120的主動面上；鈍化層150，配置於連接構件140上；凸塊下金屬層160，配置於鈍化層150的開口151中；以及電性連接結構170，配置於鈍化層150上且連接至凸塊下金屬層160。
扇出型半導體封裝100A可具有配置於核心構件110中在貫穿孔110H外側處的第一槽孔SL1以及形成於鈍化層150中的第二槽孔SL2。第一槽孔SL1及第二槽孔SL2可填充有與第一槽孔SL1及第二槽孔SL2周圍的核心構件110或鈍化層150的材料不同的材料。在扇出型半導體封裝100A中，核心構件110、半導體晶片120、包封體130以及連接構件140的熱膨脹係數可彼此不同，使得核心構件110的上部及下部的熱膨脹係數可能彼此不對稱，因此可能發 生例如翹曲的缺陷。然而，藉由在核心構件110中形成第一槽孔SL1以及在鈍化層150中形成第二槽孔SL2可減輕由於熱膨脹係數的差異而引起的應力的發生，從而減少翹曲的發生。
第一槽孔SL1可配置於核心構件110中且填充有與核心構件110的材料不同的材料。第一槽孔SL1可如所繪示的填充有包封體130，但不限於此。第一槽孔SL1可穿透核心構件110的至少部分，並且可如所繪示的穿透核心構件110的整個厚度。在這種情況下，第一槽孔SL1的下表面可與連接構件140接觸。第一槽孔SL1在平面上可具有各種形狀，例如一或多個矩形形狀、彎曲的四邊形形狀、十字形狀、線形狀等，如於圖10A所繪示的。第一槽孔SL1的形狀及佈局不限於圖式中繪示者，並且可根據例示性實施例進行各種變化。具體而言，第一槽孔SL1可配置於扇出型半導體封裝100A中應力(例如，由熱膨脹所引起的)相對高度集中的區域中。
第二槽孔SL2可形成於鈍化層150中並且具有向外(及向下)敞開的形式。也就是說，第二槽孔SL2的內部可填充有空氣。第二槽孔SL2可穿透鈍化層150的至少部分，並且可如所繪示的穿透鈍化層150的整個厚度。在這種情況下，連接構件140的第三(或其他最下面的)絕緣層141c可經由第二槽孔SL2的端部而暴露。根據例示性實施例，第二槽孔SL2也可部分地延伸到連接構件140的絕緣層141a、絕緣層141b及/或絕緣層141c中。第二槽孔SL2在平面上可具有各種形狀，例如一或多個矩形形狀、彎曲的四邊形形狀、十字形狀、線形狀等，如於圖10B所繪示的。第二槽孔SL2的形狀及佈局不限於圖式中繪示者，並且可根據例示性實施例進 行各種變化。具體而言，第二槽孔SL2可配置於扇出型半導體封裝100A中應力相對高度集中的區域中。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別的組件。
核心構件110可視特定材料而進一步改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。當貫通佈線(through-wirings)等形成於核心構件110中時，扇出型半導體封裝100A可作為疊層封裝(POP)型封裝使用。核心構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中，使得半導體晶片120與核心構件110以預定距離彼此隔開。半導體晶片120的側表面可被核心構件110環繞。然而，此形式僅為舉例說明，並可經各式修改以具有其他形式，且核心構件110可依此形式執行另一功能。
核心構件110可包括絕緣層111。可使用絕緣材料作為絕緣層111的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。這樣的核心構件110可用作支撐構件。
第一槽孔SL1可配置於核心構件110中。如於圖10A所繪示的，第一槽孔SL1可配置於半導體晶片120的本體121周圍。第一 槽孔SL1可包括：配置於扇出型半導體封裝100A的角落處的槽孔SL1a、呈一列配置於半導體晶片120兩側處的矩形槽孔SL1b、呈長線形狀配置於半導體晶片120兩側(與矩形槽孔SL1b所配置的半導體晶片120的兩側不同的兩側)處的槽孔SL1c以及配置於半導體晶片120與槽孔SL1c之間的十字形槽孔SL1d。然而，這樣的第一槽孔SL1的佈局是示例，並且可考量扇出型半導體封裝100A中的組件的材料、翹曲趨勢等而進行配置。例如，第一槽孔SL1可以高密度配置於核心構件110的體積相對較大的區域中。第一槽孔SL1可配置為穿透核心構件110的整體(例如，整個厚度)，或者可配置為穿透核心構件110的至少部分(例如，核心構件的厚度的至少部分)。例如，根據例示性實施例，第一槽孔SL1可配置為由核心構件110的上表面僅凹陷預定深度。具體而言，在第一槽孔SL1穿透核心構件110的整體的情況下，第一槽孔SL1可以與形成貫穿孔110H的製程相同的製程形成。結果，第一槽孔SL1可具有與貫穿孔110H的深度相同的深度。
半導體晶片120可為提供整合於單一晶片中的數百至數百萬個或更多個元件的積體電路(IC)。在此情況下，舉例而言，所述積體電路可為處理器晶片(更具體而言，應用處理器(AP))，例如中央處理器(比如中央處理單元(CPU))、圖形處理器(比如圖形處理單元(GPU))、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨 機存取記憶體(DRAM))、非揮發性記憶體(比如唯讀記憶體(ROM))、快閃記憶體等。另外，上述元件也可彼此組合並配置於半導體晶片120中。
半導體晶片120可以主動晶圓為基礎形成。在此情形下，本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在本體121上或本體121中形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁(Al)等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲透入連接墊122的下表面的現象。亦可在其他適當的位置中進一步配置絕緣層(未繪示)等。半導體晶片120可為裸晶粒(bare die)，如果需要的話，可進一步在半導體晶片120的主動面上形成重佈線層(未繪示)，並可將凸塊(未繪示)等連接至連接墊122。
包封體130可保護核心構件110、半導體晶片120等。包封體130的包封形式不受特別限制，而可為包封體130環繞核心構件110、半導體晶片120等的至少部分的形式。例如，包封體130可覆蓋核心構件110及半導體晶片120的非主動面，且可填充在貫穿孔110H的壁與半導體晶片120的側表面之間的空間以及填充第一槽孔SL1。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件140之間的至少一部分空間。包封體130可填充貫穿孔110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎 曲。另外，包封體130選擇性地填充第一槽孔SL1，使得扇出型半導體封裝100A中的應力可減輕並且與核心構件110的黏合可增加。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是熱固性樹脂或熱塑性樹脂浸入有玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料與無機填料的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
連接構件140可將半導體晶片120的連接墊122重佈線。數十至數百個具有各種功能的半導體晶片120的連接墊122可藉由連接構件140進行重佈線，且取決於其功能，可透過電性連接結構170向外物理連接或電性連接。連接構件140可包括：配置於核心構件110及半導體晶片120的主動面上的第一絕緣層141a、配置於第一絕緣層141a上的第一重佈線層142a、將第一重佈線層142a與半導體晶片120的連接墊122彼此連接的第一通孔143a、配置於第一絕緣層141a上的第二絕緣層141b、配置於第二絕緣層141b上的第二重佈線層142b、貫穿第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接的第二通孔143b、配置於第二絕緣層141b上的第三絕緣層141c、配置於第三絕緣層141c上的第三重佈線層142c以及貫穿第三絕緣層141c並將第二重佈線層142b與第三重佈線層142c彼此連接的第三通孔143c。第一重佈線層142a、 第二重佈線層142b及第三重佈線層142c可彼此電性連接以及電性連接至連接墊122。
可使用絕緣材料作為絕緣層141a、絕緣層141b及絕緣層141c中每一者的材料。在此情況下，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141a、絕緣層141b及絕緣層141c可為感光性絕緣層。當絕緣層141a、絕緣層141b及絕緣層141c具有感光特性時，絕緣層141a、絕緣層141b及絕緣層141c可形成為具有較小的厚度，且可更容易達成通孔143a、通孔143b及通孔143c的精密間距。絕緣層141a、絕緣層141b及絕緣層141c可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a、絕緣層141b及絕緣層141c為多層時，絕緣層141a、絕緣層141b及絕緣層141c的材料可為彼此相同，且如果適當的話可替代地為彼此不同。當絕緣層141a、絕緣層141b及絕緣層141c為多層時，絕緣層141a、絕緣層141b及絕緣層141c可視製程而彼此整合，使得絕緣層之間的邊界亦可為不明顯。在一些情況下，可形成比圖中所繪示的絕緣層更多數量的絕緣層。
重佈線層142a、重佈線層142b及重佈線層142c可用於對連接墊122實質上進行重佈線。重佈線層142a、重佈線層142b及重佈線層142c中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142a、重佈線層142b及重佈線層142c可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a、重佈線層142b及重佈線層142c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接 地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a、重佈線層142b及重佈線層142c可包括通孔接墊圖案、電性連接結構接墊圖案等。
通孔143a、通孔143b及通孔143c可將形成於不同層上的重佈線層142a、重佈線層142b、重佈線層142c及連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。通孔143a、通孔143b及通孔143c中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143a、通孔143b及通孔143c中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔的壁面形成。另外，通孔143a、通孔143b及通孔143c中每一者可具有各種形狀中的任何形狀，例如錐形形狀，圓柱形形狀等。
鈍化層150可保護連接構件140免受外部物理性或化學性影響。鈍化層150可具有開口151，開口151暴露連接構件140的第三(或最下面的)重佈線層142c的至少部分。在鈍化層150中所形成的開口151的數量可為數十至數千個。鈍化層150可具有暴露連接構件140的第三絕緣層141c的至少部分的第二槽孔SL2。鈍化層150的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是熱固性樹脂或熱塑性樹脂浸入有玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料與無機填料的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用阻焊劑(solder resist)。
第二槽孔SL2可具有向外敞開的形式。如於圖10B所繪示的，第二槽孔SL2可配置於電性連接結構170周圍以及電性連接結構170之間。第二槽孔SL2可與電性連接結構170隔開，以免接觸電性連接結構170。第二槽孔SL2可包括：配置於扇出型半導體封裝100A的角落處的彎曲矩形槽孔SL2a、呈一列配置於鈍化層150兩側處的矩形槽孔SL2b、呈長線形狀配置於鈍化層150兩側(與矩形槽孔SL2b所配置的鈍化層150的兩側不同的兩側)處的槽孔SL2c以及配置於電性連接結構170之間的十字形槽孔SL2d。然而，這樣的第二槽孔SL2的佈局是示例，並且可考量扇出型半導體封裝100A中的組件的材料、翹曲趨勢等而進行配置。例如第二槽孔SL2可以高密度配置於鈍化層150的體積相對較大的區域中。另外，第二槽孔SL2不需要以與第一槽孔SL1相同的形式配置，並且可配置(或者中心對齊)於垂直方向上的相同位置處，或者可配置為以相對於第一槽孔SL1的預定間隔偏移。第二槽孔SL2可配置為穿透鈍化層150的整體，或者可配置為穿透鈍化層150的厚度的至少部分。例如，根據例示性實施例，第二槽孔SL2可配置為由鈍化層150的下表面僅凹陷預定深度。或者，第二槽孔SL2可具有相對深的深度，並且亦可延伸到包括第三(或最下面的)絕緣層141c的連接構件140的絕緣層141a、絕緣層141b及絕緣層141c的至少部分。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151而暴露的連接構件140的第 三重佈線層142c。可藉由金屬化方法，使用導電金屬(例如金屬)而在鈍化層150的開口151中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可外部物理連接或外部電性連接扇出型半導體封裝100A。例如，扇出型半導體封裝100A可透過電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由傳導材料形成，例如焊料等。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不以此為限。電性連接結構170中的每一者可為接腳、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，且電性連接結構170不限於此。
電性連接結構170的數量、間隔、配置形式等不受特別限制，並可根據設計細節而充分修改。舉例而言，電性連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更加優異。
電性連接結構170中的至少一者可配置於扇出區域中。所述扇出區域為半導體晶片120所配置的覆蓋區域外部的區域。扇出型封裝可具有比扇入型封裝更高的可靠性，可實現多個輸入/輸出端子，並且可容易地執行三維(3D)內連線。另外，相較於球 柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等，扇出型封裝可被製造為具有較小的厚度，並可具有價格競爭力。
同時，雖然圖式中未繪示，但貫穿孔110H的壁面上可形成金屬薄膜以散熱或阻擋電磁波。另外，執行功能彼此相同或彼此不同的多個半導體晶片120可配置於貫穿孔110H中或配置於形成於核心構件110中的另一貫穿孔中。另外，單獨的被動組件(例如電感器、電容器等)可配置於貫穿孔110H中或配置於形成於核心構件110中的另一貫穿孔中。另外，被動組件(例如：包括電感器、電容器等的表面安裝技術(SMT)組件)可配置於鈍化層150的表面上。
圖11及圖12為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖11，根據另一例示性實施例的扇出型半導體封裝100B可僅包括在貫穿孔110H的外側處配置於核心構件110中的槽孔SL(並且沒有配置於鈍化層150中的槽孔)。槽孔SL可填充有與核心構件110的材料不同的材料。例如，槽孔SL可填充有包封體130，或者可填充有與包封體130的材料不同的材料，例如金屬材料。參照圖12，根據另一例示性實施例的扇出型半導體封裝100C可僅包括形成於鈍化層150中的槽孔SL(並且沒有配置於核心構件110中的槽孔)。槽孔SL可填充有與鈍化層150的材料不同的材料。例如，槽孔SL可填充有空氣，或者可填充有與鈍化層150的絕緣材料不同的絕緣材料。
如同參照圖11及圖12所闡述的扇出型半導體封裝100B及100C中那樣，圖9的第一槽孔SL1及第二槽孔SL2不一定一起配置，可配置第一槽孔SL1或第二槽孔SL2中的至少一者。另外，填充第一槽孔SL1及第二槽孔SL2的材料也可根據例示性實施例進行各種改變，使得不同的材料可填充第一槽孔SL1及第二槽孔SL2。
圖13為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖13，在根據另一例示性實施例的扇出型半導體封裝100D中，核心構件110可包括第一絕緣層111a、第一配線層112a、第二配線層112b、第二絕緣層111b以及第三配線層112c。第一絕緣層111a接觸連接構件140，第一配線層112a接觸連接構件140且嵌入第一絕緣層111a中，第二配線層112b配置於第一絕緣層111a的另一個表面上，該另一個表面相對於有第一配線層112a嵌入的第一絕緣層111a的一個表面，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二配線層112b，且第三配線層112c配置於第二絕緣層111b上。第一配線層112a、第二配線層112b以及第三配線層112c可電性連接至連接墊122及/或凸塊下金屬層160。分別而言，第一配線層112a與第二配線層112b可經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二配線層112b與第三配線層112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
當第一配線層112a嵌入第一絕緣層111a中時，因第一配線層112a的厚度而產生的台階可顯著地減小，且連接構件140的絕緣距離可因而成為固定。亦即，從連接構件140的第一重佈線層142a到第一絕緣層111a的下表面的距離以及從連接構件140的第一 重佈線層142a到半導體晶片120的連接墊122的距離，這兩者之間的差值可小於第一配線層112a的厚度。因此，可容易達成連接構件140的高密度佈線設計。
核心構件110的第一配線層112a的下表面所配置的水平高度可高於半導體晶片120的連接墊122的下表面。另外，連接構件140的重佈線層142a與核心構件110的第一配線層112a之間的距離可大於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於第一配線層112a可凹陷於第一絕緣層111a中。如上所述，當第一配線層112a凹陷於第一絕緣層111a中，使得第一絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一配線層112a的現象。核心構件110的第二配線層112b可配置於半導體晶片120的主動面與非主動面之間。核心構件110可以對應於半導體晶片120的厚度的厚度形成。因此，核心構件110中所形成的第二配線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。
核心構件110的配線層112a、配線層112b及配線層112c的厚度可大於連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。因為核心構件110的厚度可等於或大於半導體晶片120的厚度，所以配線層112a、配線層112b及配線層112c可取決於核心構件110的規格而以大尺寸形成。另一方面，考量薄度(thinness)，連接構件140的重佈線層142a、重佈線層142b及重佈線層142c可以相對小於配線層112a、配線層112b及配線層112c的尺寸形成。
絕緣層111a及絕緣層111b中每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是熱固性樹脂或熱塑性樹脂浸入有玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料與無機填料的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
配線層112a、配線層112b以及配線層112c可用於對半導體晶片120的連接墊122進行重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、配線層112b以及配線層112c可視其對應層的設計執行各種功能。例如，配線層112a、配線層112b以及配線層112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、焊線接墊(wire pad)、連接端子接墊等。
通孔113a及通孔113b可將形成於不同層上的配線層112a、配線層112b及配線層112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及通孔113b中每一者的材料可為導電材 料。通孔113a及通孔113b中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔孔洞的壁面形成。另外，通孔113a及通孔113b中每一者可具有各種形狀中的任何形狀，例如錐形形狀，圓柱形形狀等。當第一通孔113a的孔洞形成時，第一配線層112a的一些接墊可作為終止元件(stopper)，因此，讓第一通孔113a中每一者具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此情況下，第一通孔113a可與第二配線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二配線層112b的一些接墊可作為終止元件，因此，讓第二通孔113b中每一者具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此情況下，第二通孔113b可與第三配線層112c的接墊圖案整合。
扇出型半導體封裝100D可具有第一槽孔SL1及第二槽孔SL2，所述第一槽孔SL1在貫穿孔110H的外側處或與貫穿孔110H邊緣隔開處穿透核心構件110的第一絕緣層111a及第二絕緣層111b的至少部分，所述第二槽孔SL2形成於鈍化層150中。第一槽孔SL1及第二槽孔SL2中的每一者可填充有與第一槽孔SL1及第二槽孔SL2周圍的第一絕緣層111a及第二絕緣層111b以及鈍化層150中的每一者的材料不同的材料。第一槽孔SL1可尤其形成於未配置配線層112a、配線層112b及配線層112c的區域中，但是不限於此。根據例示性實施例，第一槽孔SL1的深度可進行各種變化。例如，第一槽孔SL1可配置為僅穿透第二絕緣層111b，以便從第二絕緣層111b的上表面延伸到第一水平高度LB1。
此處沒有提供關於扇出型半導體封裝100D的其他組件的完整敘述，並且取而代之的，可參考上文參照圖9、圖10A及圖 10B描述的第一槽孔SL1及第二槽孔SL2的敘述，以獲得關於扇出型半導體封裝100D及其組成部件的更多詳細資訊。
圖14為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖14，在根據另一例示性實施例的扇出型半導體封裝100E中，核心構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上並覆蓋第二配線層112b；以及第四配線層112d，配置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。因為核心構件110可包括數量較大的配線層112a、配線層112b、配線層112c及配線層112d，所以連接構件140可被進一步簡化。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔 113b的直徑以及貫穿第三絕緣層111c的第三通孔113c的直徑。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電(PID)膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。
核心構件110的第三配線層112c的下表面可配置在低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一重佈線層142a與核心構件110的第三配線層112c之間的距離可小於連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於第三配線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可配置於半導體晶片120的主動面與非主動面之間。核心構件110可以對應於半導體晶片120的厚度的厚度形成。因此，形成於核心構件110中的第一配線層112a及第二配線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。因為核心構件110的厚度可等於或大於半導體晶片120的厚度，所以配線層112a、配線層112b、配線層112c及配線層112d可以較大的尺寸形成。另一方面，考量薄度 ，可形成尺寸相對較小的連接構件140的重佈線層142a、重佈線層142b及重佈線層142c。
扇出型半導體封裝100E可具有第一槽孔SL1及第二槽孔SL2，所述第一槽孔SL1在貫穿孔110H的外側處或與貫穿孔110H邊緣隔開處穿透核心構件110的第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的至少部分，所述第二槽孔SL2形成於鈍化層150中。第一槽孔SL1及第二槽孔SL2中的每一者可填充有與第一槽孔SL1及第二槽孔SL2周圍的第一絕緣層111a、第二絕緣層111b及第三絕緣層111c以及鈍化層150中的每一者的材料不同的材料。在第一槽孔SL1填充有包封體130的情況下，第一槽孔SL1與第一槽孔SL1下方的第三配線層112c之間的區域也可填充有包封體130。第一槽孔SL1可尤其形成於未配置配線層112a、配線層112b、配線層112c及配線層112d的區域中，但是不限於此。根據例示性實施例，第一槽孔SL1的深度可進行各種變化。例如，第一槽孔SL1可配置為僅穿透第三絕緣層111c，以便從第三絕緣層111c的上表面延伸到第一水平高度LB1，或者可僅穿透第一絕緣層111a及第三絕緣層111c，以便從第三絕緣層111c的上表面延伸到第二水平高度LB2。
此處沒有提供關於扇出型半導體封裝100E的其他組件的完整敘述，並且取而代之的，可參考上文參照圖9、圖10A及圖10B描述的第一槽孔SL1及第二槽孔SL2的敘述，以獲得關於扇出型半導體封裝100E及其組成部件的更多細節。
在本文中，下側、下部部分、下表面等是用來指涉相對於圖式所顯示的剖面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部部分、上表面等是用來指涉與所述下方向相 反的方向。然而，這些方向是為了方便解釋而定義，且申請專利範圍並不特別受上述所定義的方向限制。
在說明書中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及藉由在兩個組件之間的直接接觸而提供的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念，但仍然提供電性連接。應理解，當以「第一」及「第二」來指稱元件時，所述元件不受限於此。用語「第一」及「第二」可能僅用於區分一元件與另一元件的目的，且可不限制所述元件的順序或重要性。在一些情況下，第一元件可稱作第二元件，而不偏離本文闡述的申請專利範圍的範疇。。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
如上所述，根據例示性實施例，可藉由在核心構件或鈍化層中的至少一者中形成填充有不同材料的槽孔而提供翹曲減少的扇出型半導體封裝。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。

Claims (19)

  1. 一種扇出型半導體封裝，包括：核心構件，具有貫穿孔；半導體晶片，配置於所述核心構件的所述貫穿孔中且具有其上配置有連接墊的主動面以及相對於所述主動面的非主動面；包封體，包封所述半導體晶片的至少部分；連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層；以及鈍化層，配置於所述連接構件上，其中所述扇出型半導體封裝具有第一槽孔，所述第一槽孔與所述貫穿孔隔開且穿透所述鈍化層的至少部分，且第一槽孔經由所述鈍化層的背對所述連接構件的表面向外敞開。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括與所述貫穿孔隔開且穿透所述核心構件的至少部分的第二槽孔，且其中所述第二槽孔完全填充有所述包封體。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第二槽孔配置於所述貫穿孔的邊緣之外。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括與所述貫穿孔隔開且穿透所述核心構件的至少部分的第二槽孔，且其中所述第二槽孔填充有金屬材料。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括配置於所述鈍化層上的電性連接結構，其中所述第一槽孔配置於所述電性連接結構之間。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中部分的所述連接構件經由所述第一槽孔向外暴露。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一槽孔在平面上具有矩形形狀、十字形狀或線形狀。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括：第一絕緣層；第一配線層，與所述連接構件接觸並嵌入於所述第一絕緣層中；以及第二配線層，配置於所述第一絕緣層的第一表面上，所述第一表面相對於所述第一絕緣層中嵌有所述第一配線層的第二表面，且所述第一配線層及所述第二配線層電性連接至所述半導體晶片的所述連接墊。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述核心構件進一步包括配置於所述第一絕緣層上且覆蓋所述第二配線層的第二絕緣層以及配置於所述第二絕緣層上的第三配線層，且所述第三配線層電性連接至所述半導體晶片的所述連接墊。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，更包括與所述貫穿孔隔開且穿透所述核心構件的至少部分的第二槽孔，且其中所述第二槽孔從所述第二絕緣層的上表面穿透所述第一絕緣層及所述第二絕緣層的至少部分。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層以及配置於所述第一絕緣層的相對表面上的第一配線層及第二配線層，且所述第一配線層及所述第二配線層電性連接至所述半導體晶片的所述連接墊。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述核心構件進一步包括配置於所述第一絕緣層的相對表面上並覆蓋所述第一配線層及所述第二配線層的第二絕緣層及第三絕緣層，以及配置於所述第二絕緣層及所述第三絕緣層上的第三配線層及第四配線層，且所述第三配線層及所述第四配線層電性連接至所述半導體晶片的所述連接墊。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，更包括與所述貫穿孔隔開且穿透所述核心構件的至少部分的第二槽孔，且其中所述第二槽孔從所述第三絕緣層的上表面穿透所述第一絕緣層、所述第二絕緣層及所述第三絕緣層的至少部分。
  14. 一種扇出型半導體封裝，包括：核心構件，具有貫穿孔；半導體晶片，配置於所述核心構件的所述貫穿孔中且具有其上配置有連接墊的主動面以及相對於所述主動面的非主動面；包封體，包封所述半導體晶片的至少部分；連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片的所述連接墊的重佈線層；以及鈍化層，配置於所述連接構件上，其中所述扇出型半導體封裝具有第一槽孔，所述第一槽孔與所述貫穿孔隔開且穿透所述鈍化層的至少部分。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，更包括與所述貫穿孔隔開且穿透所述核心構件的至少部分的第二槽孔，且其中所述第一槽孔填充有與所述鈍化層的材料不同的材料，且所述第二槽孔填充有與所述核心構件的材料不同的材料。
  16. 一種扇出型半導體封裝，包括：連接構件，包括多個絕緣層以及多個重佈線層，所述多個重佈線層各自包括配置於所述多個絕緣層的個別絕緣層上的導電跡線；核心構件，配置於所述連接構件的第一表面上；半導體晶片，配置於所述核心構件的貫穿孔中以及所述連接構件的所述第一表面上，所述半導體晶片具有電性連接至所述連接構件的所述重佈線層的連接墊；以及鈍化層，配置於所述連接構件的第二表面上，所述第二表面與所述連接構件的第一表面相對，其中在所述鈍化層中配置第一槽孔，並且所述第一槽孔完全填充有與所述第一槽孔周圍的所述鈍化層的材料不同的材料。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，進一步包括包封體，所述包封體配置於所述核心構件的所述貫穿孔中並包封所述核心構件及所述半導體晶片的至少部分，其中第二槽孔配置於所述核心構件中並且完全填充有所述包封體。
  18. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述第二槽孔包括多個第二槽孔，所述多個第二槽孔各自配置於所述核心構件中以在所述貫穿孔與所述核心構件的外邊緣之間而與所述貫穿孔隔開，各自延伸通過所述核心構件的整個厚度，並且各自完全且均勻地填充有與所述核心構件的材料不同的材料。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述核心構件包括彼此接觸的第一絕緣層及第二絕緣層，以及配置於所述第一絕緣層與所述第二絕緣層之間並經由所述連接構件的所述導電跡線電性連接至所述半導體晶片的所述連接墊的配線層，其中所述配線層與所述貫穿孔以及所述多個第二槽孔隔開。
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