TW201929106A - 扇出型半導體封裝以及包含該封裝的封裝堆疊 - Google Patents

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趙銀貞
沈正虎
李尙鍾
金亨俊
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Abstract

扇出型半導體封裝包括：金屬構件，包括金屬板及金屬柱，所述金屬板具有第一貫穿孔及第二貫穿孔，所述金屬柱配置於第二貫穿孔中；半導體晶片，配置於第一貫穿孔中；包封體，覆蓋金屬構件及半導體晶片中的每一者的至少部分且填充第一貫穿孔及第二貫穿孔中的每一者的至少部分；配線層，配置於包封體上；第一通孔，將配線層與連接墊彼此電性連接；以及第二通孔，將配線層與金屬柱彼此電性連接，其中第二通孔的高度大於第一通孔的高度或者金屬板的厚度相同於金屬柱的厚度。

Description

扇出型半導體封裝以及包含該封裝的封裝堆疊
本揭露是有關於一種半導體封裝，且更具體而言是有關於一種能夠應用於封裝堆疊（POP）結構的扇出型半導體封裝。 [相關申請案的交叉參考]
本申請案主張於2017年12月15日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0173409號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。
在半導體市場中趨向於不斷要求半導體的輕薄化，並且由於消費者期望消耗低的電池電量且具有更小尺寸的產品以低成本來供應，因此半導體製造商已嘗試不斷減小晶片及封裝的尺寸。為此，已積極地開發扇出型封裝技術，即當對半導體晶片進行封裝時使用重佈線層（redistribution layer，RDL）來執行訊號連接的方式，且已積極地開發將此種扇出型封裝應用於封裝堆疊結構的技術。然而，隨著應用於封裝堆疊的下部扇出型封裝的薄化，因在將上部封裝堆疊於下部封裝上時出現的下部封裝的翹曲而引起的焊點的缺陷增加了。
本揭露的態樣可提供一種翹曲得到有效控制且易於應用於封裝堆疊的扇出型半導體封裝以及包含該封裝的封裝堆疊。
根據本揭露的態樣，一種扇出型半導體封裝可藉由將包括金屬板及金屬柱的金屬構件引入核心區且在金屬構件的貫穿孔中配置半導體晶片來製造，且可藉由將金屬構件引入預先製造的中介層來執行封裝製程。
根據本揭露的態樣，一種扇出型半導體封裝可包括：金屬構件，包括金屬板及金屬柱，所述金屬板具有第一貫穿孔及小於所述第一貫穿孔的第二貫穿孔，所述金屬柱配置於所述第二貫穿孔中以使所述金屬柱與所述金屬板間隔開；半導體晶片，配置於所述第一貫穿孔中且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；包封體，覆蓋所述金屬構件及所述半導體晶片的所述主動面中的每一者的至少部分，且填充所述第一貫穿孔及所述第二貫穿孔中的每一者的至少部分；配線層，配置於所述包封體上；第一通孔，貫穿所述包封體的至少部分且將所述配線層與所述連接墊彼此電性連接；第二通孔，貫穿所述包封體的至少部分且將所述配線層與所述金屬柱彼此電性連接；以及連接構件，配置於所述包封體上以覆蓋所述配線層，且包括藉由所述配線層電性連接至所述連接墊的重佈線層，其中所述第二通孔的高度大於所述第一通孔的高度。所述扇出型半導體封裝可更包括中介層，所述中介層配置於所述金屬構件以及所述半導體晶片的所述非主動面上，且包括藉由所述金屬柱及所述配線層電性連接至所述連接墊的中介配線層。
根據本揭露的另一態樣，一種扇出型半導體封裝可包括：金屬構件，包括金屬板及金屬柱，所述金屬板具有第一貫穿孔及小於所述第一貫穿孔的第二貫穿孔，所述金屬柱配置於所述第二貫穿孔中以使所述金屬柱與所述金屬板間隔開；半導體晶片，配置於所述第一貫穿孔中且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面；包封體，覆蓋所述金屬構件及所述半導體晶片的所述主動面中的每一者的至少一部分，且填充所述第一貫穿孔及所述第二貫穿孔中的每一者的至少部分；配線層，配置於所述包封體上且電性連接至所述金屬柱及所述連接墊；以及連接構件，配置於所述包封體上以覆蓋所述配線層，且包括藉由所述配線層電性連接至所述連接墊的重佈線層，其中所述金屬板的厚度相同於所述金屬柱的厚度。中介層可配置於所述金屬構件及所述半導體晶片的所述非主動面上，所述中介層包括藉由所述金屬柱及所述配線層電性連接至所述連接墊的中介配線層。
根據本揭露的另一態樣，一種封裝堆疊可包括：第一半導體封裝，包括金屬構件、第一半導體晶片、第一包封體、配線層、第一通孔、第二通孔、連接構件及中介層，所述金屬構件包括金屬板及金屬柱，所述金屬板具有第一貫穿孔及小於所述第一貫穿孔的第二貫穿孔，所述金屬柱配置於所述第二貫穿孔中以使所述金屬柱與所述金屬板間隔開，所述第一半導體晶片配置於所述第一貫穿孔中且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面，所述第一包封體覆蓋所述金屬構件及所述第一半導體晶片的所述主動面中的每一者的至少部分且填充所述第一貫穿孔及所述第二貫穿孔中的每一者的至少部分，所述配線層配置於所述第一包封體上，所述第一通孔貫穿所述第一包封體的至少部分且將所述配線層與所述連接墊彼此電性連接，所述第二通孔貫穿所述第一包封體的至少部分且將所述配線層與所述金屬柱彼此電性連接，所述連接構件配置於所述第一包封體上以覆蓋所述配線層且包括藉由所述配線層電性連接至所述連接墊的重佈線層，所述中介層配置於所述金屬構件及所述第一半導體晶片的所述非主動面上且包括藉由所述金屬柱及所述配線層電性連接至所述連接墊的中介配線層；以及第二半導體封裝，包括配線構件、第二半導體晶片及第二包封體，所述配線構件配置於所述第一半導體封裝的所述中介層上且包括藉由電性連接結構電性連接至所述中介配線層的配線構件配線層，所述第二半導體晶片配置於所述配線構件上且電性連接至所述配線構件配線層，所述第二包封體配置於所述配線構件上且包封所述第二半導體晶片的至少部分。
以下，將參照附圖闡述本揭露中的各例示性實施例。在附圖中，為清晰起見，可誇大或風格化各組件的形狀、尺寸等。
然而，本揭露可被例示為諸多不同形式且不應被解釋為僅限於本文所述的具體實施例。更確切而言，提供該些實施例是為了讓本揭露內容將透徹且完整，且將向熟習此項技術者充分傳達本揭露的範圍。
在本文中，下側、下部分、下表面等用於指代相對於所述圖式的剖面朝向扇出型半導體封裝的安裝表面的方向，而上側、上部分、上表面等用於指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-firing ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（personal computer，PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件（例如照相機1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件中的應用程式處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，例如氧化物膜或氮化物膜等，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，端視半導體晶片2220的尺寸而定，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有將半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置在半導體晶片內的一種封裝形式，且可具有優異的電性特性，並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為示出其中扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可用模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著可藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2202的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實作成具有較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般封裝堆疊（package-on-package，POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝的概念與例如中介基板等印刷電路板（PCB）的概念是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且印刷電路板中嵌入有扇入型半導體封裝。
以下將參照圖式闡述一種翹曲得到有效控制且易於應用於封裝堆疊的扇出型半導體封裝。
圖9為示出扇出型半導體封裝的實例的示意性剖視圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。
圖11為示出圖9的扇出型半導體封裝的A區的示意性放大剖視圖。
參照圖9至圖11，根據本揭露中的例示性實施例的扇出型半導體封裝100可包括：金屬構件120，包括金屬板121及金屬柱122，金屬板121具有第一貫穿孔121h1及小於第一貫穿孔121h1的第二貫穿孔121h2，金屬柱122配置於第二貫穿孔121h2中以使金屬柱122與金屬板121間隔開；半導體晶片130，配置於第一貫穿孔121h1中且具有上面配置有連接墊130P的主動面以及與所述主動面相對的非主動面；包封體140，覆蓋金屬構件120及半導體晶片130的所述主動面中的每一者的至少一部分，且填充第一貫穿孔121h1及第二貫穿孔121h2中的每一者的至少部分；配線層142，配置於包封體140上；第一通孔143a，貫穿包封體140的至少部分且將配線層142與連接墊130P彼此電性連接；第二通孔143b，貫穿包封體140的至少部分且將配線層142與金屬柱122彼此電性連接；以及連接構件150，配置於包封體140上以覆蓋配線層142，且包括藉由配線層142電性連接至連接墊130P的重佈線層152。
另外，根據此例示性實施例的扇出型半導體封裝100可更包括：中介層110，配置於金屬構件120及半導體晶片130的非主動面上，且包括藉由金屬柱122及配線層142電性連接至連接墊130P的中介配線層112；鈍化層160，配置於連接構件150的與連接構件150的其上配置有包封體140的表面相對的另一表面上，且具有暴露出重佈線層152的至少部分的開口161；凸塊下金屬層170，配置於鈍化層160的開口161中且電性連接至被暴露的重佈線層152；以及電性連接結構180，配置於鈍化層160的與鈍化層160的其上配置有連接構件150的一表面相對的另一表面上，且藉由凸塊下金屬層170電性連接至被暴露的重佈線層152。若有必要，則可在鈍化層160上配置表面安裝組件190，表面安裝組件190電性連接至連接構件150的重佈線層152。
如上所述，在半導體市場中趨向於不斷要求半導體的輕薄化，並且由於消費者期望消耗低的電池電量且具有更小尺寸的產品以低成本來供應，因此半導體製造商已嘗試不斷減小晶片及封裝的尺寸。為此，已積極地開發當對半導體晶片進行封裝時使用重佈線層來執行訊號連接的方式的扇出型封裝技術，且已積極地開發將此種扇出型封裝應用於封裝堆疊結構的技術。然而，隨著應用於封裝堆疊的下部扇出型封裝的薄化，因在將上部封裝堆疊於下部封裝上時出現的下部封裝的翹曲而引起的焊點缺陷增加了。
另一方面，根據此例示性實施例的扇出型半導體封裝100可具有將包括金屬板121及金屬柱122的金屬構件120引入核心區中且半導體晶片130配置於金屬構件120的第一貫穿孔121h1中的結構。因此，扇出型半導體封裝100的翹曲可因金屬構件120而減少。具體而言，當使用感光成像包封體（photoimagable encapsulant，PIE）作為包封體140的材料時，因半導體晶片130附近的區段的熱膨脹係數（coefficient of thermal expansion，CTE）高而可能會產生易於翹曲的部分，但所述部分可藉由金屬構件120來控制。另外，金屬柱122可配置於金屬構件120的第二貫穿孔121h2中以使金屬柱122與金屬板121間隔開，且由於金屬柱122用作用於訊號連接的通路，因此僅管引入金屬構件120，但封裝堆疊訊號連接可為容易的。由於封裝製程是藉由將上述金屬構件120引入預先製造的中介層110上來執行，因此可防止因中介層110的缺陷而引起的良率降低，且扇出型半導體封裝100可藉由引入中介層110而更有效地應用於封裝堆疊。
以下將更詳細地闡述根據例示性實施例的扇出型半導體封裝100中所包括的各個組件。
中介層110可被配置成使根據此例示性實施例的扇出型半導體封裝100能夠易於應用於封裝堆疊結構。中介層110可包括中介絕緣層111、形成於中介絕緣層111上的中介配線層112以及形成於中介絕緣層111中的中介通孔113。中介層110亦可包括數目大於圖式所示數目的絕緣層111、配線層112及通孔113。中介層110可如下所述預先製造，且可防止中介層110的缺陷對半導體晶片130等的良率產生影響的現象。
中介絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為中介絕緣層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另一選擇，可使用感光成像介電（PID）樹脂，且可使用阻焊劑（solder resist，SR）作為中介絕緣層111的最外層。可在中介層110（更具體而言，中介絕緣層111）的與中介層110（更具體而言，中介絕緣層111）的其上配置有金屬構件120及半導體晶片130的一個表面相對的另一表面中形成暴露出中介配線層112的至少部分的開口111h，且可在開口111h中配置電性連接結構（圖中未示出），並且所述電性連接結構可用作封裝堆疊連接。
中介配線層112中的每一者可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。中介配線層112可端視對應層的設計而執行各種功能。舉例而言，中介配線層112可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，中介配線層112可包括通孔接墊、焊線接墊（wire pad）、電性連接結構接墊等。中介配線層112可藉由金屬柱122、配線層142等電性連接至半導體晶片130的連接墊130P。
中介通孔113可將形成於不同層上的中介配線層112彼此電性連接，從而在中介層110中形成電性通路。可使用與上述中介配線層112的導電材料相同的導電材料作為中介通孔113中的每一者的材料。中介通孔113中的每一者可利用導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。中介通孔113中的每一者可具有因用於形成各個通孔的製程而使方向與以下將闡述的重佈線通孔153的方向不同的錐形剖面形狀，但並非僅限於此。
金屬構件120可控制根據此例示性實施例的扇出型半導體封裝100的翹曲。另外，根據此例示性實施例的扇出型半導體封裝100的上部組件與下部組件之間的電性連接通路可藉由金屬構件120來提供。金屬構件120可包括金屬板121及金屬柱122。金屬板121可具有第一貫穿孔121h1以及小於第一貫穿孔121h1的第二貫穿孔121h2。半導體晶片130可配置於第一貫穿孔121h1中。金屬柱122可配置於第二貫穿孔121h2中以使金屬柱122與金屬板121間隔開預定距離且與金屬板121隔離。第一貫穿孔121h1可形成於金屬板121的中央部分中，即大約位於扇入區中，且第二貫穿孔121h2可形成於金屬板121的外部部分中，即大約為扇出區。可在第一貫穿孔121h1附近形成多個第二貫穿孔121h2，且金屬柱122可分別配置於所述多個第二貫穿孔121h2中。金屬柱122可分別連接至第二通孔143b。
金屬板121可用於實質上減少扇出型半導體封裝100的翹曲。金屬板121可包含例如銅（Cu）等金屬，但並非僅限於此。亦即，金屬板121可包含另一種金屬，例如鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。金屬板121可如下所述用作半導體晶片130的接地（GND）圖案及/或電源（PWR）圖案，或若有必要則可用作虛擬圖案。
金屬柱122可提供扇出型半導體封裝100的上部組件與下部組件之間的電性連接通路。扇出型半導體封裝100可藉由金屬柱122易於應用於封裝堆疊結構。金屬柱122亦可包含例如銅（Cu）等金屬，但並非僅限於此。亦即，金屬柱122可包含另一種金屬，例如鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。金屬柱122可包含與金屬板121的材料相同的材料。金屬柱122可用作訊號連接通路，但並非僅限於此。金屬柱122可直接接觸嵌入中介絕緣層111中的中介配線層112的至少部分。
半導體晶片130可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。在此種情形中，舉例而言，所述積體電路可為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（例如，中央處理單元（CPU））、圖形處理器（例如，圖形處理單元（GPU））、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片130的非主動面可藉由例如晶粒貼合膜（die attach film，DAF）等已知黏附構件135貼合至中介層110。
半導體晶片130可以主動晶圓為基礎而形成。在此種情形中，本體131的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊130P可將半導體晶片130電性連接至其他組件。連接墊130P中的每一者的材料可為例如鋁（Al）等導電材料。在本體上可形成暴露出連接墊130P的鈍化層（圖中未示出），且所述鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在其他需要的位置中進一步配置絕緣層（圖中未示出）等。半導體晶片130可為裸晶粒。因此，連接墊130P可物理地接觸第二通孔143a。然而，當半導體晶片130不是應用處理器（AP）時，可在半導體晶片130的主動面上進一步形成單獨的重佈線層（圖中未示出），且可將凸塊（圖中未示出）等連接至連接墊130P。
半導體晶片130的厚度t1可大於金屬構件120的厚度t2。當金屬構件120的厚度t2大於半導體晶片130的厚度t1時，可能會出現例如包封體140的厚度不均勻性等問題，且可能會出現例如因過量金屬沈積而引起的熱膨脹係數（CTE）之間的失配等問題。因此，將半導體晶片130的連接墊130P與配線層142彼此連接的第一通孔143a的高度h1可小於將金屬構件120的金屬板121與配線層142彼此連接的第二通孔143b的高度h2。同時，金屬板121的厚度t3可實質上相同於金屬柱122的厚度t4。亦即，金屬板121的表面可配置於與金屬柱121中的每一者的表面的水平高度實質上相同的水平高度上。此處，所述表面可為上表面，或可為下表面。本文中的用語「相同」在概念上包括其中兩個尺寸因製造容差而彼此細微地不同（例如，1微米或小於1微米）的情形以及其中兩個尺寸彼此相同的情形。在此種情形中，可解決例如包封體140的厚度不均勻性等問題，且製程的便利性可為優異的。
包封體140可保護金屬構件120、半導體晶片130等。包封體140的包封形式不受特別限制，但可為包封體140環繞金屬構件110的至少部分及半導體晶片130的至少部分的形式。舉例而言，包封體140可覆蓋金屬構件120及半導體晶片130的主動面中的每一者的至少部分，且填充第一貫穿孔121h1的至少部分及第二貫穿孔121h2的至少部分。包封體140可填充第一貫穿孔121h1及第二貫穿孔121h2，藉以充當黏合劑，並端視某些材料而減少半導體晶片130的彎曲（buckling）情況。另外，包封體140可藉由控制熱膨脹係數而進一步減少翹曲。另外，包封體140可在金屬板121與金屬柱122之間提供絕緣區。
包封體140的材料不受特別限制。舉例而言，可使用絕緣材料作為包封體140的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，可使用感光成像包封體樹脂。在此種情形中，第一通孔143a及第二通孔143b的通孔孔洞可藉由微影方法來形成。
配線層142可對半導體晶片130的連接墊130P進行重佈線。配線層142亦可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。配線層142可端視設計而執行各種功能。舉例而言，配線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層142可包括通孔接墊、焊線接墊、電性連接結構接墊等。
第一通孔143a可將配線層142電性連接至半導體晶片130的連接墊130P。第二通孔143b可將配線層142電性連接至金屬柱122。第一通孔143a及第二通孔143b中的每一者可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第一通孔143a及第二通孔143b中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。第一通孔143a及第二通孔143b中的每一者可具有因製程而使方向實質上相同於以下將闡述的重佈線通孔153的方向的錐形剖面形狀，但並非僅限於此。第一通孔143a的高度h1可低於第二通孔143b的高度h2。
連接構件150可對半導體晶片130的連接墊130P進行重佈線。半導體晶片130的數十至數百萬個具有各種功能的連接墊130P可藉由連接構件150進行重佈線，且可端視所述功能而藉由電性連接結構180與外部進行物理連接或電性連接。連接構件150可包括配置於包封體140上且覆蓋配線層142的絕緣層151、形成於絕緣層151上的重佈線層152及形成於絕緣層151中的重佈線通孔153。端視設計而定，連接構件150可包括數目少於或多於圖式所示數目的絕緣層、重佈線層及通孔層。
絕緣層151中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層151中的每一者可為感光性絕緣層。當絕緣層151具有感光性質時，絕緣層151可被形成為具有較小的厚度，且可更容易地達成重佈線通孔153的精細節距。絕緣層151中的每一者可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層151為多層時，絕緣層151的材料可為彼此相同，若有必要則亦可為彼此不同。當絕緣層151為多層時，絕緣層151可端視製程而彼此整合於一起，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層152可用於對連接墊130P實質上進行重佈線。重佈線層152中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。重佈線層152可端視其對應層的設計而執行各種功能。舉例而言，重佈線層152可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層152可包括各種接墊圖案等。
重佈線通孔153可將形成於不同層上的重佈線層152、配線層142等彼此電性連接，從而在扇出型半導體封裝100中形成電性通路。重佈線通孔153中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。重佈線通孔153中的每一者可利用導電材料完全填充，或者導電材料亦可沿通孔中的每一者的壁形成。
鈍化層160可保護連接構件150免受外部物理性或化學性損傷。鈍化層160可具有暴露出連接構件150的重佈線層152的至少部分的開口161。在鈍化層160中形成的開口161的數目可為數十至數百萬個。可在被暴露的重佈線層152的表面上形成表面處理層（圖中未示出）。鈍化層160的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層160的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用阻焊劑。
凸塊下金屬層170可提高電性連接結構180的連接可靠性，以提高扇出型半導體封裝100的板級可靠性。凸塊下金屬層170可連接至經由鈍化層160的開口161而被暴露出的連接構件150的重佈線層152。可藉由習知金屬化方法，使用習知導電金屬（例如金屬）在鈍化層160的開口161中形成凸塊下金屬層170，但並非僅限於此。
電性連接結構180可在外部物理連接或電性連接根據例示性實施例的扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可經由電性連接結構180安裝於電子裝置的主板上。電性連接結構180中的每一者可由低熔點金屬（例如焊料，例如錫（Sn）-鋁（Al）-銅（Cu）等）形成。然而，此僅為實例，且電性連接結構180中的每一者的材料並非僅限於此。電性連接結構180中的每一者可為接腳（land）、球、引腳等。電性連接結構180可形成為多層結構或單層結構。當電性連接結構180形成為多層結構時，電性連接結構180可包含銅（Cu）柱及焊料。當電性連接結構180形成為單層結構時，電性連接結構180可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構180並非僅限於此。
電性連接結構180的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構180可根據連接墊130P的數目而設置為數十至數百萬的數量，或可設置為數十至數百萬或更多的數量或數十至數百萬或更少的數量。當電性連接結構180為焊球時，電性連接結構180可覆蓋延伸至鈍化層160的一表面上的凸塊下金屬層170的側表面，且連接可靠性可更加優異。
電性連接結構180中的至少一者可配置於扇出區中。所述扇出區是指除配置有半導體晶片130的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
表面安裝組件190可為例如電容器、電感器、珠粒等合適的被動組件，但不受限制。在某種情形中，表面安裝組件可為積體電路（IC）型半導體晶片。表面安裝組件190可藉由焊料接合等進行表面安裝，且可電性連接至連接構件150的重佈線層152。因此，表面安裝組件190亦可電性連接至半導體晶片130的連接墊130P。表面安裝組件190的厚度可小於電性連接結構180的厚度。
同時，儘管圖式中未示出，然而若有必要，則可在第一貫穿孔121h1的壁上形成金屬薄膜以散熱或阻擋電磁波。另外，若有必要，則可在第一貫穿孔121h1中配置執行彼此相同的功能或彼此不同的功能的多個半導體晶片130。另外，若有必要，則可在第一貫穿孔121h1中配置單獨的被動組件，例如電感器、電容器等。
圖12為示出圖9的扇出型半導體封裝的A區的示意性經修改放大剖視圖。
參照圖12，根據例示性實施例的扇出型半導體封裝100可更包括第三通孔143c，第三通孔143c貫穿包封體140的至少部分且將配線層142與金屬板121彼此連接。在此種情形中，第三通孔143c的高度可大於第一通孔143a的高度，且可相同於第二通孔143b的高度。在此種情形中，金屬板121可直接接觸中介絕緣層111及嵌入中介絕緣層111中的中介配線層112中的每一者的至少部分，以使得金屬板121的一個表面被暴露出。亦即，金屬板121亦可電性連接至中介配線層112及配線層142，且可電性連接至連接墊130P。金屬板121可充當半導體晶片130的電源（PWR）圖案及/或接地（GND）圖案。在此種情形中，金屬板121可電性連接至中介配線層112及配線層142的電源（PWR）圖案及/或接地（GND）圖案，且可電性連接至連接墊130P中用於電源（PWR）及/或接地（GND）的連接墊130。其他配置的說明與上述說明重複，且因此被省略。
圖13為示出圖9的扇出型半導體封裝的A區的另一示意性經修改放大剖視圖。
參照圖13，在根據例示性實施例的扇出型半導體封裝100中，金屬板121可為虛擬圖案。亦即，金屬板121可與中介配線層112及配線層142電性絕緣，且可與連接墊130P電性絕緣。同時，在一些情形中，金屬板121可包括物理上彼此間隔開的多個單元。在此種情形中，所述多個單元中的一些單元如上所述可為虛擬圖案，且所述多個單元中的其他單元可為接地（GND）圖案及/或電源（PWR）圖案。其他配置的說明與上述說明重複，且因此被省略。
圖14至圖16為示出製造圖9的扇出型半導體封裝的製程的實例的示意圖。
參照圖14，可首先製備中介層110。中介層110可預先製造。因此，即使在製造中介層110的製程中出現缺陷，所述缺陷亦可不會對半導體晶片130的良率產生影響。然後，可在中介層110上形成金屬構件120。金屬構件120可藉由合適的鍍覆製程來形成。在此種情形中，可將金屬板121及金屬柱122圖案化並分開，且可在此製程中形成第一貫穿孔121h1及第二貫穿孔121h2。然後，可使用黏附構件135等將半導體晶片130的非主動面貼合至經由金屬板121的第一貫穿孔121h1而被暴露出的中介層110。同時，可將半導體晶片130的非主動面貼合至中介層110的其中形成有中介配線層112的區，從而促進散熱效果。亦即，中介配線層112及中介通孔113中的每一者的部分可形成用於半導體晶片130的散熱。
然後，參照圖15，可使用包封體140來包封金屬構件120及半導體晶片130中的每一者的至少部分。詳言之，包封體可包封金屬構件120的至少部分及半導體晶片130的主動面的至少部分，且填充第一貫穿孔121h1及第二貫穿孔121h2中的每一者的至少部分。包封體140可藉由塗敷及硬化感光成像包封體來形成，或可藉由層壓及硬化膜形式來形成。然後，可藉由微影方法等在包封體140中形成第一通孔143a及第二通孔143b的通孔孔洞，且可藉由鍍覆來填充所述通孔孔洞以形成第一通孔143a及第二通孔143b。另外，在此鍍覆製程中，亦可形成配線層142。鍍覆製程可為例如加成方法、半加成方法、經修改半加成方法、蓋孔方法（tenting method）等已知鍍覆製程，但並非僅限於此。
接著，參照圖16，可在包封體140上依序形成連接構件150、鈍化層160及凸塊下金屬層170。連接構件150可藉由重複以下製程來形成：藉由塗敷感光成像介電質等形成絕緣層151、藉由微影方法形成通孔孔洞、以及藉由鍍覆形成重佈線層152及重佈線通孔153。鈍化層160可藉由合適的層壓及硬化方法或塗敷及硬化方法來形成。凸塊下金屬層170可藉由合適的金屬化方法來形成。然後，可在鈍化層160上形成連接至凸塊下金屬層170的電性連接結構180。電性連接結構180可藉由迴焊製程來形成。另外，可在鈍化層160上配置表面安裝組件190，表面安裝組件190電性連接至連接構件150的重佈線層152。可藉由一系列製程來製造根據上述例示性實施例的扇出型半導體封裝100。可在大面積的面板等級上執行所述一系列製程。在此種情形中，可藉由一次執行各製程來製造多個扇出型半導體封裝100。結果，可藉由切割製程來獲得所述多個扇出型半導體封裝100。封裝堆疊
圖17為示出封裝堆疊的實例的示意性剖視圖。
參照圖17，根據本揭露中的例示性實施例的封裝堆疊300可包括：根據上述例示性實施例的扇出型半導體封裝100及堆疊於扇出型半導體封裝100上的另一半導體封裝200。半導體封裝200可包括：配線構件210，配置於根據上述例示性實施例的扇出型半導體封裝100的中介層110上，且包括藉由電性連接結構195電性連接至中介配線層112的配線構件配線層（未利用參考編號來標示）；半導體晶片220，配置於配線構件210上且電性連接至配線構件配線層（未利用參考編號來標示）；以及包封體230，配置於配線構件210上且包封半導體晶片220的至少部分。
電性連接結構195中的每一者可由低熔點金屬（例如焊料，例如錫（Sn）-鋁（Al）-銅（Cu）等）形成。然而，此僅為實例，且電性連接結構195中的每一者的材料並非僅限於此。電性連接結構195中的每一者可為接腳、球、引腳等。電性連接結構195可形成為多層結構或單層結構。當電性連接結構195形成為多層結構時，電性連接結構195可包含銅（Cu）柱及焊料。當電性連接結構195形成為單層結構時，電性連接結構195可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構195並非僅限於此。電性連接結構195可形成於中介層110的開口111h中，且可連接至經由開口111h而被暴露出的中介配線層112的至少部分。另外，電性連接結構195可形成於配線構件210的開口（未利用參考編號來標示）中，且可連接至經由所述開口（未利用參考編號來標示）而被暴露出的配線構件配線層（未利用參考編號來標示）的至少部分。電性連接結構195的數目不受特別限制，且與圖17不同，可形成於扇入區及扇出區中。
配線構件210可具有包括絕緣層、配線層及通孔的合適的中介基板的形式，但並非僅限於此。半導體晶片220可為記憶體，例如揮發性記憶體（例如動態隨機存取記憶體）、非揮發性記憶體（例如唯讀記憶體）、快閃記憶體等，但並非僅限於此。半導體晶片220可具有其中堆疊多個記憶體（未利用參考編號來標示）的形式，且各個記憶體可藉由矽穿孔（through-silicon-via，TSV）（圖中未示出）彼此電性連接，但並非僅限於此，且各個記憶體可藉由配線接合（圖中未示出）電性連接至配線構件210及配線構件配線層（未利用參考編號來標示）。包封體230可由與上述包封體140的材料相同的材料形成，或可由一般模製材料形成。
在根據此例示性實施例的封裝堆疊300中，根據上述例示性實施例的扇出型半導體封裝100用作下部封裝，因而使得下部封裝的剛性可增加且因此下部封裝的翹曲減少，並且半導體晶片130與半導體晶片220之間的訊號連接（例如，應用處理器與記憶體之間的高輸入/輸出（I/O）訊號連接）可為容易的。
如上所述，根據本揭露中的例示性實施例，可提供一種翹曲得到有效控制且易於應用於封裝堆疊的扇出型半導體封裝以及包含該封裝的封裝堆疊。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝/扇出型半導體封裝
110‧‧‧中介層
111‧‧‧中介絕緣層/絕緣層
111h、161、2251‧‧‧開口
112‧‧‧中介配線層/配線層
113‧‧‧中介通孔/通孔
120‧‧‧金屬構件
121‧‧‧金屬板
121h1‧‧‧第一貫穿孔
121h2‧‧‧第二貫穿孔
122‧‧‧金屬柱
130、220、2120、2220‧‧‧半導體晶片
130P、2122、2222‧‧‧連接墊
131、1101、2121、2221‧‧‧本體
135‧‧‧黏附構件
140、230、2130‧‧‧包封體
142‧‧‧配線層
143a‧‧‧第一通孔
143b‧‧‧第二通孔
143c‧‧‧第三通孔
150、2140、2240‧‧‧連接構件
151、2141、2241‧‧‧絕緣層
152、2142‧‧‧重佈線層
153‧‧‧重佈線通孔
160、2150、2223、2250‧‧‧鈍化層
170、2160、2260‧‧‧凸塊下金屬層
180、195‧‧‧電性連接結構
190‧‧‧表面安裝組件
200‧‧‧半導體封裝
210‧‧‧配線構件
300‧‧‧封裝堆疊
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧組件/電子組件
1121‧‧‧半導體封裝
2100‧‧‧扇出型半導體封裝
2143、2243‧‧‧通孔
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
A、A’、A”‧‧‧區
h1、h2、h3‧‧‧高度
I-I'‧‧‧線
t1、t2、t3、t4‧‧‧厚度
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1為示出電子裝置系統的實例的示意性方塊圖。 圖2為示出電子裝置的實例的示意性立體圖。 圖3A及圖3B為示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5為示出其中扇入型半導體封裝安裝於球柵陣列基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖6為示出其中扇入型半導體封裝嵌入於球柵陣列基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖7為示出扇出型半導體封裝的示意性剖視圖。 圖8為示出其中扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。 圖9為示出扇出型半導體封裝的實例的示意性剖視圖。 圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。 圖11為示出圖9的扇出型半導體封裝的A區的示意性放大剖視圖。 圖12為示出圖9的扇出型半導體封裝的A區的示意性經修改放大剖視圖。 圖13為示出圖9的扇出型半導體封裝的A區的另一示意性經修改放大剖視圖。 圖14至圖16為示出製造圖9的扇出型半導體封裝的製程的實例的示意圖。 圖17為示出封裝堆疊的實例的示意性剖視圖。

Claims (20)

  1. 一種扇出型半導體封裝，包括： 金屬構件，包括金屬板及金屬柱，所述金屬板具有第一貫穿孔及小於所述第一貫穿孔的第二貫穿孔，所述金屬柱配置於所述第二貫穿孔中，所述金屬柱與所述金屬板間隔開； 半導體晶片，配置於所述第一貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面； 包封體，覆蓋所述金屬構件及所述半導體晶片的所述主動面中的每一者的至少部分，且填充所述第一貫穿孔及所述第二貫穿孔中的每一者的至少部分； 配線層，配置於所述包封體上； 第一通孔，貫穿所述包封體的至少部分且將所述配線層與所述連接墊彼此電性連接；以及 第二通孔，貫穿所述包封體的至少部分且將所述配線層與所述金屬柱彼此電性連接， 其中所述第二通孔的高度大於所述第一通孔的高度。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括連接構件，所述連接構件配置於所述包封體上以覆蓋所述配線層，且包括藉由所述配線層電性連接至所述連接墊的重佈線層。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的厚度大於所述金屬構件的厚度。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述金屬板的厚度相同於所述金屬柱的厚度。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述金屬板的表面配置於與所述金屬柱的表面的水平高度相同的水平高度上。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述金屬板的扇出區中形成有多於一個的所述第二貫穿孔， 所述金屬柱配置於所述第二貫穿孔中，且 所述金屬柱連接至所述第二通孔。
  7. 如申請專利範圍第2項所述的扇出型半導體封裝，更包括中介層，所述中介層配置於所述金屬構件以及所述半導體晶片的所述非主動面上，且包括藉由所述金屬柱及所述配線層電性連接至所述連接墊的中介配線層。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述半導體晶片的所述非主動面藉由黏附構件貼合至所述中介層。
  9. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述中介配線層的至少部分直接接觸所述金屬柱。
  10. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述中介層的中介通孔及所述連接構件的重佈線通孔具有方向彼此相反的錐形剖面形狀。
  11. 如申請專利範圍第7項所述的扇出型半導體封裝，其中在所述中介層的表面中形成有暴露出所述中介配線層的至少部分的開口，所述表面與所述中介層的於其上配置有所述金屬構件及所述半導體晶片的表面相對。
  12. 如申請專利範圍第7項所述的扇出型半導體封裝，更包括第三通孔，所述第三通孔貫穿所述包封體的至少部分且將所述配線層與所述金屬板彼此連接， 其中所述第三通孔的高度大於所述第一通孔的高度，且 所述第三通孔的高度相同於所述第二通孔的高度。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述中介配線層的至少部分直接接觸所述金屬板。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述金屬板是所述半導體晶片的電源（PWR）圖案或接地（GND）圖案。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述金屬板是與所述配線層電性絕緣的虛擬圖案。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體包含感光成像包封體（PIE）。
  17. 如申請專利範圍第2項所述的扇出型半導體封裝，更包括： 鈍化層，配置於所述連接構件的與所述連接構件的其上配置有所述包封體的表面相對的表面上，且具有暴露出所述重佈線層的至少部分的開口； 凸塊下金屬層，配置於所述鈍化層的所述開口中，且電性連接至被暴露的所述重佈線層；以及 電性連接結構，配置於所述鈍化層的另一表面上，所述另一表面與所述鈍化層的其上配置有所述連接構件的一表面相對，且藉由所述凸塊下金屬層電性連接至被暴露的所述重佈線層。
  18. 一種扇出型半導體封裝，包括： 金屬構件，包括金屬板及金屬柱，所述金屬板具有第一貫穿孔及小於所述第一貫穿孔的第二貫穿孔，所述金屬柱配置於所述第二貫穿孔中，所述金屬柱與所述金屬板間隔開； 半導體晶片，配置於所述第一貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面，所述半導體晶片與所述金屬板間隔開； 包封體，覆蓋所述金屬構件及所述半導體晶片的所述主動面中的每一者的至少部分，且填充所述第一貫穿孔與所述半導體晶片之間以及所述第二貫穿孔與所述金屬柱之間的空間；以及 配線層，配置於所述包封體上且電性連接至所述金屬柱及所述連接墊， 其中所述金屬板的厚度相同於所述金屬柱的厚度。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，更包括連接構件，所述連接構件配置於所述包封體上以覆蓋所述配線層，且包括藉由所述配線層電性連接至所述連接墊的重佈線層。
  20. 一種封裝堆疊，包括： 第一半導體封裝，包括 金屬構件，包括金屬板及金屬柱，所述金屬板具有第一貫穿孔及小於所述第一貫穿孔的第二貫穿孔，所述金屬柱配置於所述第二貫穿孔中以使所述金屬柱與所述金屬板間隔開， 第一半導體晶片，配置於所述第一貫穿孔中，且具有上面配置有連接墊的主動面以及與所述主動面相對的非主動面， 第一包封體，覆蓋所述金屬構件及所述第一半導體晶片的所述主動面中的每一者的至少部分，且填充所述第一貫穿孔及所述第二貫穿孔中的每一者的至少部分， 配線層，配置於所述第一包封體上， 第一通孔，貫穿所述第一包封體的至少部分且將所述配線層與所述連接墊彼此電性連接， 第二通孔，貫穿所述第一包封體的至少部分且將所述配線層與所述金屬柱彼此電性連接， 連接構件，配置於所述第一包封體上以覆蓋所述配線層，且包括藉由所述配線層電性連接至所述連接墊的重佈線層，以及 中介層，配置於所述金屬構件以及所述第一半導體晶片的所述非主動面上，且包括藉由所述金屬柱及所述配線層電性連接至所述連接墊及所述重佈線層的中介配線層；以及 第二半導體封裝，包括 配線構件，配置於所述第一半導體封裝的所述中介層上，且包括藉由電性連接結構電性連接至所述中介配線層的配線構件配線層， 第二半導體晶片，配置於所述配線構件上且電性連接至所述配線構件配線層，以及 第二包封體，配置於所述配線構件上且包封所述第二半導體晶片的至少部分。
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