TW201917839A - 扇出型半導體封裝 - Google Patents

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fan
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semiconductor package
disposed
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李相奎
李政昊
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝包括：框架，包括絕緣層、佈線層、以及連接通孔層，且具有第一凹陷部以及配置在所述第一凹陷部的底表面上的第一終止元件層；半導體晶片，配置在所述第一凹陷部中且具有連接墊、其上配置有所述連接墊的主動面、以及與所述主動面相對且配置在所述第一終止元件層上的非主動面；包封體，覆蓋所述半導體晶片的至少部分，且填充所述第一凹陷部的至少部分；以及連接構件，配置於所述框架及所述半導體晶片的所述主動面上，且包括將所述框架的所述佈線層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，更具體而言，有關於一種電性連接結構可朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。
半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實現包括多個引腳的同時具有小型尺寸的半導體封裝。
被建議來滿足以上所述技術需求的半導體封裝技術的一種類型是扇出型半導體封裝。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現多個引腳。
可使用此種半導體封裝作為多晶片封裝，所述多晶片封裝包括多個半導體晶片及被動元件。當多晶片封裝中的晶片具有不同厚度時，可因所述晶片之間的厚度差而產生台階部分，且因此所述多晶片封裝的結構穩定性可劣化。當多晶片封裝產生翹曲時，由元件之間的高度差產生的此種問題可進一步加劇。
本揭露的一個態樣可提供一種扇出型半導體封裝，即使在具有不同厚度的多個晶片一起使用的情形中亦可改善所述扇出型半導體封裝的結構穩定性。
根據本揭露的一個態樣，一種扇出型半導體封裝可包括：框架，包括多個絕緣層、配置於所述多個絕緣層上的多個佈線層、以及貫穿所述多個絕緣層並將所述多個佈線層彼此電性連接的多個連接通孔層，且具有第一凹陷部以及配置在所述第一凹陷部的底表面上的第一終止元件層；半導體晶片，配置在所述第一凹陷部中且具有連接墊、其上配置有所述連接墊的主動面、以及與所述主動面相對且配置在所述第一終止元件層上的非主動面；包封體，覆蓋所述半導體晶片的至少部分，且填充所述第一凹陷部的至少部分；以及連接構件，配置於所述框架及所述半導體晶片的所述主動面上，且包括將所述框架的所述多個佈線層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層。所述框架可更包括與所述第一凹陷部間隔開的第二凹陷部、以及配置於所述第二凹陷部的底表面上的第二終止元件層。在此種情形中，第一電子組件可配置於所述第二凹陷部中，所述第二凹陷部的下表面配置於所述第二終止元件層上。所述第一電子組件可經由所述連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本文中，下側、下部、下表面等是用來指涉相對於圖式的剖面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部、上表面等是用來指涉與所述方向相反的方向。然而，這些方向是為了方便解釋而定義，且申請專利範圍並不特別受上述所定義的方向限制。
在說明書中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」概念上包括物理連接及物理斷接。應理解，當以例如「第一」及「第二」等用詞來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可並不限制所述元件的順序或重要性。在一些情形中，第一元件可稱作第二元件，而不偏離本文闡述的申請專利範圍的範疇。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件不限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但不以此為限。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
取決於半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可以是顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已經以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝的半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照圖式闡述一種具有以下結構的扇出型半導體封裝，其中當扇出型半導體封裝包括多個晶片時，會減小因在所述多個晶片之間產生台階部分而產生的影響。
圖9為示出扇出型半導體封裝的實例的剖面示意圖。圖10至圖13是示出根據經修改的例示性實施例的扇出型半導體封裝的剖面示意圖。
參照圖式，根據本揭露中的例示性實施例的扇出型半導體封裝100可包括框架110、第一晶片121及第二晶片122、包封體131以及連接構件140。框架110可包括具有不同深度的第一凹陷部110H及第二凹陷部111H。此外，作為半導體晶片的第一晶片121可配置於第一凹陷部110H中，且第二晶片122可配置於第二凹陷部111H中。
此外，根據例示性實施例的扇出型半導體封裝100必要時可更包括：第一鈍化層151，配置於連接構件140上且具有暴露出連接構件140的重佈線層142的至少部分的開口；第二鈍化層152，配置於框架110上且具有暴露出框架110的佈線層112c的至少部分的開口；凸塊下金屬層160，配置於第一鈍化層151的開口中並電性連接至被暴露出的重佈線層142；以及電性連接結構170，配置於凸塊下金屬層160上且經由凸塊下金屬層160電性連接至被暴露出的重佈線層142。
在本例示性實施例中，扇出型半導體封裝100可包括具有不同厚度（或高度）的第一晶片121及第二晶片122兩者。根據第一晶片121及第二晶片122的不同厚度，第一晶片121及第二晶片122可分別配置於具有不同深度的凹陷部110H及111H中。因此，相較於其中與第一晶片121及第二晶片122具有相同的厚度差的厚晶片及薄晶片配置於同一凹陷部中或具有相同深度的兩個凹陷部中的實例，可減小因第一晶片121與第二晶片122之間的厚度差而產生台階部分。在此種情形中，相較於其中包封體的覆蓋厚晶片的一部分顯著薄於包封體的覆蓋薄晶片的另一部分的實例，包封體131的分別覆蓋第一晶片121及第二晶片122的部分之間的厚度差可減小。由於存在凹陷部110H及111H根據第一晶片121及第二晶片122的不同厚度而具有不同深度的此種結構，可顯著減小在包封體131的表面上產生台階部分，藉此改善扇出型半導體封裝100的結構穩定性。當在扇出型半導體封裝100中產生翹曲時，扇出型半導體封裝100的結構穩定性可更為重要。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100中所包括的個別的組件。
框架110可視特定材料而改善扇出型半導體封裝100的剛性，且可用於確保包封體131的厚度均勻性。此外，框架110可包括佈線層112a、佈線層112b、佈線層112c及佈線層112d、以及連接通孔層113a、連接通孔層113b及連接通孔層113c，且因此充當連接構件。框架110可包括配置於第一晶片121的非主動面上的佈線層112c，並提供用於第一晶片121及/或第二晶片122的背側佈線層，而無需執行用於形成單獨的背側佈線層的製程。
如上所述，框架110可包括具有不同深度的多個凹陷部110H及111H。在此種情形中，第一凹陷部110H可深於第二凹陷部111H。此外，第一凹陷部110H及第二凹陷部111H的上表面可配置於同一水平高度上。因此，第一晶片121及第二晶片122的上表面亦可排列於實質上同一水平高度上。不同於作為半導體晶片的第一晶片121，第二晶片122可為被動元件，且如在圖9中所示，第一晶片121可厚於第二晶片122。在例如電容器、電感器等被動組件中，不同於半導體晶片，可能難以藉由研磨被動組件的後表面而控制被動組件的厚度。因此，當在半導體晶片與被動組件之間存在厚度差時，可能難以補償第一晶片121及第二晶片122的與其安裝表面相對的表面之間的台階部分。在本例示性實施例中，可基於第一晶片121與第二晶片122之間的厚度差，藉由使其中分別配置有第一晶片121及第二晶片122的凹陷部110H及111H的深度彼此不同而減小或避免此種台階部分。因此，覆蓋第一晶片121及第二晶片122的與其安裝表面相對的表面的包封體131的部分之間的厚度差可被減小或避免。
可分別在第一凹陷部110H及第二凹陷部111H的下表面上配置第一金屬層126及第二金屬層127。第一晶片121及第二晶片122可分別配置於第一金屬層126及第二金屬層127上，且第一金屬層126及第二金屬層127可分別充當用於形成第一凹陷部110H及第二凹陷部111H的蝕刻終止層。此外，第一晶片121的非主動面可經由任何已知的黏合構件125（例如，晶粒貼附膜（die attach film，DAF）等）而貼附至第一金屬層126。作為被動元件的第二晶片122可藉由先前技術中已知的任意表面安裝製程而配置於第二凹陷部111H中。在此種情形中，必要時，可使用例如焊料等導電結合材料。第一終止元件層126可具有較第一晶片121的非主動面的平面面積大的平面面積。第一凹陷部110H的底表面可具有較第一晶片121的非主動面的平面面積大的平面面積。此外，亦可使用用於更穩定地安裝第二晶片122的絕緣黏合劑。如在圖9中所示，可提供一對第二金屬層127，且可將所述一對第二金屬層127分別耦合至第二晶片122的一對端子122a及122b。不同地，耦合至第一晶片121的非主動面的第一金屬層126可具有完整結構。
第一凹陷部110H及第二凹陷部111H可藉由如下所述的噴砂製程形成。在此種情形中，第一凹陷部110H及第二凹陷部111H可具有錐形形狀。亦即，凹陷部110H及111H的壁面可關於金屬層126及127具有預定梯度。在此種情形中，對準第一晶片121的製程可更為簡單，且可因此提高第一晶片121的良率。
作為如上所述的半導體晶片的第一晶片121可為以數百至數百萬個或更多個的數量的元件整合於單一晶片中提供的積體電路（IC）。第一晶片121可例如為處理器晶片（更具體而言，應用處理器（AP）），諸如中央處理器（例如中央處理單元（CPU））、圖形處理器（例如圖形處理單元（GPU））、現場可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等，但不限於此。
第一晶片121可以主動晶圓為基礎形成。在此種情形中，第一晶片121的本體的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊121P可將第一晶片121電性連接至其他組件。各個連接墊121P的材料可為例如鋁（Al）等導電材料。在本體上可形成暴露出連接墊121P的鈍化層，且鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在需要的位置上進一步配置絕緣層等。第一晶片121可為裸晶粒，但必要時可更包括形成於其主動面上的重佈線層。
第一晶片121可包括第一凸塊121B，第一凸塊121B配置於連接墊121P上並連接至連接墊121P。第一凸塊121B中的每一者可由例如銅（Cu）等金屬形成，或可由焊料形成。如自以下將闡述的製程可見，根據例示性實施例的扇出型半導體封裝100可經受研磨製程。在此種情形中，框架110的第四佈線層112d的連接至重佈線層142的表面可與第一晶片121的第一凸塊121B中的每一者的連接至重佈線層142的表面配置於同一水平高度上。包封體131的上表面、第四佈線層112d的上表面、以及第一凸塊121B的上表面可彼此共面。在其中亦在第二晶片122的端子122a及122b上形成凸塊的情形中，位於第二晶片122的端子122a及122b上的凸塊的上表面可與包封體131的上表面、第四佈線層112d的上表面以及第一凸塊121B的上表面共面。所述同一水平高度或彼此共面可在概念上包括由製程誤差引起的細微差異。因此，將第一凸塊121B連接至重佈線層142的連接通孔143的高度與將第四佈線層112d連接至重佈線層142的連接通孔143的高度可彼此相同。所述相同的高度可在概念上包括由製程誤差引起的細微差異。當其上形成有連接構件140的表面如上所述是平坦的時，可平坦地形成絕緣層141，且可因此更精細地形成重佈線層142、連接通孔143等。
如上所述，第二晶片122可為被動元件，且被動元件的實例可包括多層電容器、電感器、電阻器、共模濾波器等。然而，根據本例示性實施例利用具有不同深度的凹陷部110H及111H的安裝結構的目的並非僅為了減小半導體晶片與被動元件之間的厚度差。換言之，如在圖10所示的經修改的實例中，第二晶片121’可為半導體晶片，且可具有較第一晶片121小的厚度。在此種情形中，第二晶片121’亦可藉由黏合構件125’而配置於凹陷部111H之下，且可貼附至金屬層126’。此外，如在第二晶片為被動組件的情形中，第一凹陷部110H可深於第二凹陷部111H。
框架110可包括：第一絕緣層111a；第一佈線層112a及第二佈線層112b，分別配置於第一絕緣層111a的彼此相對的第一表面及第二表面上；第二絕緣層111b，配置於第一絕緣層111a的第一表面上並覆蓋第一佈線層112a；第三佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a的第二表面上並覆蓋第二佈線層112b；以及第四佈線層112d，配置於第三絕緣層111c上。另外，框架110可包括：第一連接通孔層113a，貫穿第一絕緣層111a並將第一佈線層112a及第二佈線層112b彼此電性連接；第二連接通孔層113b，貫穿第二絕緣層111b並將第一佈線層112a及第三佈線層112c彼此電性連接；以及第三連接通孔層113c，貫穿第三絕緣層111c並將第二佈線層112b及第四佈線層112d彼此電性連接。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可彼此電性連接，且可電性連接至第一晶片121及第二晶片122。第一凹陷部110H可貫穿第一絕緣層111a及第三絕緣層111c，但可不貫穿第二絕緣層111b。第一金屬層126可配置於第一絕緣層111a的第一表面上且可被覆蓋以第二絕緣層111b。第一金屬層126可覆蓋第一凹陷部110H的底部。第二凹陷部111H可貫穿第三絕緣層111c並貫入第一絕緣層111a，但可不貫穿整個第一絕緣層111a。第二金屬層127可配置於第一絕緣層111a的第一表面與第二表面之間的水平高度上，且可包括嵌入於第一絕緣層111a中的邊緣部。第二金屬層127可配置於相對於第二絕緣層111b高於第一金屬層126的水平高度上，且可覆蓋第二凹陷部111H的底部。然而，根據另一例示性實施例，第一凹陷部110H可更貫穿另一絕緣層，例如第二絕緣層111b，且第二凹陷部111H可貫穿整個第一絕緣層111a，但可不貫穿另一絕緣層，例如第二絕緣層111b。
絕緣層111a、111b及111c中每一者的材料可為絕緣材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。當使用具有高剛性的材料（諸如包括玻璃纖維等的預浸體）作為絕緣層111a、111b及111c中的每一者的材料時，框架110可用作為用於控制扇出型半導體封裝100的翹曲的支撐構件。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的佈線層112c及佈線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為將絕緣樹脂與無機填料一起浸入玻璃纖維中的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。類似地，貫穿第一絕緣層111a的第一連接通孔層113a的直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二連接通孔層113b及第三連接通孔層113c的直徑。
同時，如上所述，用於形成第二凹陷部111H的第二金屬層127可設置於第一絕緣層111a中。為此，如在圖11所示的經修改的實例中，第一絕緣層111a可具有多層結構。由於第一絕緣層111a具有多層結構，因此第二金屬層127可輕易地配置於第一絕緣層111a中。舉例而言，第二金屬層127可配置於絕緣層111a的多層結構的多個層中的一者上，並被絕緣層111a的所述多層結構的所述多個層中的另一者覆蓋。在此種情形中，第二凹陷部111H可貫穿絕緣層111a的多層結構的多個層中配置於第二金屬層127的一側上的一或多個層，但可不貫穿絕緣層111a的多層結構的多個層中配置於第二金屬層127的另一側上的一或多個層。可依據凹陷部110H、凹陷部111H及凹陷部112H的數量、深度等而恰當地控制第一絕緣層111a的多層結構中的層的厚度及數量。
佈線層112a、佈線層112b、佈線層112c及佈線層112d可對作為半導體晶片的第一晶片121的連接墊121P進行重佈線，且可與重佈線層142一起將第一晶片121與另一晶片（例如，第二晶片122）彼此電性連接。佈線層112a、佈線層112b、佈線層112c及佈線層112d中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。佈線層112a、佈線層112b、佈線層112c及佈線層112d可視其對應層的設計而執行各種功能。舉例而言，佈線層112a、佈線層112b、佈線層112c及佈線層112d可包括接地圖案、電源圖案、訊號圖案等。第一金屬層126可電性連接至所述接地。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，佈線層112a、佈線層112b、佈線層112c及佈線層112d可包括通孔接墊、佈線接墊、電性連接結構接墊等。
佈線層112a、佈線層112b、佈線層112c及佈線層112d的厚度可大於連接構件140的重佈線層142的厚度。由於框架110的厚度可等於或大於第一晶片121的厚度，因此亦可形成具有大尺寸的佈線層112a、佈線層112b、佈線層112c及佈線層112d。另一方面，考量薄度，連接構件140的重佈線層142可被形成為具有相對小的尺寸。
連接通孔層113a、連接通孔層113b及連接通孔層113c可將形成於不同層上的佈線層112a、佈線層112b、佈線層112c及佈線層112d彼此電性連接，從而在框架110中形成電性通路。連接通孔層113a、連接通孔層113b及連接通孔層113c中每一者的材料可為導電材料。連接通孔層113a、連接通孔層113b及連接通孔層113c中的每一者可以導電材料完全填充，或者導電材料亦可沿通孔孔洞中每一者的壁面形成。第一連接通孔層113a可具有圓柱形狀或沙漏形狀，且第二連接通孔層113b及第三連接通孔層113c可具有錐形形狀。在此種情形中，第二連接通孔層113b及第三連接通孔層113c可具有錐形形狀，所述錐形形狀的方向關於第一絕緣層111a彼此相反。
可在凹陷部110H及凹陷部111H中填充包封體131，以保護框架110、第一晶片121及第二晶片122等。包封體131的包封形式不受特別限制，但可為包封體131環繞框架110、第一晶片121、以及第二晶片122等的至少部分的形式。舉例而言，包封體131可覆蓋框架110及第一晶片121的主動面，且可填充第一凹陷部110H的壁面與第一晶片121的側表面之間的空間。包封體131可填充第一凹陷部110H，藉以充當黏合劑，並視特定材料而減少第一晶片121的彎曲（buckling）情況。同樣地，可在第二凹陷部111H中填充包封體131以包封第二晶片122。在此種情形中，包封體131的覆蓋第一晶片121及第二晶片122的區域可彼此相整合地形成或可彼此分隔開。
包封體131的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體131的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像包封體（photoimagable encapsulant，PIE）樹脂作為絕緣材料。
連接構件140可配置於框架110的一個表面上，可電性連接至第一晶片121及第二晶片122，且可包括重佈線層142。舉例而言，連接構件140可對第一晶片121的連接墊121P進行重佈線，且可將框架110的佈線層112a、佈線層112b、佈線層112c及佈線層112d電性連接至第一晶片121的連接墊121P。具有各種功能的第一晶片121的數十至數百萬個連接墊121P可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括：絕緣層141，配置於框架110及第一晶片121的主動面上；重佈線層142，配置於絕緣層141上；以及連接通孔143，貫穿絕緣層141並將連接墊121P、第四佈線層112d以及重佈線層142中的每一者彼此連接。絕緣層的數量、重佈線層的數量、連接構件140的通孔層的數量可多於或少於圖式中所示者。
絕緣層141中的每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141中的每一者可為感光性絕緣層。當絕緣層141具有感光性性質時，絕緣層141可形成為具有較小厚度，並可更容易地實現連接通孔143的精密間距。絕緣層141中的每一者可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊121P實質上進行重佈線。重佈線層142中的每一者的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案等。
連接通孔143可將在不同層上形成的重佈線層142、連接墊121P及第四佈線層112d等彼此電性連接，從而在扇出型半導體封裝100中形成電性通路。連接通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充於連接通孔143中的每一者，或者導電材料亦可沿連接通孔中的每一者的壁面形成。此外，連接通孔143中的每一者可具有錐形形狀等。
第一鈍化層151可保護連接構件140不受外部物理或化學損害。第一鈍化層151可具有開口，以暴露連接構件140的重佈線層142的至少部分。在第一鈍化層151中形成的開口之數量可為數十至數百萬。第一鈍化層151的材料不受特定限制。舉例而言，可使用絕緣材料作為第一鈍化層151的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。
第二鈍化層152可保護框架110免受外部物理性或化學性損傷。第二鈍化層152可具有開口，以暴露出框架110的第三佈線層112c的至少部分。在第二鈍化層152中形成的開口之數量可為數十至數百萬。第二鈍化層152的材料不受特定限制。舉例而言，可使用絕緣材料作為第二鈍化層152的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100的板級可靠性。凸塊下金屬層160可連接至被第一鈍化層151的開口所暴露的連接構件140的重佈線層142。可藉由任何習知金屬化方法，使用任何習知導電材料（例如金屬）以在第一鈍化層151的開口中形成凸塊下金屬層160，但不以此為限。
電性連接結構170可外部物理連接或外部電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可透過電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不特別以此為限。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，且電性連接結構170不限於此。
電性連接結構170的數量、間隔、配置形式等不受特別限制，並可由熟習此項技術者根據設計細節而充分修改。舉例而言，電性連接結構170可根據連接墊121P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至第一鈍化層151的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更加優異。
電性連接結構170的至少一者可配置於扇出區域中。所述扇出區域指第一晶片121所配置的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
同時，雖然未繪示於圖式中，但必要時可在第一凹陷部110H及第二凹陷部111H的壁面上形成金屬薄膜以散熱及/或阻擋電磁波。另外，必要時可在第一凹陷部110H及第二凹陷部111H中配置執行彼此相同功能或不同功能的多個第一晶片121或第二晶片122。此外，必要時可在第一鈍化層151及第二鈍化層152的表面上配置被動組件（例如：包括電感器、電容器等的表面安裝技術（surface mounting technology，SMT）組件）。
同時，不同於以上闡述的例示性實施例，一種扇出型半導體封裝可包括具有不同厚度的多個被動元件，將參照圖12所示的經修改的實例對此進行闡述。如在圖12中所示，一種扇出型半導體封裝除第一凹陷部110H及第二凹陷部111H以外可更包括第三凹陷部112H，且可包括配置於第三凹陷部112H中的第三晶片123。第三晶片123可為具有一對端子123a及123b的被動元件或可為半導體晶片。此外，類似於第一凹陷部110H及第二凹陷部111H，可在第三凹陷部112H之下配置金屬層128。
第三凹陷部112H可具有與第一凹陷部110H及第二凹陷部111H不同的深度。詳細而言，第三凹陷部112H可具有中間深度，第一凹陷部110H可深於第三凹陷部112H，且第三凹陷部112H可深於第二凹陷部111H。在此種情形中，配置於第三凹陷部112H中的第三晶片123可厚於第二晶片122。如在本經修改的實例中，扇出型半導體封裝可包括具有各種深度的凹陷部110H、111H及112H，以有效地容置具有各種厚度的晶片121、122及123，且可減小由晶片121、122及123之間的厚度差引起的影響。
圖13示出根據另一經修改的實例的扇出型半導體封裝，且僅示出第一晶片121的周圍。在本經修改的實例中，可在第一金屬層126的鄰近第一晶片121的表面中形成凹槽T。可將黏合構件125等填充在凹槽T中。第一金屬層126的凹槽T可藉由在處理凹陷部110H時以噴砂製程等移除第一金屬層126的部分而形成。第一晶片121可藉由凹槽T而具有較高的結構穩定性。此外，凹槽亦可形成於以上在上述例示性實施例中所述的類似於第一金屬層126的金屬層126’、金屬層127及金屬層128的表面中。
圖14至圖17是示出製造根據本揭露中的例示性實施例的扇出型半導體封裝的製程的示意圖。藉由對製造扇出型半導體封裝的製程的說明可更清楚地理解具有上述結構的扇出型半導體封裝的結構特徵。在對製造扇出型半導體封裝的製程的說明中，示出並闡述了第一晶片121的周圍區域，但可以相同的方式執行配置第二晶片122及第三晶片123的製程。
首先，參照圖14，可利用覆銅層壓基板（copper clad laminate，CCL）等製備第一絕緣層111a，且可藉由任意已知的鍍覆製程在第一絕緣層111a上及第一絕緣層111a中形成第一佈線層112a及第二佈線層112b、第一金屬層126以及第一連接通孔層113a。可利用機械鑽孔、雷射鑽孔等形成第一連接通孔層113a的通孔孔洞。然後，可分別在第一絕緣層111a的相對表面上形成第二絕緣層111b及第三絕緣層111c。第二絕緣層111b及第三絕緣層111c可藉由層壓然後硬化味之素構成膜等而形成。然後，可藉由任意已知的鍍覆製程分別在第二絕緣層111b及第三絕緣層111c上以及在第二絕緣層111b及第三絕緣層111c中形成第三佈線層112c及第四佈線層112d以及第二連接通孔層113b及第三連接通孔層113c。亦可利用機械鑽孔、雷射鑽孔等形成第二連接通孔層113b及第三連接通孔層113c的通孔孔洞。可將第二鈍化層152貼附至藉由一系列製程製備的框架110的第一表面，且可將包括絕緣層201及金屬層202的載體膜200（例如，可拆卸載體膜（DCF））貼附至第二鈍化層152。
然後，如在圖15中所示，可將乾膜250（例如，乾膜光阻（DFR））貼附至框架110的另一表面，且可藉由噴砂製程形成貫穿第一絕緣層111a及第三絕緣層111c的第一凹陷部110H。在此種情形中，第一金屬層126可充當蝕刻終止層。所形成的第一凹陷部110H可具有錐形形狀。在形成第一凹陷部110H時，可移除乾膜250，且可在第一凹陷部110H中配置第一晶片121使得非主動面貼附至第一金屬層126。可使用任意已知的黏合構件125（例如，晶粒貼附膜）將非主動面貼附至第一金屬層126。同時，可在其中第一凸塊121B（例如，銅（Cu）柱）形成於連接墊121P上的狀態下貼附第一晶片121。
然後，如在圖16中所示，可利用包封體131包封框架110及第一晶片121的至少部分。可藉由層壓然後硬化味之素構成膜等而形成包封體131。然後，可研磨包封體131使得第四佈線層112d的表面及第一凸塊121B的表面被暴露出來。包封體131的表面可藉由研磨變得平坦，且第一凸塊121B的表面以及第四佈線層112d的表面可自包封體131被暴露出來。然後，可將感光性材料等塗敷至包封體131然後硬化以形成絕緣層141，且可藉由鍍覆製程在絕緣層131上及絕緣層131中形成重佈線層142及連接通孔143。
然後，如在圖17中所示，可依據設計而形成更大數量的絕緣層141、重佈線層142以及連接層層143。可藉由一系列製程形成連接構件140。然後，可藉由層壓然後硬化味之素構成膜等而在連接構件140上形成第一鈍化層151，且可移除載體膜200。然後，可藉由任意已知的金屬化方法形成凸塊下金屬層160，且可藉由回焊製程等利用焊球等形成電性連接結構170，以獲得如在圖9中所示的扇出型半導體封裝100。
如前所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝，即使在具有不同厚度的多個晶片一起使用時所述扇出型半導體封裝的結構穩定性仍可得以改善。
雖然例示性實施例已顯示及闡述如上，但對熟習此項技術者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。
100‧‧‧扇出型半導體封裝
110‧‧‧框架
110H‧‧‧第一凹陷部
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
111H‧‧‧第二凹陷部
112a‧‧‧第一佈線層
112b‧‧‧第二佈線層
112c‧‧‧第三佈線層
112d‧‧‧第四佈線層
112H‧‧‧第三凹陷部
113a‧‧‧第一連接通孔層
113b‧‧‧第二連接通孔層
113c‧‧‧第三連接通孔層
121‧‧‧第一晶片
121’‧‧‧第二晶片
121B‧‧‧第一凸塊
121P‧‧‧連接墊
122‧‧‧第二晶片
122a、122b‧‧‧端子
123‧‧‧第三晶片
123a、123b‧‧‧端子
125、125’‧‧‧黏合構件
126‧‧‧第一金屬層/第一終止元件層
126’‧‧‧金屬層
127‧‧‧第二金屬層
128‧‧‧金屬層
131‧‧‧包封體
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧連接通孔
151‧‧‧第一鈍化層
152‧‧‧第二鈍化層
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
200‧‧‧載體膜
201‧‧‧絕緣層
202‧‧‧金屬層
250‧‧‧乾膜
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1130‧‧‧照相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
T‧‧‧凹槽
根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所附圖式中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出扇出型半導體封裝的實例的剖面示意圖。 圖10至圖13是示出根據經修改的例示性實施例的扇出型半導體封裝的剖面示意圖。 圖14至圖17是示出製造根據本揭露中的例示性實施例的扇出型半導體封裝的製程的示意圖。

Claims (22)

  1. 一種扇出型半導體封裝，包括： 框架，包括多個絕緣層、配置於所述多個絕緣層上的多個佈線層、以及貫穿所述多個絕緣層並將所述多個佈線層彼此電性連接的多個連接通孔層，且具有第一凹陷部以及配置在所述第一凹陷部的底表面上的第一終止元件層； 半導體晶片，配置在所述第一凹陷部中且具有連接墊、其上配置有所述連接墊的主動面、以及與所述主動面相對且配置在所述第一終止元件層上的非主動面； 包封體，覆蓋所述半導體晶片的至少部分，且填充所述第一凹陷部的至少部分；以及 連接構件，配置於所述框架及所述半導體晶片的所述主動面上，且包括將所述框架的所述多個佈線層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述框架更包括與所述第一凹陷部間隔開的第二凹陷部以及配置於所述第二凹陷部的底表面上的第二終止元件層， 所述扇出型半導體封裝更包括第一電子組件，所述第一電子組件配置在所述第二凹陷部中且具有配置於所述第二終止元件層上的下表面，且 所述第一電子組件經由所述連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一凹陷部及所述第二凹陷部的上表面彼此共面，所述第一凹陷部及所述第二凹陷部的所述上表面分別與所述第一凹陷部及所述第二凹陷部的所述底表面相對。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一電子組件是被動組件或另一半導體晶片， 所述第一凹陷部具有較所述第二凹陷部的深度大的深度，且 所述半導體晶片具有較所述第一電子組件的厚度大的厚度。
  5. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一終止元件層是具有完整結構的金屬層，且所述第二終止元件層是一對彼此間隔開的金屬層。
  6. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述框架更具有與所述第一凹陷部及所述第二凹陷部間隔開的第三凹陷部以及配置於所述第三凹陷部的底表面上的第三終止元件層， 所述扇出型半導體封裝更包括第二電子組件，所述第二電子組件配置在所述第三凹陷部中且具有配置於所述第三終止元件層上的下表面，且 所述第二電子組件經由所述連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一電子組件及所述第二電子組件中的每一者是被動組件， 所述第三凹陷部具有較所述第二凹陷部的深度大的深度， 所述第一凹陷部具有較所述第三凹陷部的深度大的深度， 所述半導體晶片具有較所述第二電子組件的厚度大的厚度，且 所述第二電子組件具有較所述第一電子組件的厚度大的厚度。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個絕緣層包括：核心絕緣層；一或多個第一積層絕緣層，配置在所述核心絕緣層的下表面上；以及一或多個第二積層絕緣層，配置於所述核心絕緣層的與所述下表面相對的上表面上，且 所述核心絕緣層具有較所述第一積層絕緣層及所述第二積層絕緣層中的每一者的厚度大的厚度。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一積層絕緣層的數量與所述第二積層絕緣層的數量彼此相同。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一凹陷部至少貫穿所述核心絕緣層且貫穿所述第二積層絕緣層中的至少一者。
  11. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述框架更包括貫穿所述第一積層絕緣層的第一連接通孔以及貫穿所述第二積層絕緣層的第二連接通孔，且所述第一連接通孔與所述第二連接通孔以彼此相反的方向錐化（tapered）。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一終止元件層是金屬層， 所述多個佈線層中的至少一者包括接地，且 所述金屬層電性連接至所述接地。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的所述非主動面經由黏合構件而貼附至所述第一終止元件層。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一凹陷部的壁面是錐化的。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一終止元件層具有較所述半導體晶片的所述非主動面的平面面積大的平面面積。
  16. 如申請專利第1項所述的扇出型半導體封裝，其中所述第一凹陷部的所述底表面具有較所述半導體晶片的所述非主動面的平面面積大的平面面積。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一終止元件層的被所述第一凹陷部暴露出的區域具有較所述第一終止元件層的未被所述第一凹陷部暴露出的邊緣區域的厚度小的厚度。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述半導體晶片的所述連接墊上配置金屬凸塊，且 所述金屬凸塊的上表面與所述包封體的上表面共面。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述框架的所述多個佈線層中最上方的佈線層的上表面或所述多個連接通孔層中最上方的連接通孔層的上表面與所述金屬凸塊的所述上表面以及所述包封體的所述上表面共面。
  20. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括： 第一鈍化層，配置於所述連接構件上且具有暴露出所述重佈線層的至少部分的開口； 凸塊下金屬層，配置在所述第一鈍化層的所述開口中且連接至被暴露出的所述重佈線層的至少部分；以及 電性連接結構，配置於所述第一鈍化層上且連接至所述凸塊下金屬層。
  21. 如申請專利範圍第20項所述的扇出型半導體封裝，更包括第二鈍化層，所述第二鈍化層配置於所述框架下且具有暴露出所述多個佈線層中最下方的佈線層的至少部分的開口。
  22. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述佈線層中的至少一者配置於所述第一終止元件層下方的水平高度上。
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