KR101942742B1 - 팬-아웃 반도체 패키지 - Google Patents

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KR101942742B1
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KR
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fan
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semiconductor package
recess portion
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이상규
이정호
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Abstract

본 발명의 일 실시 형태에 따른 팬-아웃 반도체 패키지는 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 제1스타퍼층이 배치된 제1리세스부를 갖는 프레임; 접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 제1스타퍼층과 연결되도록 상기 제1리세스부에 배치된 반도체칩; 상기 반도체칩의 적어도 일부를 덮으며, 상기 제1리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하는 것일 수 있다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
이러한 반도체 패키지는 다수(multi) 칩 패키지로 사용될 수 있는데, 이러한 멀티 칩 패키지는 반도체칩, 수동소자들을 다수 포함한다. 멀티 칩 패키지에서 칩들이 서로 크기가 다른 경우 높이 차이에 따른 단차가 생길 수 있으며, 이에 따라 패키지의 구조적 안정성이 저하될 수 있다. 소자들의 높이 차이에 따른 이러한 문제는 패키지에 워피지(warpage)가 발생할 경우 더욱 심화될 수 있다.
본 발명의 여러 목적 중 하나는 서로 크기가 다른 다수의 칩들을 함께 사용하더라도 구조적 안정성이 향상될 수 있는 팬-아웃 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 팬-아웃 반도체 패키지의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 제1스타퍼층이 배치된 제1리세스부를 갖는 프레임; 접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 제1스타퍼층과 연결되도록 상기 제1리세스부에 배치된 반도체칩; 상기 반도체칩의 적어도 일부를 덮으며, 상기 제1리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재를 포함하는 것일 수 있다. 한편, 상기 프레임은 상기 제1리세스부와 이격되며 바닥면에 제2스타퍼층이 배치된 제2리세스부를 더 가질 수 있으며, 이때 상기 제2리세스부에는 제1전자부품이 하면이 상기 제2스타퍼층에 연결되도록 배치될 수 있다. 상기 제1전자부품은 상기 연결부재의 재배선층을 통하여 상기 반도체칩의 접속패드와 전기적으로 연결될 수 있다.
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본 발명의 여러 효과 중 일 효과로서 서로 크기가 다른 다수의 칩들을 함께 사용하더라도 구조적 안정성이 향상될 수 있는 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10 내지 13은 각각 변형된 실시 형태에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 14 내지 17은 본 발명의 일 실시 형태에 따른 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 다수의 칩을 포함하는 경우 단차 발생에 따른 영향이 저감된 구조를 갖는 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다. 도 10 내지 13은 각각 변형된 실시 형태에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100)는 프레임(110), 제1 및 제2 칩(121, 122), 봉합재(131) 및 연결부재(140)를 포함하며, 프레임(110)는 서로 깊이가 다른 제1 및 제2 리세스부(110H, 111H)를 갖는다. 그리고 제1 리세스부(110H)에는 반도체칩인 제1 칩(121)이 배치되고, 제2 리세스부(111H)에는 제2 칩(122)이 배치된다.
또한, 필요에 따라서 연결부재(140) 상에 배치되며 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 갖는 제1 패시베이션층(151), 프레임(110) 상에 배치되며 프레임(110)의 배선층(112c)의 적어도 일부를 노출시키는 개구부를 갖는 제2 패시베이션층(152), 제1 패시베이션층(151)의 개구부 상에 배치되며 노출된 재배선층(142)과 전기적으로 연결된 언더범프금속층(160) 및 언더범프금속층(160) 상에 배치되어 언더범프금속층(160)을 통하여 노출된 재배선층(142)과 전기적으로 연결된 전기연결구조체(170)를 더 포함할 수 있다.
본 실시 형태의 경우, 패키지(100) 내에 서로 크기가 다른 제1칩(121)과 제2칩(122)을 모두 포함하는 경우, 이들을 서로 깊이가 다른 리세스부(110H, 111H)에 배치하여 높이 차이에 따른 단차의 발생을 저감하였다. 이러한 구조에 의하여 패키지(100)의 구조적 안정성이 향상될 수 있으며, 예컨대, 봉합재(131) 표면의 단차 발생이 최소화될 수 있다. 이러한 구조적 안정성은 패키지(100)에 워피지가 발생하는 경우 더욱 중요한 요소가 될 것이다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)는 구체적인 재료에 따라 패키지(100)의 강성을 보다 개선시킬 수 있으며, 봉합재(131)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(110)는 배선층(112a, 112b, 112c, 112d)과 접속비아층(113a, 113b, 113c)를 포함하는바 연결부재로의 역할을 수행할 수도 있다. 프레임(110)는 제1 칩(121)의 비활성면 상에 배치되는 배선층(112c)을 포함하며 별도의 백사이드 배선층의 형성 공정 없이도 제1 칩(121)을 위한 백사이드 배선층을 제공할 수 있다.
상술한 바와 같이, 프레임(110)는 깊이가 서로 다른 복수의 리세스부(110H, 111H)를 포함하며, 이 경우, 제1 리세스부(110H)가 제2 리세스부(111H)보다 더 깊은 형태일 수 있다. 그리고 제1 및 제2 리세스부(110H, 111H)의 상면은 동일한 레벨에 위치할 수 있으며, 이에 따라 제1 및 제2 칩(121, 122)의 상면도 실질적으로 동일한 레벨로 정렬될 수 있다. 제1 칩(121)이 반도체칩인 것과 달리 제2 칩(122)은 수동소자일 수 있으며, 도시된 형태와 같이 제1 칩(121)은 제2 칩(122)보다 더 두꺼울 수 있다. 커패시터, 인덕터 등과 같은 수동소자의 경우 반도체칩과 달리 후면을 그라인딩하여 두께를 조절하기 어렵기 때문에 반도체칩 또는 다른 수동소자와 두께 차이가 나는 경우 이러한 단차를 보상하기 어렵다. 본 실시 형태에서는 다수의 칩들(121, 122)을 배치하는 리세스부(110H, 111H)의 깊이를 다르게 하여 칩(121, 122)의 높이 차이를 저감시켰다.
제1 및 제2 리세스부(110H, 111H)의 저면에는 각각 제1 및 제2 금속층(126, 127)이 배치될 수 있다. 제1 및 제2 금속층(126, 127)에는 각각 제1 및 제2 칩(121, 122)이 배치될 수 있으며, 각각은 제1 및 제2 리세스부(110H, 111H)를 형성하기 위한 식각저지층으로 기능할 수 있다. 그리고 제1 칩(121)은 제1 금속층(126)에 비활성면이 다이부착필름(DAF: Die Attach Film)과 같은 공지의 접착부재(125) 등을 매개로 부착될 수 있다. 수동 소자인 제2 칩(122)은 당 기술 분야에서 공지된 표면 실장 공정으로 제2 리세스부(111H)에 배치될 수 있으며, 필요 시 솔더 등과 같은 도전성 접합 물질이 이용될 수 있다. 이 외에도 제2 칩(122)을 더욱 안정적으로 실장하기 위한 절연성 접착제도 이용될 수 있다. 도시된 형태와 같이, 제2 금속층(127)은 한 쌍으로 이루어질 수 있으며 각각은 제2 칩(122)의 한 쌍의 단자(122a, 122b)와 결합될 수 있다. 이와 달리 제1 칩(121)의 비활성면과 결합하는 제1 금속층(126)은 일체 구조일 수 있다.
제1 및 제2 리세스부(110H, 111H)는 후술하는 바와 같이 샌드 블라스트 공정을 통하여 형성될 수 있으며, 이 경우 단면 형상이 테이퍼 형상일 수 있다. 즉, 리세스부(110H, 111H)의 벽면은 금속층(126, 127)을 기준으로 소정의 기울기를 가질 수 있다. 이 경우, 제1 칩(121)의 얼라인 공정이 보다 수월할 수 있는바, 수율이 높아질 수 있다.
상술한 바와 같이 제1 칩(121)은 반도체칩으로서, 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 제1 칩(121)은, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니다.
제1 칩(121)은 각각 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(121P)는 제1 칩(121)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속패드(121P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 제1 칩(121)은 각각 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 활성면 상에 재배선층이 더 형성될 수 있다.
제1 칩(121)은 접속패드(121P) 상에 배치되어 이와 연결된 범프(121B)를 포함할 수 있다. 범프(121B)는 구리(Cu) 등의 금속재질일 수도 있고, 솔더 재질일 수도 있다. 후술하는 공정에서 알 수 있듯이, 일례에 따른 팬-아웃 반도체 패키지(100)는 그라인딩 공정을 거칠 수 있으며 이 경우, 프레임(110)의 제4 배선층(112d)의 재배선층(142)과 연결되는 표면은 제1 칩(121)의 제1 범프(121B)의 재배선층(142)과 연결되는 표면과 동일 레벨에 위치할 수 있다. 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 따라서, 제1 범프(121B)를 재배선층(142)과 연하는 접속비아(143)의 높이와 제4 배선층(112d)을 재배선층(142)과 연결하는 접속비아(143)의 높이는 동일할 수 있다. 역시, 동일하다는 것은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 이와 같이 연결부재(140)가 형성되는 면이 평탄하면 절연층(141)을 평탄하게 형성할 수 있는바, 재배선층(142)이나 접속비아(143) 등을 보다 미세하게 형성할 수 있다.
상술한 바와 같이, 제2 칩(122)은 수동소자일 수 있으며, 그 예로서 적층형 세라믹 커패시터, 인덕터, 저항기, 공동모드필터 등을 들 수 있다. 다만, 본 실시 형태에서 채용한 깊이가 다른 리세스부(110H, 111H)를 이용한 실장 구조는 반도체칩과 수동소자의 크기 차이만을 저감하기 위한 것은 아니다. 다시 말해, 도 10의 변형 예와 같이, 제2 칩(121`)은 반도체칩일 수 있으며, 제1 칩(121)보다 두께가 얇을 수 있다. 이 경우, 제2 칩(121`) 역시 접착부재(125`)에 의하여 리세스부(111H) 저면에 배치되고 금속층(126`)과 부탁될 수 있다. 또한, 제2 칩(121`)이 수동소자인 경우와 마찬가지로 제1 리세스부(110H)가 제2 리세스부(111H)보다 더 깊은 형태일 수 있다.
프레임(110)는 제1 절연층(111a), 제1 절연층(111a)에서 서로 마주하는 제1측 및 제2측에 각각 배치된 제1 배선층(112a) 및 제2 배선층(112b), 제1 절연층(111a)의 제1측에 배치되어 제1 배선층(112a)을 덮는 제2 절연층(111b), 제2 절연층(111b) 상에 배치된 제3 배선층(112c), 제1 절연층(111a)의 제2측에 배치되어 제 2배선층(112b)을 덮는 제3 절연층(111c), 및 제3 절연층(111c) 상에 배치된 제4 배선층(112d)을 포함할 수 있다. 또한, 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결하는 제1 접속비아층(113a), 제2 절연층(112b)을 관통하며 제1 및 제3 배선층(112a, 112c)을 전기적으로 연결하는 제2 접속비아층(11113b), 및 제3 절연층(111c)을 관통하며 제2 및 제4 배선층(112b, 112d)을 전기적으로 연결하는 제3 접속비아층(11113c)를 포함할 수 있다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 서로 전기적으로 연결되며, 각각 제1 및 제2 칩(121, 122)과 전기적으로 연결된다. 제1 및 제2 리세스부(110H, 111H)는 제1 및 제3 절연층(111a, 111c)을 관통하되 제2 절연층(111b)은 관통하지 않을 수 있으며, 제1 및 제2 금속판(126, 127)은 제1 절연층(111a)의 제1측에 배치되어 제2 절연층(112b)으로 덮일 수 있다. 다만, 실시 형태에 따라서는 제1 및 제2 리세스부(110H, 111H)가 다른 절연층, 예컨대, 제2 절연층(111b)을 관통할 수도 있을 것이다.
절연층(111a, 111b, 111c)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 프레임(110)를 패키지(100)의 워피지 제어를 위한 지지부재로도 활용 할 수 있다.
제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 절연수지가 무기필러와 함께 유리섬유에 함침된, 예컨대, 프리프레그일 수 있고, 제2 절연층(111c) 및 제3 절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 절연층(111a)을 관통하는 제1 접속비아층(11113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3 접속비아층(11113b, 113c)보다 직경이 클 수 있다.
한편, 상술한 바와 같이 제1 절연층(111a) 내부에는 제2 리세스부(111H)를 형성하기 위한 금속층(127)이 배치될 수 있으며, 이를 위해 제1 절연층(111a)은 도 11의 변형 예와 같이 다층 구조를 가질 수 있다. 제1 절연층(111a)이 다층 구조를 가짐에 따라 그 내부에 금속층(127)을 용이하게 배치할 수 있다. 제1 절연층(111a)의 다층 구조에서 각 층의 두께와 층의 개수는 리세스부(110H, 111H, 112H)의 개수와 크기 등에 따라 적절히 조절될 수 있을 것이다.
배선층(112a, 112b, 112c, 112d)은 반도체칩인 제1 칩(121)의 접속패드(121P)를 재배선할 수 있으며, 재배선층(142)과 함께 제1 칩(121)과 다른 칩, 예컨대, 제2 칩(122)을 전기적으로 연결할 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
배선층(112a, 112b, 112c, 112d)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 프레임(110)는 제1 칩(121) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
접속비아층(113a, 113b, 113c)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 접속비아층(113a, 113b, 113c) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아층(113a, 113b, 113c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1 접속비아층(11113a)는 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3 접속비아층(11113b, 113c)는 테이퍼 단면 형상을 가질 수 있다. 이때, 제2 및 제3 접속비아층(11113b, 113c)는 제1 절연층(111a)을 기준으로 서로 반대 방향의 테이퍼 단면 형상을 가질 수 있다.
봉합재(131)는 리세스부(110H, 111H)에 충진되어 프레임(110), 제1 칩(121), 제2 칩(122) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 프레임(110), 제1 칩(121), 제2 칩(122) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(131)는 프레임(110) 및 제1 칩(121)의 활성면을 덮을 수 있으며, 제1 리세스부(110H)의 벽면과 제1 칩(121)의 측면 사이의 공간을 채울 수 있다. 봉합재(131)가 제1 리세스부(110H)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 마찬가지로, 봉합재(131)는 제2 리세스부(111H)에 충진되어 제2 칩(122)을 봉합할 수 있다. 이 경우, 봉합재(131)는 제1 및 제2 칩(121, 122)을 덮는 영역들이 일체로 형성될 수도 있지만 이들 영역들이 분리된 형태를 가질 수도 있다.
봉합재(131)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
연결부재(140)는 프레임(110)의 일 측에 배치되어 제1 및 제2 칩(121, 122)과 전기적으로 연결되며 재배선층(142)을 포함한다. 예컨대, 연결부재(140)는 제1 칩(121)의 접속패드(121P)를 재배선할 수 있으며, 프레임(110)의 배선층(112a, 112b, 112c, 112d)을 제1 칩(121)의 접속패드(121P)와 전기적으로 연결할 수 있다. 연결부재(140)를 통하여 다양한 기능을 갖는 수십 수백만 개의 반도체칩들이 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 프레임(110) 및 제1 칩(121)의 활성면 상에 배치된 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과 절연층(141)을 관통하며 접속패드(121P)와 제4배선층(112d)과 각층의 재배선층(142)을 연결하는 접속비아(143)를 포함한다. 연결부재(140)의 절연층과 재배선층과 비아층은 보다 많은 수의 층으로, 또는 보다 적은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 갖는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(121P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(121P), 제4 배선층(112d) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 테이퍼 단면 형상 등을 가질 수 있다.
제1 패시베이션층(151)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 패시베이션층(151)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1 패시베이션층(151)에 수십 내지 수백 만개 형성될 수 있다. 제1 패시베이션층(151)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
제2 패시베이션층(152)은 프레임(110)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2 패시베이션층(152)은 프레임(110)의 제3 배선층(112c)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제2패시베이션층(152)에 수십 내지 수백 만개 형성될 수 있다. 제2 패시베이션층(152)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(151)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(151)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(121P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속층(160)의 패시베이션층(151)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 칩(121)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 제1 및 제2 리세스부(110H, 111H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 제1 및 제2 리세스부(110H, 111H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 제1 칩(121) 또는 제2 칩(122)을 배치할 수도 있다. 또한, 필요에 따라서는 패시베이션층(151, 152) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
한편, 앞선 실시 형태와 달리 팬-아웃 반도체 패키지는 서로 크기가 다른 복수의 수동소자들을 포함할 수도 있으며, 이를 도 12의 변형 예를 참조하여 설명한다. 도 12에 도시된 형태와 같이, 팬-아웃 반도체 패키지는 제1 및 제2 리세스부(110H, 111H) 외에 제3 리세스부(112H)를 더 포함하며, 제3 리세스부(112H)에는 제3 칩(123)이 배치된다. 제3 칩(123)은 한 쌍의 단자(123a, 123b)를 갖는 수동소자일 수 있으며, 이와 달리, 반도체칩이 채용될 수도 있다. 그리고 제1 및 제2 리세스부(110H, 111H)와 마찬가지로 제3 리세스부(112H)의 저면에는 금속층(128)이 배치될 수 있다.
제3 리세스부(112H)는 제1 및 제2 리세스부(110H, 111H)와 깊이가 다르다. 구체적으로, 제3 리세스부(112H)는 중간 크기를 갖는 것으로서, 제1 리세스부(110H)가 제3 리세스부(112H)보다 더 깊고, 제3 리세스부(112H)가 제2 리세스부(111H)보다 더 깊은 형태이다. 이 경우, 제3 리세스부(112H)에 배치된 제3 칩(123)은 제2 칩(122)보다 더 두꺼운 것일 수 있다. 본 변형 예와 같이 팬-아웃 반도체 패키지는 다양한 크기의 리세스부(110H, 111H, 112H)를 구비함으로써 다양한 크기의 칩들(121, 122, 123)을 효과적으로 수용할 수 있으며, 칩들(121, 122, 123)의 두께 차이로 인한 영향을 저감할 수 있다.
도 13은 또 다른 변형 예에 따른 팬-아웃 반도체 패키지를 나타내며, 제1 칩(121) 주변만을 도시하였다. 본 변형 예의 경우, 제1 금속층(126)에서 제1 칩(121)에 인접한 면에는 홈(T)이 형성된 형태이다. 이러한 홈(T)에는 접착부재(125) 등이 충진될 수 있다. 제1 금속층(126)의 홈(T)은 리세스부(110H) 가공 시에 샌드 블래스트 공정 등에 의하여 제1 금속층(126)의 일부가 제거되면서 형성될 수 있다. 이러한 홈(T)에 의하여 제1 칩(121)은 구조적으로 보다 안정성을 가질 수 있다. 또한, 제1 금속층(126)과 마찬가지로 앞선 실시 형태에서 설명했던 제2 및 제3 금속층(127, 128)의 표면에도 홈이 형성될 수 있다.
도 14 내지 17은 본 발명의 일 실시 형태에 따른 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다. 상술한 구조를 갖는 팬-아웃 반도체 패키지의 구조적 특징은 제조 공정에 대한 설명으로부터 더욱 명확하게 파악될 수 있을 것이다. 본 제조 공정에 대한 설명에서는 제1 칩(121)의 주변 영역을 나타내었지만 제2 칩(122)과 제3 칩(123)의 배치 공정도 같은 방식을 적용하여 실행될 수 있을 것이다.
도 14를 참조하면, 먼저, 동박적층판(CCL: Copper Clad Laminated) 등을 이용하여 제1 절연층(111a)을 준비하고, 제1 절연층(111a)에 공지의 도금 공정을 이용하여 제1 및 제2배선층(112a, 112b)과 제1 금속층(126)과 제1 접속비아층(11113a)를 형성한다. 제1 접속비아층(11113a)를 위한 비아홀은 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수 있다. 다음으로, 제1 절연층(111a)의 양면에 제2 및 제3 절연층(111b, 111c)을 형성한다. 제2 및 제3 절연층(111b, 111c)은 ABF 등을 라미네이션하고 경화하는 방법으로 형성할 수 있다. 다음으로, 제2 및 제3 절연층(111b, 111c)에 각각 공지의 도금 공정을 이용하여 제3및 제4 배선층(112c, 112d)과 제2 및 제3비아(113a, 113b)를 형성한다. 제2 및 제3 접속비아층(11113b, 113c)를 위한 비아홀 역시 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수 있다. 일련의 과정으로 준비된 프레임(110)의 제1측에 제2 패시베이션층(152)을 부착하고, 제2 패시베이션층(152) 상에 절연층(201)과 금속층(202)을 포함하는, 예컨대 DCF 등의 캐리어 필름(200)을 부착한다.
다음으로 도 15에 도시된 형태와 같이, DFR과 같은 드라이 필름(250)을 프레임(110)의 타측에 부착하고, 샌드 블라스트를 이용하여 제1 및 제3 절연층(111a, 111c)을 관통하는 제1 리세스부(110H)를 형성한다. 이때 제1 금속층(126)은 식각저지 기능을 할 수 있다. 형성된 제1 리세스부(110H)는 테이퍼 단면 형상을 가질 수 있다. 제2 리세스부(110H)를 형성한 후에는 드라이 필름(250)을 제거하고, 제1 금속층(126)에 제1 칩(121)을 비활성면이 부착되도록 제1 리세스부(110H)에 배치한다. 본 부착 공정의 경우, 다이부착필름(DAF)과 같은 공지의 접착부재(125)를 이용할 수 있다. 한편, 제1 칩(121)은 접속패드(121P)에 구리 필라(Cu Pillar)와 같은 제1 범프(121B)를 형성된 상태로 부착할 수 있다.
다음으로 도 16에 도시된 형태와 같이, 봉합재(131)를 이용하여 프레임(110)와 제1 칩(121)의 적어도 일부를 봉합한다. 봉합재(131)는 ABF 등을 라미네이션한 후 경화하는 방법으로 형성할 수 있다. 그 후, 제4 배선층(112d)의 표면과 제1 범프(121B)의 표면이 노출되도록 봉합재(131)를 그라인딩(Grinding) 한다. 그라인딩에 의하여 봉합재(131)의 표면이 평평해지며, 제1 범프(121B)의 표면과 제4 배선층(112d)의 표면이 봉합재(131)로부터 노출되게 된다. 다음으로, 봉합재(131) 상에 광 감성 물질 등을 도포 및 경화하여 절연층(141)을 형성하고, 도금 공정으로 재배선층(142)과 접속비아(143)를 형성한다.
다음으로, 도 17에 도시된 형태와 같이, 앞서 얻어진 절연층(141), 재배선층(142), 접속비아(143)를 설계에 따라서 보다 많은 층수로 형성한다. 일련의 과정으로 연결부재(140)가 형성된다. 다음으로, 연결부재(140) 상에 제1 패시베이션층(151)을 ABF 등을 라미네이션한 후 경화하여 형성하고, 캐리어 필름(200)은 제거한다. 이후, 공지의 메탈화 방법으로 언더범프금속층(160)을 형성하고, 솔더볼 등을 이용한 리플로우 공정 등으로 전기연결구조체(170)를 형성함으로써 도 9에 도시된 형태의 팬-아웃 반도체 패키지(100)를 얻을 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
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Claims (22)

  1. 한층 이상의 절연층, 상기 한층 이상의 절연층에 배치된 한층 이상의 배선층, 및 상기 한층 이상의 절연층을 관통하며 상기 한층 이상의 배선층과 전기적으로 연결된 한층 이상의 접속비아층을 포함하며, 바닥면에 제1스타퍼층이 배치된 제1리세스부와 상기 제1리세스부와 이격되며 바닥면에 제2스타퍼층이 배치된 제2리세스부를 갖는 프레임;
    접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 제1스타퍼층과 연결되도록 상기 제1리세스부에 배치된 반도체칩;
    하면이 상기 제2스타퍼층에 연결되도록 상기 제2리세스부에 배치된 제1전자부품;
    상기 반도체칩의 적어도 일부를 덮으며, 상기 제1리세스부의 적어도 일부를 채우는 봉합재; 및
    상기 프레임과 상기 제1전자부품과 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 한층 이상의 배선층과 상기 반도체칩의 접속패드와 상기 제1전자부품과 각각 전기적으로 연결된 재배선층을 포함하는 연결부재; 를 포함하는,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1전자부품은 상기 연결부재의 재배선층을 통하여 상기 반도체칩의 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 및 제2리세스부의 상면은 코플래너(coplanar)한,
    팬-아웃 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1전자부품은 수동부품 또는 제2반도체칩이며,
    상기 제1리세스부는 상기 제2리세스부 보다 깊이가 깊으며,
    상기 반도체칩의 두께는 상기 제1전자부품의 두께보다 두꺼운,
    팬-아웃 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1스타퍼층은 일체 구조의 금속층이며, 상기 제2스타퍼층은 한 쌍으로 이루어진 복수의 금속층인,
    팬-아웃 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 프레임은 상기 제1 및 제2리세스부와 이격되며, 바닥면에 제3스타퍼층이 배치된 제3리세스부를 더 가지며,
    상기 제3리세스부에는 제2전자부품이 하면이 상기 제3스타퍼층에 연결되도록 배치되며,
    상기 제2전자부품은 상기 연결부재의 재배선층을 통하여 상기 반도체칩의 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제1 및 제2전자부품은 각각 수동부품이며,
    상기 제3리세스부는 상기 제2리세스부 보다 깊이가 깊고,
    상기 제1리세스부는 상기 제3리세스부 보다 깊이가 깊으며,
    상기 반도체칩의 두께는 상기 제2전자부품의 두께보다 두껍고,
    상기 제2전자부품의 두께는 상기 제1전자부품의 두께보다 두꺼운,
    팬-아웃 반도체 패키지.
  8. 코어 절연층, 상기 코어 절연층의 하측에 배치된 제1배선층, 상기 코어 절연층의 상측에 배치된 제2배선층, 상기 코어 절연층의 하측에 배치되며 상기 제1배선층의 적어도 일부를 덮는 제1빌드업 절연층, 상기 코어 절연층의 상측에 배치되며 상기 제2배선층의 적어도 일부를 덮는 제2빌드업 절연층, 및 상기 코어 절연층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1접속비아를 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임;
    하면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 전자부품;
    상기 전자부품의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및
    상기 프레임과 상기 전자부품과 상기 봉합재 상에 배치되며, 상기 전자부품과 전기적으로 연결된 재배선층을 포함하는 연결부재; 를 포함하며,
    상기 코어 절연층은 상기 제1 및 제2빌드업 절연층 각각 보다 두께가 두꺼운,
    전자부품 패키지.
  9. 제 8 항에 있어서,
    상기 제1 및 제2빌드업 절연층은 각각 복수의 층으로 구성되고,
    상기 제1빌드업 절연층의 층수와 상기 제2빌드업 절연층의 층수가 동일한,
    전자부품 패키지.
  10. 제 8 항에 있어서,
    상기 리세스부는 적어도 상기 코어 절연층을 관통하며, 상기 제1 및 제2빌드업 절연층 중 적어도 하나의 빌드업 절연층을 관통하는,
    전자부품 패키지.
  11. 제 8 항에 있어서,
    상기 프레임은 상기 제1빌드업 절연층의 하측에 배치된 제3배선층, 상기 제2빌드업 절연층의 상측에 배치된 제4배선층, 상기 제1빌드업 절연층을 관통하며 상기 제1 및 제3배선층을 전기적으로 연결하는 제2접속비아, 및 상기 제2빌드업 절연층을 관통하며 상기 제2 및 제4배선층을 전기적으로 연결하는 제3접속비아를 더 포함하며,
    상기 제1빌드업 절연층을 관통하는 제2접속비아와 상기 제2빌드업 절연층을 관통하는 제3접속비아는 서로 반대 방향으로 테이퍼진,
    전자부품 패키지.
  12. 제 11 항에 있어서,
    상기 스타퍼층은 금속층이며,
    상기 제1 내지 제4배선층 중 적어도 하나의 배선층은 그라운드를 포함하며,
    상기 금속층은 상기 그라운드와 전기적으로 연결된,
    전자부품 패키지.
  13. 제 1 항에 있어서,
    상기 반도체칩의 비활성면은 상기 제1스타퍼층에 접착부재를 통하여 부착된,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제1 리세스부의 벽면이 테이퍼진,
    팬-아웃 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제1스타퍼층은 상기 반도체칩의 비활성면 보다 평면적이 넓은,
    팬-아웃 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 제1리세스부의 바닥면은 상기 반도체칩의 비활성면 보다 평면적이 넓은,
    팬-아웃 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 제1스타퍼층은 상기 제1리세스부에 의하여 노출된 영역의 두께가 노출되지 않는 테두리 영역의 두께보다 얇은,
    팬-아웃 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 반도체칩의 접속패드 상에는 금속범프가 배치되며,
    상기 금속범프의 상면은 상기 봉합재의 상면과 코플래너(coplanar)한,
    팬-아웃 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 프레임의 한층 이상의 배선층 중 최상측의 배선층의 상면 또는 한층 이상의 접속비아층 중 최상측의 접속비아층의 상면은 상기 금속범프의 상면 및 상기 봉합재의 상면과 코플래너(coplanar)한,
    팬-아웃 반도체 패키지.
  20. 제 1 항에 있어서,
    상기 연결부재의 상측에 배치되며, 상기 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 제1패시베이션층;
    상기 제1패시베이션층의 개구부 상에 배치되며, 상기 노출된 재배선층의 적어도 일부와 연결된 언더범프금속층; 및
    상기 제1패시베이션층의 상측에 배치되며, 상기 언더범프금속층과 연결된 전기연결구조체; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  21. 제 20 항에 있어서,
    상기 프레임의 하측에 배치되며, 상기 한층 이상의 배선층 중 최하측에 배치된 배선층의 적어도 일부를 노출시키는 개구부를 갖는 제2패시베이션층; 을 더 포함하는,
    팬-아웃 반도체 패키지.
  22. 제 1 항에 있어서,
    상기 한층 이상의 배선층 중 적어도 하나는 상기 제1스타퍼층 보다 하측에 배치된,
    팬-아웃 반도체 패키지.
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