KR101973431B1 - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 가지며 상기 접속패드 상에 돌출범프가 배치된 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 및 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재, 를 포함하며, 상기 돌출범프의 단차를 제거할 수 있는, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 반도체 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 미세패턴 구현이 용이한 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 평탄화 공정으로 돌출범프의 단차를 제거할 수 있는 구조의 팬-아웃 반도체 패키지를 제공하는 것이다.
예를 들면, 본 개시를 통하여 제한하는 일례에 따른 팬-아웃 반도체 패키지는, 관통홀을 갖는 제1연결부재, 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 가지며 접속패드 상에 돌출범프가 배치된 반도체칩, 제1연결부재 및 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 제1연결부재 및 반도체칩의 활성면 상에 배치된 제2연결부재, 및 봉합재 및 제2연결부재 사이에 배치되며 돌출범프의 측면의 적어도 일부와 접하는 수지층을 포함하며, 제1연결부재 및 제2연결부재는 각각 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 것일 수 있다.
예를 들면, 본 개시를 통하여 제한하는 다른 일례에 따른 팬-아웃 반도체 패키지는, 관통홀을 갖는 제1연결부재, 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 가지며 접속패드 상에 돌출범프가 배치된 반도체칩, 제1연결부재 및 반도체칩의 측면의 적어도 일부를 봉합하는 봉합재, 제1연결부재 및 반도체칩의 활성면 상에 배치되며 접속패드와 전기적으로 연결된 재배선층을 갖는 제2연결부재, 및 봉합재 상에 배치되며 반도체칩의 비활성면을 덮는 커버층을 포함하며, 제1연결부재는 제2연결부재와 접하는 제1재배선층 및 커버층과 접하는 제2재배선층을 포함하며, 제1 및 제2재배선층은 각각 접속패드와 전기적으로 연결되며, 제1재배선층은 제2재배선층 보다 두께가 얇은 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 미세패턴 구현이 용이한 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례를 나타낸다.
도 12는 도 11의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
도 13은 도 11의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 도 14의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 16은 도 14의 팬-아웃 반도체 패키지의 개략적인 제조 일례를 나타낸다.
도 17은 도 14의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
도 18은 도 14의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2200)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2200) 상에 반도체칩(2200)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2200) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2200), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2000)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2000)는 반도체칩(2200)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2000)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2000)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2200)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 미세패턴 구현이 용이한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 가지며 접속패드(122) 상에 돌출범프(125)가 배치된 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 비활성면의 적어도 일부를 봉합하는 봉합재(130), 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140), 및 봉합재(130) 및 제2연결부재(140) 사이에 배치되며 돌출범프(125)의 측면의 적어도 일부와 접하는 수지층(135)을 포함한다. 제2연결부재(140) 및 수지층(135) 사이의 계면과 제2연결부재(140) 및 돌출범프(125) 사이의 계면은 상응하는 레벨에 존재할 수 있다.
최근 개발되고 있는 프리미엄 어플리케이션 프로세서나 플립-칩 기반의 디바이들은 파인 피치(Fine pitch)가 계속해서 요구되고 있으며, 이를 위하여 접속패드 상에 최종 패드 메탈(Pad metal)의 형태로 구리 필라(Cu Pillar) 구조를 채용하는 것을 고려해볼 수 있다. 그런데, 칩을 배치하는 공정 후 재배선 공정을 진행할 때 이러한 구리 필라의 단차에 의하여 재배선 형성 공정에 어려움이 발생할 수 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 반도체칩(120)을 봉합하는 봉합재(130)와 재배선층(142)을 포함하는 제2연결부재(140) 사이에 수지층(135)을 배치한다. 수지층(135)을 도입함으로써 반도체칩(120)의 접속패드(122) 상에 배치된 돌출범프(125)를 평탄화할 수 있다. 따라서, 돌출범프(125)의 단차를 제거할 수 있는바 재배선 형성 공정의 미세패턴 형성의 어려움을 해결할 수 있다. 평탄화 결과 수지층(135)은 돌출범프(125)의 측면의 적어도 일부와 접할 수 있다. 또한, 제2연결부재(140) 및 반도체칩(120)의 활성면 사이의 공간의 적어도 일부는 봉합재(130)뿐만 아니라 수지층(135)으로도 채워질 수 있다. 또한, 제2연결부재(140) 및 수지층(135) 사이의 계면과 제2연결부재(140) 및 돌출범프(125) 사이의 계면은 상응하는 레벨에 존재할 수 있다. 본 개시에서 상응하는 레벨이란 동일한 경우뿐만 아니라 대략 동일한 경우, 즉 공정상의 오차를 포함하는 개념이다.
한편, 제1연결부재(110)는, 절연층(111), 절연층(111) 상에 배치되며 제2연결부재(140)와 접하는 제1재배선층(112a), 및 절연층(111)의 제1재배선층(112a)이 배치된측의 반대측 상에 배치된 제2재배선층(112b)을 포함할 수 있다. 이때, 평탄화 결과 수지층(135)은 제1재배선층(112a)의 측면의 적어도 일부와 접할 수 있다. 또한, 제2연결부재(140) 및 절연층(111) 사이의 공간의 적어도 일부는 봉합재(130)뿐만 아니라 수지층(135)으로도 채워질 수 있다. 또한, 제2연결부재(140) 및 수지층(135) 사이의 계면과 제2연결부재(140) 및 제1재배선층(112a) 사이의 계면 역시 상응하는 레벨에 존재할 수 있다. 따라서, 돌출범프(125)와 제1재배선층(112a) 사이의 단차 역시도 제거할 수 있으며, 팬-아웃 영역까지 재배선을 형성하는 경우에도 미세패턴 형성 공정의 어려움을 해결할 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 반도체칩(120)의 접속패드(122)를 재배선시키는 재배선층(112a, 112b)을 포함하는바 제2연결부재(140)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 제1연결부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 패키지 온 패키지(Package on Package)의 일부로 사용될 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
제1연결부재(110)는 절연층(111), 절연층(111) 상에 배치되며 제2연결부재(140)와 접하는 제1재배선층(112a), 및 절연층(111)의 제1재배선층(112a)이 배치된측의 반대측 상에 배치된 제2재배선층(112b)을 포함한다. 제1연결부재(110)는 절연층(111)을 관통하며 제1 및 제2재배선층(112a, 112b)을 전기적으로 연결하는 비아(113)를 포함한다. 제1 및 제2재배선층(112a, 112b)은 접속패드(122)와 전기적으로 연결된다. 제1재배선층(112a)이 절연층(111) 상에 배치되나, 수지층(135)의 도입으로 평탄화되어 돌출범프(125)와 단차가 거의 없을 수 있다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass, Fabric, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
재배선층(112a, 112b)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
재배선층(112a, 112b) 중 봉합재(130)에 형성된 개구부를 통하여 노출된 일부 재배선층(112b)의 일부 패턴 상에는 필요에 따라 표면처리층(P)이 더 형성될 수 있다. 표면처리층(P)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 본 개시에서 표면처리층(P)이 형성된 경우, 재배선층(112b)은 이를 포함하는 개념이다.
비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 단면 형상이 모래시계 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 비아(113)는 재배선층(112a, 112b)의 비아용 패드와 동시에 형성되어 경계 없이 일체화될 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 바디(121), 바디(121)의 활성면 상에 배치된 접속패드(122), 바디(121)의 활성면 상에 배치되어 접속패드(122)의 적어도 일부를 덮으며 적어도 일부를 노출시키는 제1패시베이션막(123), 제1패시베이션막(123) 상에 배치되어 접속패드(122)의 적어도 일부를 노출시키는 제2패시베이션막(124), 및 노출된 접속패드(122) 상에 배치되어 제2패시베이션막(124) 상으로 연장된 돌출범프(125)를 포함한다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 제1패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 제2패시베이션막(124)은 공지의 감광성 절연층, 예컨대 PSPI(Photo Sensitive polyimide)일 수 있다. 돌출범프(125)는 티타늄(Ti)등의 시드층 및 구리(Cu) 도체층으로 구성될 수 있다. 돌출범프(125)에 의하여 반도체칩(120)의 활성면은 제2연결부재(140)와 단차를 가질 수 있다. 돌출범프(125)를 통하여 접속패드(122)의 파인피치를 도모할 수 있다.
봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(120)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 제1패시베이션막(123)과 제2연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 등이 사용될 수 있다. 봉합재(130)가 무기필러를 포함하는 경우 제1연결부재(110)의 신뢰성에 취약한 상면 및 하면의 모서리 부분, 그리고 반도체칩(120)의 신뢰성에 취약한 활성면 및 비활성면의 모서리 부분의 충격(열/기계)을 완화시킬 수 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
수지층(135)은 돌출범프(125)의 단차를 제거하기 위하여, 나아가 제1재배선층(112a)과 돌출범프(125) 사이의 단차를 제거하기 위하여 도입될 수 있다. 수지층(135)을 도입함으로써 반도체칩(120)의 접속패드(122) 상에 배치된 돌출범프(125)를 평탄화할 수 있다. 따라서, 돌출범프(125)의 단차를 제거할 수 있는바 재배선 형성 공정의 미세패턴 형성의 어려움을 해결할 수 있다. 또한, 돌출범프(125)와 제1재배선층(112a) 사이의 단차 역시도 제거할 수 있으며, 팬-아웃 영역까지 재배선을 형성하는 경우에도 미세패턴 형성 공정의 어려움을 해결할 수 있다. 수지층(135)은 공지의 절연물질을 포함할 수 있으며, 예를 들면, 수지층(135)은 감광성 절연층일 수 있다. 수지층(135)이 감광성 절연층인 경우 표면 평탄화 공정의 적용으로 노광 공정을 생략할 수 있으며, 미세패턴 구현에 보다 용이할 수 있다.
수지층(135)은 평탄화 결과 돌출범프(125)의 측면의 적어도 일부와 접할 수 있다. 또한, 제2연결부재(140) 및 반도체칩(120)의 활성면 사이의 공간의 적어도 일부는 봉합재(130)뿐만 아니라 수지층(135)으로도 채워질 수 있다. 또한, 제2연결부재(140) 및 수지층(135) 사이의 계면과 제2연결부재(140) 및 돌출범프(125) 사이의 계면은 상응하는 레벨에 존재할 수 있다. 또한, 수지층(135)은 제1재배선층(112a)의 측면의 적어도 일부와 접할 수 있다. 또한, 제2연결부재(140) 및 절연층(111) 사이의 공간의 적어도 일부는 봉합재(130)뿐만 아니라 수지층(135)으로도 채워질 수 있다. 또한, 제2연결부재(140) 및 수지층(135) 사이의 계면과 제2연결부재(140) 및 제1재배선층(112a) 사이의 계면도 상응하는 레벨에 존재할 수 있다.
제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)에서는 제2연결부재(140)가 단층으로 구성되나, 복수의 층일 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
제2연결부재(140)의 재배선층(142) 중 후술하는 패시베이션층(150)에 형성된 개구부(151)를 통하여 노출된 패드 패턴 등의 표면에는 필요에 따라 표면처리층(미도시)이 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 표면처리층(미도시)이 형성된 경우, 본 개시에서는 제2연결부재(140)의 재배선층(142)이 이를 포함하는 개념으로 본다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100B) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 이에 형성되는 재배선층(112a, 112b) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 제2연결부재(140)의 박형화를 위하여 제1연결부재(110)의 재배선층(112a, 112b) 대비 상대적으로 작게 형성할 수 있다.
패시베이션층(150)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다.
패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 심재는 포함하지 않으나, 필러는 포함하는 절연수지, 예를 들면, 무기필러 및 에폭시수지를 포함하는 ABF 등이 사용될 수 있다. 무기필러 및 절연수지를 포함하되 심재를 포함하지 않는 절연물질, 예를 들면, ABF 등을 사용하는 경우, 수지층(182)과 대칭 효과를 가질 수 있으며, 워피지 산포를 제어할 수 있어, 워피지 제어에 보다 효과적일 수 있다. 패시베이션층(150)으로 무기필러 및 절연수지를 포함하는 절연물질, 예를 들면, ABF 등을 사용할 때, 제2연결부재(140)의 절연층(141) 역시 무기필러 및 절연수지를 포함할 수 있으며, 이때 패시베이션층(150)에 포함된 무기필러의 중량퍼센트는 제2연결부재(140)의 절연층(141a, 141b)에 포함된 무기필러의 중량퍼센트 보다 클 수 있다. 이 경우, 패시베이션층(150)의 열팽창계수(CTE)가 상대적으로 낮을 수 있으며, 워피지 제어에 활용될 수 있다.
언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시키며, 패키지(100A)의 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)를 통하여 개구된 제2연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
접속단자(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(170)가 솔더볼인 경우, 접속단자(170)는 언더범프금속층(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100)는 팬-아웃 패키지이다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 금속층을 더 배치할 수 있다. 금속층은 반도체칩(120)으로부터 발생하는 열을 효과적으로 방출하는 역할을 수행할 수 있다. 또한 전자파 차폐의 역할도 수행할 수 있다. 또한, 관통홀(110H) 내에는 커패시터나 인덕터와 같은 별도의 수동부품이 더 배치될 수도 있다. 또한, 관통홀(110U) 내에 복수의 반도체칩(120)이 배치될 수도 있다. 또한, 관통홀(110H)은 복수개일 수도 있으며, 각각의 관통홀(110H)에 각각의 반도체칩(120)이나 수동부품이 배치될 수도 있다. 이 외에도 당해 기술분야에 잘 알려진 공지의 구조들이 적용될 수 있음은 물론이다.
도 11는 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례를 나타낸다.
도 11a를 참조하면, 먼저, 제1연결부재(110)를 준비한다. 다음으로, 제1연결부재(110)의 관통홀(110H)에 점착필름 등의 임시필름(200)을 이용하여 반도체칩(120)을 배치한다. 예를 들면, 제1연결부재(110)를 임시필름(200)에 부착한 후, 관통홀(110H)을 통하여 노출되는 임시필름(200) 상에 반도체칩(120)을 페이스-다운 형태로 부착하여 배치할 수 있다. 다음으로, 봉합재(130)를 이용하여 반도체칩(120)을 봉합한다. 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 적어도 봉합하며, 관통홀(110H) 내의 공간을 채운다. 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(130) 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 임시필름(200) 상에 반도체칩(120)을 봉합할 수 있도록 봉합재(130)를 도포한 후 경화하여 형성할 수도 있다.
도 11b를 참조하면, 임시필름(200)을 제거한다. 다음으로, 임시필름(200)을 제거한 영역에 수지층(135)을 형성한다. 수지층(135)은 라미네이션 방법이나 도포 방법 등의 공지의 방법으로 형성할 수 있다. 수지층(135)을 경화한 후 표면 평탄화 공정을 수행한다. 이를 통하여 돌출범프(125)의 단차 및/또는 제1재배선층(112a)의 단차가 제거될 수 있다. 따라서, 재배선 공정을 수행할 때 미세패턴 형성이 가능하다. 표면 평탄화 공정으로 수지층(135)의 노광 공정은 생략할 수 있다.
도 11c를 참조하면, 수지층(135) 상에 미세한 반도체 공정 등을 이용하여 제2연결부재(140)를 형성한다. 제2연결부재(140)는 절연층(141)을 형성한 후 해당 층에 재배선층(142) 및 비아(143)를 형성하여 형성할 수 있다. 필요에 따라서 라미네이션 방법 등을 이용하여 제2연결부재(140) 상에 패시베이션층(150)을 형성할 수 있다. 또한, 봉합재(130)에 개구부를 형성할 수 있다. 또한, 공지의 방법으로 패시베이션층(150)에 개구부(151)를 형성하고, 개구부(151) 상에 언더범프금속층(160)을 형성한 후, 언더범프금속층(160) 상에 접속단자(170)를 형성할 수 있다.
도 12는 도 11의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
도면을 참조하면, 변형예에 따른 팬-아웃 반도체 패키지(100B)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치되며 제2연결부재(140)와 접하는 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 제1연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
수지층(135)은 제3재배선층(112c)의 측면의 적어도 일부와 접할 수 있다. 제2연결부재(140) 및 제2절연층(112b) 사이의 공간의 적어도 일부는 봉합재(130)뿐만 아니라 수지층(135)으로도 채워질 수 있다. 제2연결부재(140) 및 수지층(135) 사이의 계면과 제2연결부재(140) 및 제3재배선층(112c) 사이의 계면은 상응하는 레벨에 존재할 수 있다. 이와 같이, 수지층(135) 도입으로 평탄화가 가능하며, 따라서 후속 공정인 재배선 공정의 미세패턴 형성이 용이할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1비아(113a)의 직경은 제2비아(113b) 및 제3비아(113c)의 직경보다 클 수 있다.
제1연결부재(110)의 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있으며, 제2연결부재(140)의 재배선층(142)은 박형화를 위해 보다 작은 사이즈로 형성할 수 있다.
그 외에 다른 설명은 일례에 따른 팬-아웃 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 13은 도 11의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
도면을 참조하면, 다른 변형예에 따른 팬-아웃 반도체 패키지(100C)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결될 수 있다.
수지층(135)은 매립된 제1재배선층(112a)의 적어도 일부와 접할 수 있다. 제2연결부재(140) 및 수지층(135) 사이의 계면과 제2연결부재(140) 및 제1절연층(111a) 사이의 계면은 상응하는 레벨에 존재할 수 있다. 이와 같이, 제1연결부재(110)가 매립 패턴을 가지는 경우에도 수지층(135) 도입으로 평탄화가 가능하며, 따라서 후속 공정인 재배선 공정의 미세패턴 형성이 용이할 수 있다.
제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 제1절연층 내부로 리세스되며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가진다. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수 있다.
제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 설명은 일례에 따른 팬-아웃 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 도 14의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 가지며 접속패드(122) 상에 돌출범프(125)가 배치된 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 측면의 적어도 일부를 봉합하는 봉합재(130), 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치되며 반도체칩(120)의 접속패드(122)와 전기적으로 연결된 재배선층(142)을 갖는 제2연결부재(140), 및 봉합재(130) 상에 배치되며 반도체칩(120)의 비활성면을 덮는 커버층(136)을 포함한다. 제1연결부재(110)는 제2연결부재(140)와 접하는 제1재배선층(112a) 및 커버층(136)과 접하는 제2재배선층(112b)을 포함한다. 제1재배선층(112a) 및 제2재배선층(112b)은 각각 반도체칩(120)의 접속패드(122)와 전기적으로 연결된다. 제1재배선층(112a)은 제2재배선층(112b) 보다 두께가 얇다.
다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 반도체칩(120)을 봉합하는 봉합재(130) 상에 커버층(136)을 배치한다. 또한, 제1재배선층(112a)의 두께(t1)가 제2재배선층(112b)의 두께(t2) 보다 두께가 얇다. 이는 후술하는 공정에서와 같이 평탄화 공정의 결과 제1재배선층(112a)의 일부가 제거될 수 있기 때문이다. 또한, 커버층(136)은 평탄화 공정을 위하여 페이스-업 형태로 배치되어 봉합재(130)로 봉합되지 못한 부분을 커버할 수 있다. 이와 같이, 이러한 구조적 특징으로, 평탄화 공정을 통하여 도출된 특징들로, 평탄화 공정으로 돌출범프(125)의 단차를 제거할 수 있는바 재배선 형성 공정의 미세패턴 형성의 어려움을 해결할 수 있다. 또한, 평탄화 결과 제2연결부재(140) 및 제1재배선층(112a) 사이의 계면과 제2연결부재(140) 및 돌출범프(125) 사이의 계면은 상응하는 레벨에 존재할 수 있으며, 따라서 팬-아웃 영역에서의 미세패턴 형성의 어려움 역시 해결할 수 있다.
한편, 커버층(136)은 봉합재(130)와 유사한 재료를 사용하여 형성할 수 있다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 등이 사용될 수 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
그 외에 다른 설명은 일례에 따른 팬-아웃 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 16은 도 14의 팬-아웃 반도체 패키지의 개략적인 제조 일례를 나타낸다.
도 16a를 참조하면, 먼저, 제1연결부재(110)를 준비한다. 다음으로, 제1연결부재(110)의 관통홀(110H)에 점착필름 등의 임시필름(200)을 이용하여 반도체칩(120)을 배치한다. 예를 들면, 제1연결부재(110)를 임시필름(200)에 부착한 후, 관통홀(110H)을 통하여 노출되는 임시필름(200) 상에 반도체칩(120)을 페이스-업 형태로 부착하여 배치할 수 있다. 다음으로, 봉합재(130)를 이용하여 반도체칩(120)을 봉합한다. 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 활성면을 적어도 봉합하며, 관통홀(110H) 내의 공간을 채운다. 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(130) 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 임시필름(200) 상에 반도체칩(120)을 봉합할 수 있도록 봉합재(130)를 도포한 후 경화하여 형성할 수도 있다.
도 16b를 참조하면, 임시필름(200)을 제거한다. 다음으로, 임시필름(200)을 제거한 영역에 커버층(136)을 형성한다. 커버층(136)은 라미네이션 방법이나 도포 방법 등의 공지의 방법으로 형성할 수 있다. 커버층(136)을 경화한 후 표면 평탄화 공정을 수행한다. 이를 통하여 돌출범프(125)의 단차 및/또는 제1재배선층(112a)의 단차가 제거될 수 있다. 따라서, 재배선 공정을 수행할 때 미세패턴 형성이 가능하다. 이때, 제1재배선층(112a)의 일부가 제거될 수 있는바, 제1재배선층(112a)의 두께(t1)는 제2재배선층(112b)의 두께(t2)보다 얇을 수 있다.
도 16c를 참조하면, 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 미세한 반도체 공정 등을 이용하여 제2연결부재(140)를 형성한다. 제2연결부재(140)는 절연층(141)을 형성한 후 해당 층에 재배선층(142) 및 비아(143)를 형성하여 형성할 수 있다. 필요에 따라서 라미네이션 방법 등을 이용하여 제2연결부재(140) 상에 패시베이션층(150)을 형성할 수 있다. 또한, 커버층(136)에 개구부를 형성할 수 있다. 또한, 공지의 방법으로 패시베이션층(150)에 개구부(151)를 형성하고, 개구부(151) 상에 언더범프금속층(160)을 형성한 후, 언더범프금속층(160) 상에 접속단자(170)를 형성할 수 있다.
그 외에 다른 설명은 일례에 따른 팬-아웃 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 도 14의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
도면을 참조하면, 변형예에 따른 팬-아웃 반도체 패키지(100E)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치되며 제2연결부재(140)와 접하는 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치되며 커버층(136)과 접하는 제4재배선층(112d)을 포함한다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다. 유사한 관점에서, 제3재배선층(112c)의 두께(t3)는 제4재배선층(112d)의 두께(t4) 보다 두꺼울 수 있다.
그 외에 다른 설명은 일례에 따른 팬-아웃 반도체 패키지(100A) 및 그 변형예(100B)와 다른 일례에 따른 팬-아웃 반도체 패키지(100D) 등에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 도 14의 팬-아웃 반도체 패키지의 변형예를 대략 나타낸 단면도다.
도면을 참조하면, 다른 변형예에 따른 팬-아웃 반도체 패키지(100F)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a) 상에 배치되며 제2연결부재(140)와 접하는 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 배치된측의 반대측에 매립된 제2재배선층(112b), 제2재배선층(112b)이 매립된측 상에 배치된 제2절연층(111b), 및 제2절연층(111b)의 제2재배선층(112b)이 배치된측의 반대측에 매립되며 커버층(136)과 접하는 제3재배선층(111c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결될 수 있다. 유사한 관점에서, 제1재배선층(112a)의 두께(t5)는 제3재배선층(112c)의 두께(t6) 보다 두꺼울 수 있다.
그 외에 다른 설명은 일례에 따른 팬-아웃 반도체 패키지(100A) 및 그 변형예(100C)와 다른 일례에 따른 팬-아웃 반도체 패키지(100D) 등에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2000: 팬-인 반도체 패키지
2200: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A, 100B, 100C, 100D, 100E, 100F: 팬-아웃 반도체 패키지
110: 제1연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113, 113a, 113b, 113c: 비아
120: 반도체칩 121: 바디
122: 접속패드 123, 124: 패시베이션막
125: 돌출범프 130: 봉합재
135: 수지층 136: 커버층
140: 제2연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 151: 개구부
160: 언더범프금속층 170: 접속단자
200: 임시필름

Claims (15)

  1. 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 가지며, 상기 접속패드 상에 돌출범프가 배치된 반도체칩;
    상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재;
    상기 반도체칩의 활성면 및 상기 봉합재 상에 배치된 연결부재; 및
    상기 봉합재 및 상기 연결부재 사이에 배치되며, 상기 돌출범프의 측면의 적어도 일부와 접하는 수지층; 을 포함하며,
    상기 연결부재는, 일면이 상기 수지층 및 상기 돌출범프 각각과 접하는 절연층, 상기 절연층의 일면과 마주하는 상기 절연층의 타면에 배치되어 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층, 및 상기 절연층을 관통하여 상기 돌출범프에 접촉하는 비아를 포함하고,
    상기 절연층 및 상기 수지층 사이의 계면과 상기 절연층 및 상기 돌출범프 사이의 계면은 상응하는 레벨에 존재하는,
    팬-아웃 반도체 패키지.
  2. 삭제
  3. 관통홀을 갖는 제1연결부재;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 가지며, 상기 접속패드 상에 돌출범프가 배치된 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재;
    상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재; 및
    상기 봉합재 및 상기 제2연결부재 사이에 배치되며, 상기 돌출범프의 측면의 적어도 일부와 접하는 수지층; 을 포함하며,
    상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하고,
    상기 제1연결부재는, 절연층, 상기 절연층 상에 배치되며 상기 제2연결부재와 접하는 제1재배선층, 및 상기 절연층의 상기 제1재배선층이 배치된측의 반대측 상에 배치된 제2재배선층, 을 포함하며,
    상기 수지층은 상기 제1재배선층의 측면의 적어도 일부와 접하는,
    팬-아웃 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제2연결부재 및 상기 수지층 사이의 계면과 상기 제2연결부재 및 상기 제1재배선층 사이의 계면은 상응하는 레벨에 존재하는,
    팬-아웃 반도체 패키지.
  5. 관통홀을 갖는 제1연결부재;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 가지며, 상기 접속패드 상에 돌출범프가 배치된 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재;
    상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재; 및
    상기 봉합재 및 상기 제2연결부재 사이에 배치되며, 상기 돌출범프의 측면의 적어도 일부와 접하는 수지층; 을 포함하며,
    상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하고,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치되며 상기 제2연결부재와 접하는 제3재배선층, 을 포함하며,
    상기 수지층은 상기 제3재배선층의 측면의 적어도 일부와 접하는,
    팬-아웃 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제2연결부재 및 상기 수지층 사이의 계면과 상기 제2연결부재 및 상기 제3재배선층 사이의 계면은 상응하는 레벨에 존재하는,
    팬-아웃 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 제1절연층은 상기 제2절연층 보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  9. 제 5 항에 있어서,
    상기 제1재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지.
  10. 관통홀을 갖는 제1연결부재;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 가지며, 상기 접속패드 상에 돌출범프가 배치된 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재;
    상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재; 및
    상기 봉합재 및 상기 제2연결부재 사이에 배치되며, 상기 돌출범프의 측면의 적어도 일부와 접하는 수지층; 을 포함하며,
    상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하고,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하며,
    상기 수지층은 상기 매립된 제1재배선층의 적어도 일부와 접하는,
    팬-아웃 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제2연결부재 및 상기 수지층 사이의 계면과 상기 제2연결부재 및 상기 제1절연층 사이의 계면은 상응하는 레벨에 존재하는,
    팬-아웃 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하며,
    팬-아웃 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제2재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지.
  14. 관통홀을 갖는 제1연결부재;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 가지며, 상기 접속패드 상에 돌출범프가 배치된 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 측면의 적어도 일부를 봉합하는 봉합재;
    상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치되며, 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 갖는 제2연결부재; 및
    상기 봉합재 상에 배치되며, 상기 반도체칩의 비활성면을 덮는 커버층; 을 포함하며,
    상기 제1연결부재는 상기 제2연결부재와 접하는 제1재배선층 및 상기 커버층과 접하는 제2재배선층을 포함하며,
    상기 제1재배선층 및 상기 제2재배선층은 각각 상기 반도체칩의 접속패드와 전기적으로 연결되며,
    상기 제1재배선층은 상기 제2재배선층 보다 두께가 얇은,
    팬-아웃 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 제2연결부재 및 상기 제1재배선층 사이의 계면과 상기 제2연결부재 및 상기 돌출범프 사이의 계면은 상응하는 레벨에 존재하는,
    팬-아웃 반도체 패키지.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
KR102086363B1 (ko) * 2018-07-03 2020-03-09 삼성전자주식회사 반도체 패키지
KR102560697B1 (ko) * 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
JP7096741B2 (ja) * 2018-09-11 2022-07-06 株式会社東芝 半導体装置の製造方法
KR102551747B1 (ko) * 2018-09-13 2023-07-06 삼성전자주식회사 반도체 패키지
TWI672776B (zh) 2018-10-17 2019-09-21 欣興電子股份有限公司 晶片封裝結構及其製造方法
CN110729255A (zh) * 2019-08-08 2020-01-24 厦门云天半导体科技有限公司 一种键合墙体扇出器件的三维封装结构和方法
KR20220022762A (ko) * 2020-08-19 2022-02-28 삼성전자주식회사 반도체 패키지

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
JP4093186B2 (ja) * 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
KR20100099778A (ko) 2009-03-04 2010-09-15 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8164158B2 (en) * 2009-09-11 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device
KR101718011B1 (ko) * 2010-11-01 2017-03-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8816404B2 (en) * 2011-09-16 2014-08-26 Stats Chippac, Ltd. Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
KR101362714B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
DE112013002672T5 (de) * 2012-05-25 2015-03-19 Nepes Co., Ltd Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9443797B2 (en) * 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
EP2777803A1 (en) * 2013-03-15 2014-09-17 KSM Water GmbH System for cleaning a membrane
US8941225B2 (en) * 2013-04-18 2015-01-27 Sts Semiconductor & Telecommunications Co., Ltd. Integrated circuit package and method for manufacturing the same
US9576909B2 (en) 2013-08-21 2017-02-21 Intel Corporation Bumpless die-package interface for bumpless build-up layer (BBUL)
CN104538318B (zh) * 2014-12-24 2017-12-19 通富微电子股份有限公司 一种扇出型圆片级芯片封装方法
KR101942141B1 (ko) * 2015-05-12 2019-01-24 앰코테크놀로지코리아(주) 지문센서 패키지
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US9842826B2 (en) * 2015-07-15 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN105206539A (zh) * 2015-09-01 2015-12-30 华进半导体封装先导技术研发中心有限公司 扇出型封装制备方法
US9881850B2 (en) * 2015-09-18 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9917072B2 (en) * 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same

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