TW201824471A - 扇出型半導體封裝 - Google Patents

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吳暻燮
河京武
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Abstract

本發明提供一種扇出型半導體封裝，包括：第一互連構件、半導體晶片、包封體以及第二互連構件。第一互連構件具有貫穿孔。半導體晶片配置於貫穿孔中，具有連接墊配置於其上的主動面及與主動面相對的非主動面，並具有配置於連接墊上的突出凸塊。包封體包封第一互連構件的至少部分以及半導體晶片的非主動面的至少部分。第二互連構件配置於第一互連構件及半導體晶片的主動面上。在扇出型半導體封裝中，突出凸塊的台階部分可被移除。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可延伸至半導體晶片所配置的區域之外的扇出型半導體封裝。
近來，在半導體晶片相關的技術發展中，近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，已經需要實現具有多個引腳的小型尺寸半導體封裝。
扇出型封裝即為一種滿足上述技術需求而提出的封裝技術。此種扇出型封裝具有小型的尺寸，並可藉由在半導體晶片所配置的區域之外對連接端子進行重新分佈而實現多個引腳。
本揭露的一個態樣可提供一種扇出型半導體封裝，有助於精細圖案的實現。
本揭露中的數個解決辦法之一為提供一種扇出型半導體封裝，其中可藉由平坦化方法（planarization）移除突出凸塊（protrusion bump）的台階部分（step portion）。
根據本揭露的一個態樣，一種扇出型半導體封裝可包括：第一互連構件、半導體晶片、第二互連構件以及樹脂層。第一互連構件具有貫穿孔。半導體晶片配置於貫穿孔中並具有連接墊配置於其上的主動面及非主動面。第二互連構件配置於第一互連構件及半導體晶片的主動面上，並包括電性連接至連接墊的重佈線層。包封體包封半導體晶片的非主動面的至少部分以及第一互連構件至少部分。第二互連構件配置於第一互連構件及半導體晶片的主動面上。而樹脂層配置於包封體及第二互連構件之間，並與突出凸塊的多個側面的至少部分接觸。第一互連構件及第二互連構件分別包括重佈線層，所述重佈線層電性連接至半導體晶片連接墊。
根據本揭露的另一個態樣，一種扇出型半導體封裝可包括：第一互連構件、半導體晶片、包封體、第二互連構件以及樹脂層。第一互連構件具有貫穿孔。半導體晶片配置於貫穿孔中，並具有連接墊配置於其上的主動面及非主動面。包封體包封半導體晶片的非主動面的至少部分以及第一互連構件至少部分。第二互連構件配置於第一互連構件及半導體晶片的主動面上，並具有電性連接至半導體晶片的連接墊的重佈線層。而樹脂層配置於包封體及第二互連構件之間，並接觸突出凸塊的多個側面的至少部分。第一互連構件包括接觸第二互連構件的第一重佈線層以及接觸覆蓋層的第二重佈線層，第一重佈線層及第二重佈線層電性連接至半導體晶片的連接墊，且第一重佈線層的厚度大於第二重佈線層的厚度。
在下文中，將參照所附圖式說明本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為說明電子裝置系統一實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括物理連接或電性連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接或電性連接至主板1010的其他組件，或是可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實施例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，其他組件可物理連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110（例如：相機模組1130），其可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為（例如）晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為上述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片自身不能作為已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度(circuit widths)差異而需要半導體封裝。詳細而言，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件接合墊(component mounting pads)的大小及主板的組件接合墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上，並覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222顯著地在尺寸上是小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，互連構件2240可視半導體晶片2220的尺寸而形成在半導體晶片2220上，以對連接墊2222進行重新分佈。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的導通孔孔洞2243h；並接著形成佈線圖案2242及導通孔2243。接著，可形成保護互連構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、鈍化層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有一種封裝形式，其中所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已經發展許多安裝於智慧型電話的元件，其在具有相對較小尺寸時仍可以進行快速的訊號傳送。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在互連構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的導通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新分佈並朝半導體晶片之外的方向配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局（standardized ball layout）。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由於半導體晶片上形成的互連構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的面積外的扇出區，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上文所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板（PCB）的一般疊層封裝（package-on-package；POP）類型更緊密的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決因彎曲現象（warpage phenomenon）出現所造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上述用於將半導體晶片安裝於電子裝置的主板等上並保護半導體晶片免受外部影響，且與諸如中介基板等的印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且具有扇入型半導體封裝嵌入其中。
以下將參考圖式說明有助於實施精細圖案的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的一實施例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140以及樹脂層135。第一互連構件110具有貫穿孔110H。半導體晶片120配置於第一互連構件110的貫穿孔110H中，半導體晶片120具有連接墊122配置於其上的主動面及與所述主動面相對的非主動面，且具有配置在連接墊122上的突出凸塊125。包封體130包封第一互連構件110的至少部分及半導體晶片120的非主動面的至少部分。第二互連構件140配置於第一互連構件110及半導體晶片120的主動面上。而樹脂層135配置於包封體130及第二互連構件140之間，並接觸突出凸塊125的多個側面的至少部分。第二互連構件140及樹脂層135之間的介面與第二互連構件140及突出凸塊125之間的介面可存在於彼此對應的水平高度上。
在近期已發展的優異應用處理器或覆晶類（flip-chip based）裝置中持續需要精細的間距。為此，可考慮在連接墊上使用銅柱的結構作為最終接墊金屬（final pad metal）的形式。然而，當在配置晶片的製程後進行重佈線製程時，可能因為銅柱間的台階而在重佈線形成製程中出現困難。
另一方面，根據例示性實施例的扇出型半導體封裝100A可包括樹脂層135，其配置於包封半導體晶片120的包封體130與包括重佈線層142的第二互連構件140之間。可配置樹脂層135以將在半導體晶片120的連接墊122上配置的突出凸塊125平坦化。因此，可消除突出凸塊125的台階部分，並可因而解決在重佈線形成製程中形成精細圖案的困難。作為平坦化的結果，樹脂層135可接觸突出凸塊125的多個側面的至少部分。另外，第二互連構件140及半導體晶片120的主動面之間空間的至少部分可被樹脂層135及包封體130填充。另外，第二互連構件140及樹脂層135之間的介面與第二互連構件140及突出凸塊125之間的介面可存在於彼此對應的水平高度上。在本揭露中「彼此對應的水平高度」的意涵包括水平高度彼此實質地相同的情況，亦即水平高度存在有製程誤差、以及水平高度彼此相同的這兩種情況。
同時，第一重佈線層110可包括絕緣層111、第一重佈線層112a以及第二重佈線層112b。第一重佈線層112a配置於絕緣層111的一表面上並接觸第二互連構件140。而第二重佈線層112b配置於絕緣層111的相對的表面上。在此情況下，作為平坦化的結果，樹脂層135可接觸第一重佈線層112a的多個側面的至少部分。另外，第二互連構件140及絕緣層111之間的空間的至少部分可被樹脂層135及包封體130填充。另外，第二互連構件140及樹脂層135之間的介面與第二互連構件140及第一重佈線層112a之間的介面亦可存在於彼此對應的水平高度上。因此，突出凸塊125及第一重佈線層112a之間的台階部分可被消除，且甚至在形成重佈線至扇出區域的情況中，形成精細圖案的困難可被解決。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
另外，第一互連構件110可包括重佈線層112a及重佈線層112b，重佈線層112a及重佈線層112b將半導體晶片120的連接墊122重新分佈，因而減少第二互連構件140的層數。必要時，視第一互連構件110的材料，第一互連構件110可保持扇出型半導體封裝100A的剛性，並用於確保包封體130厚度的均勻性。另外，由於第一互連構件110的緣故，根據例示性實施例的扇出型半導體封裝100A可作為疊層封裝（package-on-package；POP）的部分。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可配置半導體晶片120，使得貫穿孔110與第一互連構件110以預定距離彼此間隔。半導體晶片120的多個側面可被第一互連構件110環繞。然而，此形式僅為一舉例說明，並可修改為各種其他形式，且扇出型半導體封裝100A可視此一形式而執行其他功能。
第一重佈線層110可包括絕緣層111、第一重佈線層112a以及第二重佈線層112b。第一重佈線層112a配置於絕緣層111的一表面上並接觸第二互連構件140，而第二重佈線層112b配置於絕緣層111的相對表面上。第一互連構件110可包括導通孔113，導通孔113貫穿絕緣層111，並使第一重佈線層112a與第二重佈線層112b彼此電性連接。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。雖然第一重佈線層112a配置於絕緣層111上，第一重佈線層112a可藉由配置樹脂層135而被平坦化，使得第一重佈線層112a及突出凸塊125的台階部分可能不實質地存在。
絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（玻璃、纖維布(fabric)、玻璃布(glass cloth)或玻璃纖維布(glass fabric)）等核心材料中的樹脂，例如預浸體（prepreg）、味素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。然而，絕緣材料不以此為限。
重佈線層112a及重佈線層112b可用於對半導體晶片120的連接墊122進行重新分佈，且重佈線層112a及重佈線層112b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a及重佈線層112b可視對應之層的設計而具有各種不同功能。舉例而言，重佈線層112a及重佈線層112b可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括導通孔接墊、連接端子墊等。
視需要，表面處理層P可進一步於重佈線層112b的一些圖樣上形成，其經由形成於包封體130中的開口而自重佈線層112a以及重佈線層112b暴露。所述表面處理層P只要為已知相關技術中即可而無特別限制，，且可藉由例如電解鍍金（electrolytic gold plating）、無電鍍金（electroless gold plating）、有機可焊性保護劑（organic solderability preservative，OSP）、或無電鍍錫（electroless tin plating）、無電鍍銀（electroless silver plating）、無電鍍鎳/置換鍍金（electroless nickel plating/substituted gold plating）、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等而形成。在本揭露中形成表面處理層P的情況下，重佈線層112b可視為包括表面處理層P的概念。
導通孔113可使在不同層上形成的重佈線層112a及重佈線層112b彼此電性連接，從而在第一互連構件110中形成電性通路。導電材料亦可作為導通孔113中每一者的材料使用。導通孔113中的每一者可完全地被導電材料填充，且具有沙漏剖面形狀，但不以此為限。導通孔113可同時與重佈線層112a及重佈線層112b的導通孔接墊一同形成，從而與導通孔接墊無界限地整合，但不以此為限。
半導體晶片120可為於單一晶片中整合的數百至數百萬個元件或更多的數量設置的積體電路（IC）。舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器（例如：中央處理單元）、圖形處理器（例如：圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但不以此為限。半導體晶片120可包括本體121、連接墊122、第一鈍化層123、第二鈍化層124以及突出凸塊125。連接墊122配置於本體121的主動面上。第一鈍化層123配置於本體121的主動面上，第一鈍化層123覆蓋連接墊122的至少部分且暴露連接墊122的至少部分。第二鈍化層124配置於第一鈍化層123上，並暴露連接墊122的至少部分。而突出凸塊125配置於被暴露的連接墊122上，並延伸至第二鈍化層124。
半導體晶片120可以主動晶圓為基礎而形成。在在此情況下，本體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可使半導體晶片120電性連接至其他組件，且可使用導電材料（例如：鋁（Al）等）作為連接墊122中每一者的材料。第一鈍化層123可為氧化物膜、氮化物膜等，或可為包括氧化物膜與氮化物膜的雙層。第二鈍化層124可為已知的感光絕緣層，例如為感光聚醯亞胺（photosensitive polyimide，PSPI）。突出凸塊125可包括鈦（Ti）等所形成的晶種層及銅（Cu）所形成的導體層（conductor layer）。半導體晶片120的主動面可藉由突出凸塊125而具有相對於(with respect to)第二互連構件140的台階。連接墊122的精細間距可藉由突出凸塊125而提升。
包封體130可保護第一互連構件110或半導體晶片120。包封體130的包封形式不受特別限制，但形式可為包封體130環繞第一互連構件110的至少部分或半導體晶片120的至少部分。舉例而言，包封體130可覆蓋第一互連構件110及半導體晶片120的非主動面，且填充貫穿孔110H的壁面及半導體晶片120的多個側面之間的空間。另外，包封體130亦可填充半導體晶片120的第一鈍化層123與第二互連構件140之間空間的至少部分。同時，包封體130可填充貫穿孔110H，因而作為黏合劑，且視包封體130的材料而減小半導體晶片120的彎曲（buckling）。
舉例而言，包封體130的材料不受特別限制。舉例而言，絕緣材料可用作包封體130的材料。在此情況下，所述絕緣材料可為：熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：醯亞胺樹脂）、具有例如浸入於熱固性樹脂及熱塑性樹脂中的玻璃纖維及/或無機填料等加強材料的樹脂，例如預浸體、味素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。在包封體130包括無機填料的情況下，包封體130可減輕對可靠性差的第一互連構件110的上表面及下表面的角落部分及可靠性差的半導體晶片120的主動面及非主動面的角落部分之（熱或機械）衝擊。或者，絕緣材料亦可為其中有熱固性樹脂或熱塑性樹脂與無機填料一同浸入核心材料（例如：玻璃纖維、玻璃布或玻璃纖維布）中的材料。
配置樹脂層135可用來消除突出凸塊125的台階部分，並消除第一重佈線層112a及突出凸塊125之間的台階部分。配置樹脂層135可用來平坦化配置於半導體晶片120的連接墊122上的突出凸塊125。因此，突出凸塊125的台階部分可被消除，並可因而解決在重佈線形成製程中形成精細圖案的困難。另外，第一重佈線層112a及突出凸塊125之間的台階部分也可被消除，且甚至基於在形成重佈線至扇出區域的情況中，可解決形成精細圖案的困難。樹脂層135可包括已知的絕緣材料。舉例而言，樹脂層135可為感光絕緣材料。在樹脂層135為感光絕緣層的情況下，可藉由應用平坦化製程（planarization process）將曝光製程（exposure process）省略，且精細圖案可較容易實行。
作為平坦化的結果，樹脂層135可接觸突出凸塊125的多個側面的至少部分。另外，第二互連構件140及半導體晶片120的主動面之間空間的至少部分可被樹脂層135及包封體130填充。此外，第二互連構件140及樹脂層135之間的介面與第二互連構件140及突出凸塊125之間的介面可存在於彼此對應的水平高度上。此外，樹脂層135可接觸第一重佈線層112a的多個側面的至少部分。此外，第二互連構件140及絕緣層111之間空間的至少部分可被樹脂層135及包封體130填充。此外，第二互連構件140及樹脂層135之間的介面與第二互連構件140及第一重佈線層112a之間的介面亦可存在於彼此對應的水平高度上。
第二互連構件140可用於對半導體晶片120的連接墊122進行重新分佈。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重新分佈，且可經由連接端子170而物理連接或電性連接至外部，連接端子170視其功能將於下面描述。第二互連構件140可包括絕緣層141、重佈線層142以及導通孔143。重佈線層142配置於絕緣層141上。導通孔143貫穿絕緣層141並使重佈線層142彼此連接。在根據例示性實施例的扇出型半導體封裝100A中，第二互連構件140可包括單層，但亦可包括多個層。
可使用絕緣材料作為絕緣層141中每一者的材料。在此情況下，除了如上所述的絕緣材料，感光絕緣材料（例如：PID樹脂）亦可作為絕緣材料使用。亦即，絕緣層141可為感光絕緣層。在絕緣層141具有感光特性的情況下，可使絕緣層141形成有較小的厚度，且導通孔143的精細間距更容易達成。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。必要時，當絕緣層141為多個層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可視製程而彼此整合，使得其間的邊界可為較不明顯。
重佈線層142可實質上用於對連接墊122重新分佈，且重佈線層142中每一者的材料可為導電材料，例如：銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。視重佈線層142其對應層的設計，重佈線層142可具有各種不同功能。舉例而言，重佈線層142可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括導通孔接墊、連接端子墊等。
必要時，表面處理層（未繪示）可形成在接墊圖案等的表面上，其經由在如下述的鈍化層150中形成的開口151而自第二互連構件140的重佈線層142暴露。所述表面處理層（未繪示）並不受特別限制，只要表面處理層（未繪示）在相關技術中為已知即可，且所述表面處理層（未繪示）可藉由例如電解鍍金、無電鍍金、有機可焊性保護或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等來形成。在形成有表面處理層（未繪示）的情況下，第二互連構件140的重佈線層142可視為本揭露中包括有表面處理層的概念。
導通孔143可使在不同的層上形成的重佈線層142、連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中產生電性通路。導通孔143中每一者的材料可為導電材料，例如：銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充在導通孔143中，或導電材料亦可沿導通孔的壁面形成。另外，導通孔143可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第一互連構件110的重佈線層112a及重佈線層112b的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110可具有等於或大於半導體晶片120厚度的厚度，因此視第一互連構件110的規格，在第一互連構件110中形成的重佈線層112a及重佈線層112b可具有較大的尺寸。另一方面，相較於第一互連構件110的重佈線層112a及重佈線層112b，第二互連構件140的重佈線層142可以相對較小的尺寸形成第二互連構件140的厚度。
鈍化層150可附加地用於保護第二互連構件140免受外部物理或化學損傷。鈍化層150可具有開口151，開口151暴露第二互連構件140的重佈線層142的至少部分。在鈍化層150中形成的開口的數量可為數十至數千個。
鈍化層150的材料不受特別限制，但可為感光絕緣材料，例如感光成像介電（PID）樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，可使用絕緣樹脂作為鈍化層150的材料，絕緣樹脂不包括核心材料但具有填料，例如包括無機填料及環氧樹脂的味素構成膜（ABF）等。在包括無機填料及絕緣樹脂但不包括核心材料的絕緣材料（例如：味素構成膜（ABF）等）作為鈍化層150材料的情況下，鈍化層150及樹脂層135可對彼此具有對稱效果（symmetrical effect），並可控制翹曲分散，其可更有效控制翹曲。當包括無機填料及絕緣樹脂的絕緣材料（例如：味素構成膜（ABF）等）作為鈍化層150的材料時，第二互連構件140的絕緣層141亦可包括無機填料及絕緣樹脂。在此情況下，鈍化層150中所包括的無機填料的重量百分比可大於第二互連構件140的絕緣層141中所包括的無機填料的重量百分比。在此情況下，鈍化層150可具有相對較低的熱膨脹係數（Coefficient of Thermal Expansion，CTE），其可能較有效控制翹曲。
凸塊下金屬層160可另外用以改善連接端子170的連接可靠性，並改善扇出型半導體封裝100A的板級可靠性（board level reliability）。凸塊下金屬層160可連接至第二互連構件140的重佈線層142，第二互連構件140的重佈線層142經由鈍化層150的開口151外露。藉由使用已知導電金屬（例如：金屬）之已知金屬化方法，凸塊下金屬層160可在鈍化層150的開口151中形成，但不以此為限。
連接端子170可另外用以向外物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料（例如：焊料等）形成。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為接腳（land）、焊球、引腳等。連接端子170可由多層或單層形成。當連接端子170由多層形成時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170由單層形成時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔或配置形式等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據連接墊122的數量，連接端子170可設置為數十至數千的數量，但不以此為限，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋凸塊下金屬層160的多個側面，所述多個側面在鈍化層150的一表面上延伸，則可有較佳的連接可靠性。
可在扇出區域中配置這些連接端子170中的至少一者。所述扇出區域為半導體晶片120所配置的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，其可實施多個輸入/輸出端子，並可有利於3D互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可在無需透過另外的板便能安裝於電子裝置上。因此，扇出型封裝可製造為具有相對較小的厚度，並可具有價格競爭力。
同時，雖然圖中未繪示，必要時，金屬層可進一步配置於貫穿孔110H的孔壁上。金屬層可用於有效散出由半導體晶片120所產生的熱。另外，金屬層亦可用於阻擋電磁波。另外，個別被動組件（例如：電容器、感應器等）可進一步配置於貫穿孔110H中。另外，多個半導體晶片120可配置於貫穿孔110H中。另外，貫穿孔110H的數量可為多個，且半導體晶片120或被動組件可分別配置於貫穿孔110H中。除了上述結構，可應用此技術領域中已知的結構。
圖11A至圖11C為說明圖9中扇出型半導體封裝的製造過程一實施例示意圖。
參照圖11A，可先行製備第一互連構件110。接著，可使用暫設膜200（temporary film）（例如：黏合膜等）來將半導體晶片120配置在第一互連構件110的貫穿孔110H中。舉例而言，第一互連構件110可貼附至暫設膜200，且半導體晶片120可貼附至暫設膜200並配置於其上，暫設膜200經由貫穿孔110H以面朝下的形式（face-down form）暴露。接著，可使用包封體130包封半導體晶片120。包封體130可至少包封第一互連構件110及半導體晶片120的非主動面，且包封體130可填充貫穿孔110H內的空間。包封體130可由已知的方法形成。舉例而言，包封體130可藉由以下方法形成：將包封體130的前驅物（precursor）層疊，接著硬化前驅物。或者，包封體130可藉由以下方法形成：在暫設膜200上施加預包封體（pre-encapsulant）以包封半導體晶片120，並接著硬化預包封體。
參照圖式11B，可移除暫設膜200。接著，樹脂層135可在暫設膜200移除的區域中形成。可由已知的方法（例如：層疊方法、施行方法等）形成樹脂層135。在樹脂層135硬化之後，可進行表面平坦化製程。因此，突出凸塊125的台階部分及第一重佈線層112a的台階部分可被消除。因此，當進行重佈線製程時，可形成精細圖案。由於有表面平坦化製程，因此可省略樹脂層135的暴露製程。
參照圖11C，可使用精密半導體製程等而在樹脂層135上形成第二互連構件140。藉由形成絕緣層141並接著形成重佈線層142及導通孔143，可形成第二互連構件140。必要時，鈍化層150可使用層疊方法等形成在第二互連構件140上。另外，可在包封體130中形成開口。另外，開口151可藉由已知的方法形成在鈍化層150中，凸塊下金屬層160可形成在開口151上，且連接端子170可形成在凸塊下金屬層160上。
圖12為說明圖11A至圖11C的扇出型半導體封裝的區域A的剖視示意圖。
參照圖式，在根據修改後的一實施例的扇出型半導體封裝100B中，第一互連構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於第一絕緣層111a的兩個表面上。第二絕緣層111b配置於第一絕緣層111a上，並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上，並接觸第二互連構件140。第三絕緣層111c配置於第一絕緣層111a上，並覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c以及112d可電性連接至連接墊122。由於第一互連構件110可包括較大數量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率下降。第一重佈線層至第四重佈線層112a、112b、112c以及112d可藉由第一導通孔至第三導通孔113a、113b以及113c而彼此電性連接，導通孔中的每一者貫穿第一絕緣層至第三絕緣層111a、111b以及111c。
樹脂層135可接觸第三重佈線層112c的多個側面的至少部分。第二互連構件140及第二絕緣層111b之間的空間的至少部分可被樹脂層135及包封體130填充。第二互連構件140及樹脂層135之間的介面與第二互連構件140及第三重佈線層112c之間的介面可存在於彼此對應的水平高度上。如上所述，可配置樹脂層135來達到平坦化。因此，精細圖案可容易在重佈線製程中形成，且重佈線製程為連續製程。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且可配置第二絕緣層111b及第三絕緣層111c，以形成較大數量的重佈線層112c及重佈線層112d。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可由例如包括核心材料、無機填料及絕緣樹脂的預浸體形成，且第二絕緣層111b及第三絕緣層111c可為味素構成膜或包括無機填料及絕緣樹脂的感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料不以此為限。相似地，第一導通孔113a的直徑可大於第二導通孔113b及第三導通孔113c的直徑。
第一互連構件110的第一重佈線層112a及第二重佈線層112b所配置的水平高度可介於在半導體晶片120的主動面的水平高度與非主動面的水平高度之間。第一互連構件110的厚度可形成為與半導體晶片120對應的厚度。因此，在第一互連構件110中形成的第一重佈線層112a及第二重佈線層112b所配置之水平高度可介於半導體晶片120的主動面的水平高度與非主動面的水平高度之間。第一互連構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110的厚度可等於或大於半導體晶片120的厚度，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d亦可形成有相對較大的尺寸，且第二互連構件140的重佈線層142可形成較小尺寸的厚度。
除了上述組態以外的其他組態之說明等可與上文所述的內容重疊，因而省略之。
圖13為說明圖11A至圖11C的扇出型半導體封裝的區域A的剖視示意圖。
參照圖式，在根據另一修改後的一實施例之扇出型半導體封裝100C中，第一互連構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及重佈線層112c。第一重佈線層112a嵌入於第一絕緣層111a中。第二重佈線層112b配置於與第一重佈線層112a所嵌入的第一絕緣層111a一表面相對的第一絕緣層111a另一表面上。第二絕緣層111b配置於第一絕緣層111a上，並覆蓋第二重佈線層112b。而第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層至第三重佈線層112a、112b以及112c可電性連接至連接墊122。第一重佈線層112a、第二重佈線層112b以及第二重佈線層112b、第三重佈線層112c可分別藉由貫穿第一絕緣層111a的第一導通孔113a及貫穿第二絕緣層111b導通孔的第二導通孔113b而彼此電性連接。
樹脂層135可接觸被嵌入的第一重佈線層112a的至少部分。第二互連構件140及樹脂層135之間的介面與第二互連構件140及第一絕緣層111a之間的介面可存在於彼此對應的水平高度上。如上所述，在第一互連構件110亦有嵌入圖案的情況下，可配置樹脂層135來達到平坦化。因此，精細圖案可容易在重佈線製程中形成，且重佈線製程為連續製程。
由於第一互連構件110可包括數量較大的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率的下降。第一重佈線層112a可凹陷於絕緣層111中，使得在第一絕緣層111a的下表面與第一重佈線層112a的下表面之間可具有台階。因此，當包封體130形成時，可防止包封體130的材料滲入而污染第一重佈線層112a。
第一互連構件110的第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面的水平高度與非主動面的水平高度之間。第一互連構件110的厚度可形成為與半導體晶片120對應的厚度。因此，第一互連構件110中形成的第二重佈線層112b所配置的水平高度可在介於半導體晶片120的主動面的水平高度與非主動面的水平高度之間。第一互連構件110的重佈線層112a、重佈線層112b以及重佈線層112c的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110的厚度可等於或大於半導體晶片120的厚度，因此視第一互連構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可具有相對較大的尺寸。另一方面，可形成第二互連構件140的重佈線層142以具有相對較小的厚度。
除了上述組態以外的其他組態之說明等可與上文所述的內容重疊，因而省略之。
圖14是說明扇出型半導體封裝的另一一實施例的剖視示意圖。
圖15為沿圖14的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100D可包括第一互連構件110、半導體晶片120、包封體130、第二互連構件140、重佈線層142以及覆蓋層136。第一互連構件110具有貫穿孔110H。半導體晶片120配置於第一互連構件110的貫穿孔110H中，半導體晶片120具有主動面、與所述主動面相對配置的非主動面及突出凸塊125。連接墊122配置在主動面上，突出凸塊125配置於連接墊122上。包封體130包封第一互連構件110的至少部分及半導體晶片120的多個側面的至少部分。第二互連構件140配置於第一互連構件110上及半導體晶片120的主動面上，且具有電性連接至半導體晶片120的連接墊122的重佈線層142。覆蓋層136配置於包封體130上，並覆蓋半導體晶片120的非主動面。第一互連構件110可包括與第二互連構件140接觸的第一重佈線層112a以及與覆蓋層136接觸的第二重佈線層112b。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。第一重佈線層112a的厚度小於第二重佈線層112b的厚度。
在根據另一例示性實施例的扇出型半導體封裝100D中，覆蓋層136可配置於包封半導體晶片120的包封體130上。另外，第一重佈線層112a的厚度t1可低於第二重佈線層112b的厚度t2。此處，可移除第一重佈線層112a的部分作為平坦化製程的結果，以下將示意性地說明製程。另外，覆蓋層136可以面朝上的形式配置，用於平坦化製程以覆蓋未被包封體130包封的部分。如上所述，因平坦化製程衍生的結構特性，突出凸塊125的台階部分可被消除，且可因而解決在重佈線形成製程中形成精細圖案的困難。另外，作為平坦化的結果，第二互連構件140及第一重佈線層112a之間的介面與第二互連構件140及突出凸塊125之間的介面可存在於彼此對應的水平高度上。因此，亦可解決在扇出區域中形成精細圖案的困難。
同時，可由與包封體130材料相似者形成覆蓋層136。舉例而言，可使用絕緣材料作為覆蓋層136的材料。在此情況下，所述絕緣材料可為：熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：醯亞胺樹脂）、具有例如浸入於所述熱固性樹脂及所述熱塑性樹脂中的玻璃纖維及/或無機填料等加強材料的樹脂，例如預浸體、味素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用其中有熱固性樹脂或熱塑性樹脂與無機填料一同浸入核心材料（例如：玻璃纖維、玻璃布或玻璃纖維布）中的材料作為絕緣材料。
除了上述組態以外的其他組態之說明等可與上文所述的內容重疊，因而省略之。
圖16A至圖16C為說明製造圖14的扇出型半導體封裝的製程一實施例。
參照圖16A，可先行製備第一互連構件110。接著，可使用暫設膜200（例如：黏合膜等）來在第一互連構件110的貫穿孔110H中配置半導體晶片120。舉例而言，第一互連構件110可貼附至暫設膜200，且半導體晶片120可貼附至並配置於暫設膜200上，暫設膜200經由貫穿孔110H以面朝上的形式暴露。接著，可使用包封體130包封半導體晶片120。包封體130可至少包封第一互連構件110及半導體晶片120的主動面，且可填充貫穿孔110H內的空間。包封體130可由已知的方法形成。舉例而言，包封體130可藉由以下方法形成：將包封體130的前驅物（precursor）層疊，接著硬化前驅物。或者，包封體130可藉由以下步驟形成：施加預包封體（pre-encapsulant）的方法至暫設膜200，以包封半導體晶片120並接著硬化預包封體。
參照圖式16B，可移除暫設膜200。接著，可在已經移除暫設膜200的區域中形成覆蓋層136。覆蓋層136可由已知的方法（例如：層疊方法、施行方法等）形成。在覆蓋層136硬化之後，可進行表面平坦化製程。因此，突出凸塊125的台階部分及第一重佈線層112a的台階部分可被移除。因此，當進行重佈線製程時，可形成精細圖案。在此情況下，第一重佈線層112a的部分可被移除，從而第一重佈線層112a的厚度t1可小於第二重佈線層112b的厚度t2。
參照圖16C，第二互連構件140可使用精細半導體製程等形成在第一互連構件110上及半導體晶片120的主動面。第二互連構件140可藉由形成絕緣層141以及接著形成重佈線層142及143而形成。必要時，鈍化層150可使用層疊方法等形成在第二互連構件140上。另外，可在覆蓋層136中形成開口。另外，開口151可藉由已知的方法在鈍化層150中形成，凸塊下金屬層160可形成在開口151上，且連接端子170可形成在凸塊下金屬層160上。
除了上述組態以外的其他組態之說明等可與上文所述的內容重疊，因而省略之。
圖17為說明圖14的扇出型半導體封裝的區域A的剖視示意圖。
參照圖式，在根據修改後的一實施例的扇出型半導體封裝100E中，第一互連構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上，並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上，並接觸第二互連構件140。第三絕緣層111c配置於第一絕緣層111a上，並覆蓋第二重佈線層112b。而第四重佈線層112d配置於第三絕緣層111c上，並接觸覆蓋層136。第一重佈線層至第四重佈線層112a、112b、112c以及112d可電性連接至連接墊122。第一重佈線層至第四重佈線層112a、112b、112c以及112d可藉由第一導通孔至第三導通孔113a、113b以及113c而彼此電性連接，且分別貫穿第一緣層至第三絕緣層111a、111b以及111c。相似地，第三重佈線層112c的厚度t3可大於第四重佈線層112d的厚度t4。
除了上述組態以外的其他組態之描述等與上文所述的內容重疊，因而省略之。
圖18為說明圖14的扇出型半導體封裝的區域A的剖視示意圖。
參照圖式，在根據另一修改後的一實施例的扇出型半導體封裝100F中，第一互連構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a配置於第一絕緣層111a的一表面上，並接觸覆蓋層136。第二重佈線層112b嵌入於第一絕緣層111a的相對表面，第二絕緣層111b配置於第一絕緣層111a的此相對表面(被第二重佈線層112b嵌入的表面)。第三重佈線層112c嵌入於第二絕緣層111b的另一表面(也就是被第二重佈線層112b嵌入的表面的相對表面)中，並接觸第二互連構件140，所述表面與（其上配置有第二絕緣層111b）第二絕緣層111b的另一表面相對。第一重佈線層至第三重佈線層112a、112b以及112c可電性連接至連接墊122。第一重佈線層112a、第二重佈線層112b以及第二重佈線層112b、第三重佈線層112c可分別藉由貫穿第一絕緣層111a的第一導通孔113a及第二絕緣層111b導通孔的第二導通孔113b而彼此電性連接。另外，第一重佈線層112a的厚度t5可大於第三重佈線層112c的厚度t6。
除了上述組態以外的其他組態之說明等與上文所述的內容重疊，因而省略之。
如前述所言，根據本揭露的例示性實施例，可提供一種有助於精細圖案實施的扇出型半導體封裝。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100A、100B、100C、100D、100E、100F、2100‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111、141、2141、2241‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113、143、2143、2243、2243h‧‧‧導通孔
113a‧‧‧第一導通孔
113b‧‧‧第二導通孔
113c‧‧‧第三導通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123‧‧‧第一鈍化層
124‧‧‧第二鈍化層
125‧‧‧突出凸塊
130、2130‧‧‧包封體
135‧‧‧樹脂層
136‧‧‧覆蓋層
140‧‧‧第二互連構件
142、2142‧‧‧重佈線層
150、2150、2223、2250‧‧‧鈍化層
151、2251‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
200‧‧‧暫設膜
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2140、2240‧‧‧互連構件
2160、2260‧‧‧凸塊下金屬層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I’‧‧‧剖線
II-II’‧‧‧剖線
P‧‧‧表面處理層
t1、t2、t3、t4、t5、t6‧‧‧厚度
下文特舉實施例，並配合所附圖式作詳細說明，本揭露的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的一實施例的方塊示意圖。 圖2為說明電子裝置的一實施例的立體示意圖。 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖。 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。 圖7為說明扇出型半導體封裝的剖視示意圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖。 圖9為說明扇出型半導體封裝的一實施例的剖視示意圖。 圖10為沿圖9所示的扇出型半導體封裝的剖線I-I’截取的平面示意圖。 圖11A至圖11C為說明圖9中扇出型半導體封裝的製造過程的一實施例示意圖。 圖12為說明圖11A至圖11C的扇出型半導體封裝的區域A的剖視示意圖。 圖13為說明圖11A至圖11C的扇出型半導體封裝的區域A的剖視示意圖。 圖14為說明扇出型半導體封裝的另一一實施例的剖視示意圖。 圖15為沿圖14的扇出型半導體封裝的剖線II-II’獲取的平面示意圖。 圖16A至圖16C為說明製造圖14的扇出型半導體封裝的製程的一實施例示意圖。 圖17為說明圖14的扇出型半導體封裝的區域A的剖視示意圖。 圖18為說明圖14的扇出型半導體封裝的區域A的剖視示意圖。

Claims (15)

  1. 一種扇出型半導體封裝，包括： 第一互連(interconnection)構件，具有貫穿孔； 半導體晶片，配置於所述貫穿孔中，所述半導體晶片具有其上配置有連接墊的主動面、相對於所述主動面的非主動面、及配置於所述連接墊上的突出凸塊(protrusion bump)； 包封體，包封(encapsulating)所述第一互連構件的至少部分及所述半導體晶片的所述非主動面的至少部分； 第二互連構件，配置於所述第一互連構件及所述半導體晶片的所述主動面上；以及 樹脂層，配置於所述包封體及所述第二互連構件之間，並接觸所述突出凸塊的多個側面的至少部分， 其中所述第一互連構件及所述第二互連構件分別包括電性連接至所述連接墊的多個重佈線層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二互連構件及所述樹脂層之間的介面與所述第二互連構件及所述突出凸塊之間的介面兩者的水平高度實質地相同。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括：絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層配置於所述絕緣層的第一表面上且接觸所述第二互連構件，所述第二重佈線層配置於所述絕緣層的第二表面上，所述絕緣層的所述第二表面相對於所述絕緣層的所述第一表面，且 所述樹脂層接觸所述第一互連構件的多個側面的至少部分。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第二互連構件及所述樹脂層之間的介面與所述第二互連構件及所述第一重佈線層之間的介面兩者的水平高度實質地相同。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括：第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層及所述第二重佈線層分別配置於所述第一絕緣層的兩個表面上，第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層，所述第三重佈線層配置於所述第二絕緣層上並接觸所述第二互連構件，且 所述樹脂層接觸所述第三重佈線層的多個側面的至少部分。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第二互連構件及所述樹脂層之間的介面與所述第二互連構件及所述第三重佈線層之間的介面兩者的水平高度實質地相同。
  7. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一互連構件更包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第四重佈線層配置於所述第三絕緣層上。
  8. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  9. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第一重佈線層所配置的水平高度介於所述半導體晶片的所述主動面的水平高度與所述非主動面的水平高度之間。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括：第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層嵌入於所述第一絕緣層的第一表面上，而所述第二重佈線層配置於與所述第一絕緣層的第二表面上，所述第一絕緣層的所述第二表面相對於所述第一絕緣層的所述第一表面，且 所述樹脂層接觸所述被嵌入的第一重佈線層的至少部分。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二互連構件及所述樹脂層之間的介面與所述第二互連構件及所述第一絕緣層之間的介面兩者的水平高度實質地相同。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一互連構件進一步包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第二重佈線層，而所述第三重佈線層則配置於所述第二絕緣層上。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第二重佈線層所配置的水平高度介於所述半導體晶片的所述主動面的水平高度與所述非主動面的水平高度之間。
  14. 一種扇出型半導體封裝，包括： 第一互連構件，具有貫穿孔； 半導體晶片，配置於所述貫穿孔中，具有其上配置有連接墊的主動面、相對於所述主動面的非主動面、及具有配置於所述連接墊上的突出凸塊； 包封體，包封所述第一互連構件的至少部分及所述半導體晶片的多個側面的至少部分； 第二互連構件，配置於所述第一互連構件及所述半導體晶片的所述主動面上，且具有包括電性連接至所述半導體晶片的所述連接墊的重佈線層；以及 覆蓋層，配置於所述包封體上並覆蓋所述半導體晶片的所述非主動面， 其中所述第一互連構件包括與所述第二互連構件接觸的第一重佈線層以及與所述覆蓋層接觸的第二重佈線層， 所述第一重佈線層及所述第二重佈線層電性連接至所述半導體晶片的所述連接墊，且 所述第一重佈線層的厚度小於所述第二重佈線層的厚度。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第二互連構件及所述第一重佈線層之間的介面與所述第二互連構件及所述突出凸塊之間的介面兩者的水平高度實質地相同。
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