TW201926587A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW201926587A
TW201926587A TW107118669A TW107118669A TW201926587A TW 201926587 A TW201926587 A TW 201926587A TW 107118669 A TW107118669 A TW 107118669A TW 107118669 A TW107118669 A TW 107118669A TW 201926587 A TW201926587 A TW 201926587A
Authority
TW
Taiwan
Prior art keywords
layer
fan
semiconductor package
wall
package according
Prior art date
Application number
TW107118669A
Other languages
English (en)
Other versions
TWI674651B (zh
Inventor
李楨日
李政昊
金鎭洙
趙俸紸
Original Assignee
南韓商三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電機股份有限公司 filed Critical 南韓商三星電機股份有限公司
Publication of TW201926587A publication Critical patent/TW201926587A/zh
Application granted granted Critical
Publication of TWI674651B publication Critical patent/TWI674651B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種扇出型半導體封裝包括：框架，包括絕緣層、設置於所述絕緣層上的配線層以及貫穿絕緣層且將配線層彼此電性連接的連接通孔層，且框架具有凹陷部分；半導體晶片，具有連接墊且設置於凹陷部分中以使非主動面連接至終止元件層；包封體，覆蓋半導體晶片的至少部分，且填充凹陷部分的至少部分；以及連接構件，設置於框架上及半導體晶片的主動面上，且包括將配線層與連接墊彼此電性連接的一或多個重佈線層，其中凹陷部分包括具有不同傾斜角的壁。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種電性連接結構可朝半導體晶片所設置的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉參照]
本申請案是基於2017年12月6日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0166561號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實施包括多個引腳（pin）的小型尺寸（compact size）半導體封裝。
扇出型半導體封裝即一種為滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型尺寸，並可容許藉由朝半導體晶片所設置的區域之外對連接端子進行重新分佈而實施多個引腳。
本揭露的態樣可提供引入具有盲凹陷部分（blind recess portion）的框架、將半導體晶片設置於所述凹陷部分中和控制所述盲凹陷部分的壁的坡度（gradient），以使製程最佳化的一種扇出型半導體封裝。
根據本揭露的態樣，可提供一種扇出型半導體封裝，其中盲凹陷部分的壁的坡度是藉由使用多級乾膜（multistage dry film）加工所述盲凹陷部分來控制。
根據本揭露的態樣，一種扇出型半導體封裝可包括：框架，包括多個絕緣層、設置於所述多個絕緣層上的多個配線層以及貫穿所述多個絕緣層且將所述多個配線層彼此電性連接的多個連接通孔層，且所述框架具有凹陷部分；半導體晶片，具有連接墊、主動面及與所述主動面相對的非主動面且設置於所述凹陷部分中以使所述非主動面連接至終止元件層，所述主動面上設置有所述連接墊；包封體，覆蓋所述半導體晶片的至少部分，且填充所述凹陷部分的至少部分；以及連接構件，設置於所述框架上及所述半導體晶片的所述主動面上，且包括將所述框架的所述多個配線層與所述半導體晶片的所述連接墊彼此電性連接的一或多個重佈線層，其中所述凹陷部分包括具有不同傾斜角的多個壁。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的一個方向。然而，定義這些方向是為了方便闡釋，且本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」的概念包括物理連接及物理斷接。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可能並不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為示出電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））或快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）或應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，藉由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）或砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可能為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而在半導體晶片2220上形成連接構件2240以對連接墊2222進行重新分佈。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成外露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可利用低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳送並同時具有小型尺寸。
然而，由於在扇入型半導體封裝中所有I/O端子皆需要設置於半導體晶片內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量I/O端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔，半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列（BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入BGA基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，I/O端子）可經由BGA基板2301進行重新分佈，且扇入型半導體封裝2200可在其安裝於BGA基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可被模塑材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的BGA基板2302中，半導體晶片2220的連接墊2222（即，I/O端子）可在扇入型半導體封裝2200嵌入BGA基板2302中的狀態下，由BGA基板2302進行重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的BGA基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入BGA基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重新分佈。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有I/O端子皆需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的BGA基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的BGA基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的BGA基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用BGA基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝指代一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如BGA基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照圖式闡述引入具有藉由終止元件層而形成的盲凹陷部分的框架的一種扇出型半導體封裝。
圖9為示出扇出型半導體封裝的一實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面示意圖。
參照圖9及圖10，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：框架110，具有凹陷部分110H，凹陷部分110H具有被終止元件層112aD覆蓋的第一表面和與所述第一表面相對的第二表面為敞露的盲形式（blind form）；半導體晶片120，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有連接墊120P，所述非主動面設置於凹陷部分110H中以使所述非主動面貼附至終止元件層112aD；包封體130，對框架110及半導體晶片120中的每一者的至少多個部分進行包封且填充凹陷部分110H的至少部分；以及連接構件140，設置於框架110上及半導體晶片120的主動面上。框架110可包括經由連接通孔層113a、113b及113c而彼此電性連接的配線層112a、112b、112c及112d，連接構件140可包括經由連接通孔143而彼此電性連接的重佈線層142，且配線層112a、112b、112c及112d可經由重佈線層142電性連接至半導體晶片120的連接墊120P。
另外，根據例示性實施例的扇出型半導體封裝100A可更包括：第一鈍化層151，設置於連接構件140上且具有暴露出連接構件140的重佈線層142的至少部分的開口；第二鈍化層152，設置於框架110上且具有暴露出框架110的配線層112c的至少部分的開口；凸塊下金屬層160，設置於第一鈍化層151的開口中且電性連接至暴露出的重佈線層142；以及電性連接結構170，設置於凸塊下金屬層160上且必要時經由凸塊下金屬層160電性連接至暴露出的重佈線層142。
同時，框架110的凹陷部分110H可包括具有不同傾斜角的多個壁110H1與110H2。詳言之，所述多個壁可包括第一壁110H1及第二壁110H2，第一壁110H1具有第一傾斜角θ1，第二壁110H2具有較第一傾斜角θ1大的第二傾斜角θ2。第一壁110H1可被設置成相較於第二壁110H2而言更靠近於連接構件140。第一傾斜角θ1可為銳角，即超過0°且小於90°的角。第二傾斜角θ2可為直角，即近似90°。在本文中，直角意指約85°至95°（包括因製程而出現的輕微誤差以及完全的90°）。如上所述，在第一壁110H1具有近似銳角的情形中，當凹陷部分110H利用包封體130填充時，包封體130的填充性質可改善，進而使得將出現空隙（void）的風險可降低。另外，在第二壁110H2具有近似直角的情形中，可防止玻璃底座（glass foot）的殘留物餘留於凹陷部分110H的底表面上的現象，進而使得可防止當將半導體晶片120設置於凹陷部分110H中時，半導體晶片120因所述殘留物而傾斜的現象，從而使半導體晶片120的安裝穩定性改善。根據例示性實施例，具體而言，第二壁110H2（其為下壁）可具有近似直角以進一步著重於改善半導體晶片120的安裝穩定性。
在下文中，將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
框架110可視特定材料而定改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。另外，框架110可包括配線層112a、112b、112c及112d以及連接通孔層113a、113b及113c，且因此充當連接構件。框架110可包括設置於半導體晶片120的非主動面上的配線層112c，且因此在不執行形成單獨的背側配線層（separate backside wiring layer）的製程的情況下為半導體晶片120提供背側配線層。框架110可具有使用終止元件層112aD作為終止元件而形成且具有盲形式的凹陷部分110H，且半導體晶片120的非主動面可藉由例如晶粒貼附膜（die attach film，DAF）等任何習知黏合構件125貼附至終止元件層112aD。凹陷部分110H可藉由以下所述噴砂製程（sandblasting process）來形成，且可包括如上所述具有不同傾斜角的所述多個壁110H1與110H2。
框架110可包括：第一絕緣層111a；第一配線層112a，設置於第一絕緣層111a的第一表面上；第二配線層112b，設置於第一絕緣層111a的第二表面上；第二絕緣層111b，設置於第一絕緣層111a的第一表面上且覆蓋第一配線層112a；第三配線層112c，設置於第二絕緣層111b上；第三絕緣層111c，設置於第一絕緣層111a的第二表面上且覆蓋第二配線層112b；以及第四配線層112d，設置於第三絕緣層111c上。另外，框架110可包括：第一連接通孔層113a，貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此電性連接；第二連接通孔層113b，貫穿第二絕緣層111b且將第一配線層112a與第三配線層112c彼此電性連接；以及第三連接通孔層113c，貫穿第三絕緣層111c且將第二配線層112b與第四配線層112d彼此電性連接。第一配線層至第四配線層112a、112b、112c及112d可彼此電性連接，且可電性連接至半導體晶片120的連接墊120P。
終止元件層112aD可設置於第一絕緣層111a的第一表面上，且終止元件層112aD的第一表面可利用第二絕緣層111b覆蓋且與終止元件層112aD的第一表面相對的終止元件層112aD的第二表面的至少部分可藉由凹陷部分110H暴露出。凹陷部分110H可貫穿第一絕緣層111a及第三絕緣層111c，但無法貫穿第二絕緣層111b。形成於第一絕緣層111a及第三絕緣層111c中的凹陷部分110H的壁可具有實質上相同的坡度。終止元件層112aD的接觸第一絕緣層111a的邊緣區的厚度可大於終止元件層112aD的藉由凹陷部分110H而自第一絕緣層111a暴露出的區域的厚度。原因在於暴露出的區域的部分亦可在噴砂製程中被移除。
同時，終止元件層112aD可為包括例如鈦（Ti）或銅（Cu）等金屬的金屬板，但並非僅限於此，且可包括在噴砂製程中蝕刻速率（etch rate）低於例如銅（Cu）等金屬的蝕刻速率的材料。舉例而言，終止元件層112aD可為包括絕緣材料的絕緣膜。更詳言之，終止元件層112aD可為例如包括感光聚合物的乾膜光阻（dry film photo-resist，DFR），但並非僅限於此。可使用具有極低的蝕刻速率（例如，DFR）的所述材料作為終止元件層112aD的材料，進而使得噴砂製程中的製程裕度（process margin）可改善。因此，製程可更有效地最佳化。
絕緣層111a、111b及111c中的每一者的材料可為絕緣材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4或雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。當使用例如包括玻璃纖維等的預浸體等具有高剛性的材料作為絕緣層111a、111b及111c中的每一者的材料時，框架110可用作控制扇出型半導體封裝100A的翹曲的支撐構件。
第一絕緣層111a具有的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且為了形成數量較多的配線層112c及112d，第二絕緣層111b及第三絕緣層111c可被引入。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為將絕緣樹脂與無機填料一起浸入玻璃纖維中的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一連接通孔層113a具有的直徑大於貫穿第二絕緣層111b的第二連接通孔層113b的直徑及貫穿第三絕緣層111c的第三連接通孔層113c的直徑。
配線層112a、112b、112c及112d可對半導體晶片120的連接墊120P進行重新分佈，且可藉由重佈線層142電性連接至連接墊120P。配線層112a、112b、112c及112d中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、112b、112c及112d可視對應層的設計而執行各種功能。舉例而言，配線層112a、112b、112c及112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、112b、112c及112d可包括各種接墊圖案。
配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142的厚度。由於框架110可藉由基板製程形成，因此配線層112a、112b、112c及112d亦可被形成為具有大的尺寸。另一方面，由於連接構件140可藉由半導體製程形成，因此連接構件140的重佈線層142可被形成為具有相對小的尺寸以達成薄度（thinness）。
連接通孔層113a、113b及113c可將形成於不同層上的配線層112a、112b、112c及112d彼此電性連接，從而在框架110中形成電性通路（electrical path）。連接通孔層113a、113b及113c中的每一者的材料可為導電材料。連接通孔層113a、113b及113c中的每一者可利用導電材料完全填充，或者導電材料亦可沿著通孔孔洞中的每一者的壁形成。第一連接通孔層113a可具有圓柱形形狀或沙漏形狀，且第二連接通孔層113b及第三連接通孔層113c可具有錐形形狀。在此種情形中，第二連接通孔層113b及第三連接通孔層113c可具有相對於第一絕緣層111a而言方向彼此相反的錐形形狀。
半導體晶片120可為設置為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。舉例而言，半導體晶片120可為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（比如CPU）、圖形處理器（比如GPU）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器或微控制器等，但並非僅限於此。另外，半導體晶片120可為例如揮發性記憶體（例如DRAM）、非揮發性記憶體（例如ROM）、快閃記憶體等記憶體晶片，但並非僅限於此。
半導體晶片120可以主動晶圓為基礎形成，且半導體晶片120的本體的基材（base material）可為矽（Si）、鍺（Ge）或砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁（Al）等的導電材料。在本體上可形成暴露出連接墊120P的鈍化層，且所述鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在需要的位置上進一步設置絕緣層等。半導體晶片120可為裸露晶粒，但必要時可進一步包括形成於半導體晶片120的主動面上的重佈線層。
半導體晶片120可包括金屬凸塊120B，金屬凸塊120B各自設置於連接墊120P上且連接至連接墊120P。金屬凸塊120B中的每一者可由例如銅（Cu）等金屬形成或可由焊料形成。如自以下將闡述的製程看出，根據例示性實施例的扇出型半導體封裝100A經歷研磨製程（grinding process），且因此連接至重佈線層142的框架110的第四配線層112d的表面可設置於與連接至重佈線層142的半導體晶片120的金屬凸塊120B中的每一者的表面的水平高度相同的水平高度上。相同的水平高度可在概念上包括因製程誤差而造成的細微差異。因此，將金屬凸塊120B連接至重佈線層142的連接通孔143的高度與將第四配線層112d連接至重佈線層142的連接通孔143的高度可彼此相同。相同的高度可在概念上包括因製程誤差而造成的細微差異。當上面形成有連接構件140的表面為平的時，絕緣層141可被形成為平的，且因此重佈線層142、連接通孔143等可更精密地形成。
金屬凸塊120B的上表面可與包封體130的上表面共面。框架110的所述多個配線層112a至112d中的最上層配線層的上表面或所述多個連接通孔層113a至113c中的最上層連接通孔層的上表面與金屬凸塊120B的上表面及包封體130的上表面共面。
包封體130可保護框架110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為包封體130環繞框架110、半導體晶片120等的至少多個部分的形式。舉例而言，包封體130可覆蓋框架110以及半導體晶片120的主動面，且可填充凹陷部分110H的壁與半導體晶片120的側表面之間的空間。包封體130可填充凹陷部分110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲（buckling）情況。
包封體130的材料不受特別限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用感光成像包封體（photoimagable encapsulant，PIE）樹脂作為所述絕緣材料。
連接構件140可對半導體晶片120的連接墊120P進行重新分佈，且可將框架110的配線層112a、112b、112c及112d電性連接至半導體晶片120的連接墊120P。半導體晶片120的數十至數百萬個具有各種功能的連接墊120P可藉由連接構件140進行重新分佈，且可視功能而藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括：絕緣層141，設置於框架110上及半導體晶片120的主動面上；重佈線層142，設置於絕緣層141上；以及連接通孔143，貫穿絕緣層141且將連接墊120P、第四配線層112d及重佈線層142中的每一者彼此連接。連接構件140的絕緣層、重佈線層、通孔層的數量可大於或小於圖式中所示出的數量。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141中的每一者可為感光絕緣層。當絕緣層141具有感光性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成連接通孔143的精密間距。絕緣層141中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊120P實質上進行重新分佈。重佈線層142中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案等。
連接通孔143可將形成於不同層上的重佈線層142、連接墊120P及第四配線層112d等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。連接通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。連接通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿著連接通孔中的每一者的壁形成。另外，連接通孔143中的每一者可具有錐形形狀等。
第一鈍化層151可保護連接構件140免受外部物理性或化學性損傷。第一鈍化層151可具有暴露出連接構件140的重佈線層142的至少部分的開口。在第一鈍化層151中形成的開口的數量可為數十至數百萬個。第一鈍化層151的材料不受特別限制。舉例而言，可使用絕緣材料作為第一鈍化層151的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用阻焊劑（solder resist）。
第二鈍化層152可保護框架110免受外部物理性或化學性損傷。第二鈍化層152可具有暴露出框架110的第三配線層112c的至少部分的開口。在第二鈍化層152中形成的開口的數量可為數十至數百萬個。第二鈍化層152的材料不受特別限制。舉例而言，可使用絕緣材料作為第二鈍化層152的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4或BT等。或者，亦可使用阻焊劑。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，藉以改善扇出型半導體封裝100A的板級可靠性（board level reliability）。凸塊下金屬層160可連接至經由第一鈍化層151的開口暴露出的連接構件140的重佈線層142。可藉由任何習知金屬化方法，使用任何習知導電材料（例如金屬）以在第一鈍化層151的開口中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等的導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別限定於此。電性連接結構170中的每一者可為接腳、球或引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。
電性連接結構170的數量、間隔、設置形式等不受特別限制，但可由熟習此項技術者視設計細節而定充分修改。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至第一鈍化層151的一個表面上的凸塊下金屬層160的側表面，而連接可靠性可更加優異。
電性連接結構170中的至少一者可設置於扇出區中。所述扇出區指代半導體晶片120所設置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維內連線（3D interconnection）。另外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
同時，儘管圖式中未繪示，必要時，凹陷部分110H的壁上可形成金屬薄膜以散熱或阻擋電磁波。另外，必要時，凹陷部分110H中可設置執行彼此相同或彼此不同的功能的多個半導體晶片120。另外，必要時，凹陷部分110H中可設置單獨的被動組件，例如電感器、電容器等。另外，必要時，第一鈍化層151的表面及第二鈍化層152的表面上可設置被動組件，例如包括電感器、電容器等的表面安裝技術（surface mounting technology，SMT）組件。
圖11A至圖11D為示出製造圖9的扇出型半導體封裝的製程的示意圖。
參照圖11A，首先，可使用覆銅層壓板（copper clad laminate，CCL）等製備第一絕緣層111a，且可藉由任何習知鍍覆製程在第一絕緣層111a上及第一絕緣層111a中形成第一配線層112a及第二配線層112b以及第一連接通孔層113a。可使用機械鑽孔（mechanical drill）或雷射鑽孔（laser drill）等形成第一連接通孔層113a的通孔孔洞。另外，可藉由在第一絕緣層111a上層壓DFR等且接著將所述DFR圖案化來形成終止元件層112aD。接著，可分別在第一絕緣層111a的相對兩表面上形成第二絕緣層111b與第三絕緣層111c。可藉由層壓ABF等並接著將所述ABF等硬化來形成第二絕緣層111b及第三絕緣層111c。接著，可藉由任何習知鍍覆製程分別在第二絕緣層111b及第三絕緣層111c上以及第二絕緣層111b及第三絕緣層111c中形成第三配線層112c及第四配線層112d以及第二連接通孔層113b及第三連接通孔層113c。亦可使用機械鑽孔或雷射鑽孔等形成第二連接通孔層113b及第三連接通孔層113c的通孔孔洞。可將第二鈍化層152貼附至藉由一系列製程所製備的框架110的第一表面，且可將包括絕緣層201及金屬層202的載體膜200（例如可拆載體膜（detachable carrier film，DCF））貼附至第二鈍化層152。可使用GCP材料引入第二鈍化層152，但並非僅限於此。
接著，參照圖11B，可將堆疊成多級的乾膜251及252貼附至框架110的另一表面，且可藉由噴砂製程形成貫穿第一絕緣層111a及第三絕緣層111c的凹陷部分110H。在此種情形中，終止元件層112aD可充當終止元件，且堆疊成多級的乾膜251及252可充當引導件。當雙重地應用乾膜251及252時，對乾膜251及252重覆進行兩次曝光製程（exposure process），以使形成於乾膜251及252中的孔洞的直徑彼此不同，且接著一次性將乾膜251及252顯影，乾膜遮罩可具有為負斜率（negative slope）的兩台階式結構（two-step structure），進而使得凹陷部分110H的錐形的角可被改善成接近於直角。當將此種製程與形成一般錐形的製程加以組合時，凹陷部分110H的壁可如根據例示性實施例的扇出型半導體封裝100A中一樣包括例如具有銳角的第一壁110H1及具有直角的第二壁110H2，或者可如根據以下將闡述的另一例示性實施例的扇出型半導體封裝100B中一樣包括例如具有直角的第三壁110H3或具有銳角的第四壁110H4。在形成凹陷部分110H之後，可移除乾膜251及252，且可將半導體晶片120設置於凹陷部分110H中以使非主動面貼附至終止元件層112aD。可使用例如晶粒貼附膜（DAF）等任何習知黏合構件125將非主動面貼附至終止元件層112aD。同時，可在例如銅（Cu）柱等金屬凸塊120B形成於連接墊120P上的狀態下貼附半導體晶片120。
接著，參照圖11C，可使用包封體130對框架110及半導體晶片120的至少多個部分進行包封。可藉由層壓ABF等並接著將所述ABF等硬化來形成包封體130。接著，可對包封體130進行研磨以使第四配線層112d的表面及金屬凸塊120B的表面暴露出。包封體130的表面可藉由研磨而變為平的，且金屬凸塊120B的表面及第四配線層112d的表面可自包封體130暴露出。接著，可對包封體130施加PID且接著將所述PID硬化以形成絕緣層141，且可藉由鍍覆製程在絕緣層141上及絕緣層141中形成重佈線層142及連接通孔143。
參照圖11D，可視設計而形成數量較多的絕緣層141、重佈線層142及連接通孔143。可藉由一系列製程形成連接構件140。接著，可藉由層壓ABF等並接著將所述ABF等硬化來在連接構件140上形成第一鈍化層151，且可移除載體膜200。接著，可藉由任何習知金屬化方法形成凸塊下金屬層160，且可藉由使用焊球等的迴焊製程（reflow process）形成電性連接結構170。可藉由一些列製程來製造根據例示性實施例的扇出型半導體封裝100A。
圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖12，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100B中，框架110的凹陷部分110H可包括第三壁110H3及第四壁110H4，第三壁110H3具有第三傾斜角θ3，第四壁110H4具有較第三傾斜角θ3小的第四傾斜角θ4。第三壁110H3可被設置成相較於第四壁110H4而言更靠近於連接構件140。第三傾斜角θ3可為直角，即近似90°。第四傾斜角θ4可為銳角，即超過0°且小於90°的角。在本文中，直角意指約85°至95°（包括因製程而出現的輕微誤差以及完全的90°）。如上所述，在第三壁110H3具有近似直角的情形中，可防止玻璃底座的殘留物餘留於凹陷部分110H的底表面上的現象，進而使得可防止當將半導體晶片120設置於凹陷部分110H中時半導體晶片120因所述殘留物而傾斜的現象，從而使半導體晶片120的安裝穩定性改善。另外，在第四壁110H4具有近似銳角的情形中，當凹陷部分110H利用包封體130填充時，包封體130的填充性質可改善，進而使得將出現空隙的風險可降低。根據例示性實施例，具體而言，第四壁110H4（其為下壁）可具有近似銳角以進一步著重於改善包封體130的填充性質。其他內容或製造扇出型半導體封裝的方法與以上所述內容或方法重疊，且因此不再對其予以贅述。
圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。
圖14為沿圖13的扇出型半導體封裝的線II-II’所截取的平面示意圖。
參照圖13及圖14，根據本揭露中的另一例示性實施例的扇出型半導體封裝100C可包括：框架110，具有凹陷部分110H，凹陷部分110H具有被終止元件層112bD覆蓋的第一表面和與所述第一表面相對的第二表面為敞露的盲形式；半導體晶片120，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有連接墊120P，所述非主動面設置於凹陷部分110H中以使所述非主動面貼附至終止元件層112bD；包封體130，對框架110及半導體晶片120中的每一者的至少多個部分進行包封且填充凹陷部分110H的至少部分；以及連接構件140，設置於框架110、包封體130以及半導體晶片120的主動面上。另外，根據另一例示性實施例的扇出型半導體封裝100C可更包括：鈍化層150，設置於連接構件140上且具有暴露出連接構件140的重佈線層142的至少部分的開口；凸塊下金屬層160，設置於鈍化層150的開口中且電性連接至暴露出的重佈線層142；以及電性連接結構170，設置於凸塊下金屬層160上且經由凸塊下金屬層160電性連接至暴露出的重佈線層142。例如銅（Cu）柱等金屬凸塊120B及130B可分別形成於連接墊120P及配線層112c上，且可利用包封體130進行包封。金屬凸塊120B及130B的和連接構件140的最下層重佈線層132接觸的表面可藉由以下將闡述的研磨製程而設置於與包封體130的和連接構件140接觸的表面的水平高度實質上相同的水平高度上。
框架110可包括：第一絕緣層111a；第一配線層112a，嵌入第一絕緣層111a中以使第一配線層112a的一個表面暴露出；第二配線層112b，設置於與第一絕緣層111a的嵌入有第一配線層112a的一個表面相對的第一絕緣層111a的另一表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，設置於第二絕緣層111b上。第一配線層至第三配線層112a、112b及112c可藉由貫穿第一絕緣層111a的第一連接通孔層113a及貫穿第二絕緣層111b的第二連接通孔層113b彼此電性連接，且可藉由重佈線層142等電性連接至連接墊120。第一連接通孔層113a與第二連接通孔層113b可具有方向彼此相同的錐形形狀。出於相似的原因，第一配線層至第三配線層112a、112b及112c具有的厚度可大於重佈線層142的厚度。出於以下將闡述的製程的原因，第一配線層112a的暴露出的一個表面與第一絕緣層111a的暴露出第一配線層112a的一個表面之間可具有台階。
終止元件層112bD可設置於與第一絕緣層111a的嵌入有第一配線層112a的一個表面相對的第一絕緣層111a的另一表面上。終止元件層112bD的邊緣區可被第二絕緣層111b覆蓋，且終止元件層112bD的除所述邊緣區之外的表面的至少部分可藉由凹陷部分110H暴露出來。凹陷部分110H可貫穿第二絕緣層111b，但無法貫穿第一絕緣層111a。終止元件層112bD的被第二絕緣層111b覆蓋的邊緣區的厚度可大於終止元件層112bD的藉由凹陷部分110H而自第二絕緣層111b暴露出的區域的厚度。原因在於所述表面的部分可在噴砂製程中被移除。
同時，框架110的凹陷部分110H可包括具有不同傾斜角的多個壁110H1與110H2。詳言之，所述多個壁可包括第一壁110H1及第二壁110H2，第一壁110H1具有第一傾斜角θ1，第二壁110H2具有較第一傾斜角θ1大的第二傾斜角θ2。第一壁110H1可被設置成相較於第二壁110H2而言更靠近於連接構件140。第一傾斜角θ1可為銳角，即超過0°且小於90°的角。第二傾斜角θ2可為直角，即近似90°。在本文中，直角意指約85°至95°（包括因製程而出現的輕微誤差以及完全的90°）。如上所述，在第一壁110H1具有近似銳角的情形中，當凹陷部分110H利用包封體130填充時，包封體130的填充性質可改善，進而使得將出現空隙的風險可降低。另外，在第二壁110H2具有近似直角的情形中，可防止玻璃底座的殘留物餘留於凹陷部分110H的底表面上的現象，進而使得可防止當將半導體晶片120設置於凹陷部分110H中時半導體晶片120因所述殘留物而傾斜的現象，從而使半導體晶片120的安裝穩定性改善。根據另一例示性實施例，具體而言，第二壁110H2（其為下壁）可具有近似直角以進一步著重於改善半導體晶片120的安裝穩定性。
同時，可能需要進行以下將闡述的嵌入跡線基板（embedded trace substrate，ETS）製程以製造根據另一例示性實施例的扇出型半導體封裝100C，扇出型半導體封裝100C中被引入具有嵌入圖案112a及盲凹陷部分110H的框架110。在此種情形中，由於自當製造框架110時起直至當形成連接構件140時為止使用載體基板200，因此扇出型半導體封裝100C的翹曲可在製造扇出型半導體封裝100C的製程的全程中得到高效控制，且無需在中間製程中附加地貼附單獨的載體，進而使得製造扇出型半導體封裝100C所需的成本可降低。另外，當嵌入圖案112a設置於與形成盲凹陷部分110H的終止元件層112bD的水平高度不同的水平高度上時，即當嵌入圖案112a設置於低於終止元件層112bD的水平高度上時，嵌入圖案112a自身可變為相對於半導體晶片120而言的背側配線層，且因此所述背側配線層可容易被引入。其他內容與以上所述內容重疊，因此不再對其予以贅述。
圖15A至圖15C為示出製造圖13的扇出型半導體封裝的製程的示意圖。
參照圖15A，可使用載體基板200形成框架110，在載體基板200中多個金屬層202及203設置於絕緣層201的相對兩表面中的每一者上。詳言之，可藉由鍍覆製程使用載體基板200的外金屬層203作為晶種層（seed layer）來在載體基板200的相對兩表面上形成第一配線層112a，可利用第一絕緣層111a覆蓋第一配線層112a，可使用雷射鑽孔等形成貫穿第一絕緣層111a的通孔孔洞，且可藉由任何習知鍍覆製程形成第二配線層112b及第一連接通孔層113a。另外，可藉由層壓DFR並接著將所述DFR圖案化來形成終止元件層112bD。接著，可在第一絕緣層111a上形成第二絕緣層111b，可使用雷射鑽孔等形成貫穿第二絕緣層111b的通孔孔洞，且可藉由任何習知鍍覆製程形成第三配線層112c及第二連接通孔層113b。接著，可將堆疊成多級的乾膜251及252貼附至第二絕緣層112b，且可藉由噴砂製程形成貫穿第二絕緣層111b的凹陷部分110H。在此種情形中，終止元件層112aD可當作終止元件，且堆疊成多級的乾膜251及252可當作引導。當雙重地應用乾膜251及252時，對乾膜251及252重覆進行兩次曝光製程，以使形成於乾膜251及252中的孔洞的直徑彼此不同，且接著一次性將乾膜251及252顯影，乾膜遮罩可具有為負斜率的兩台階式結構，進而使得凹陷部分110H的錐形的角可被改善成接近於直角。當將此種製程與形成一般錐形的製程加以組合時，凹陷部分110H的壁可如根據另一例示性實施例的扇出型半導體封裝100C中一樣包括例如具有銳角的第一壁110H1及具有直角的第二壁110H2，或者可如根據以下將闡述的另一例示性實施例的扇出型半導體封裝100D中一樣包括例如具有直角的第三壁110H3或具有銳角的第四壁110H4。在形成凹陷部分110H之後，可移除乾膜251及252。
接著，參照圖15B，可將半導體晶片120設置於凹陷部分110H中以使非主動面貼附至終止元件層112bD。可使用例如DAF等任何習知黏合構件125將非主動面貼附至終止元件層112bD。同時，可在半導體晶片120的連接墊120P上形成金屬凸塊120B。可在框架110的第三配線層112c上形成例如銅柱等金屬凸塊130B。接著，可使用包封體130對框架110及半導體晶片120的至少多個部分進行包封。可藉由層壓ABF等並接著將所述ABF等硬化來形成包封體130。接著，可執行研磨製程以使包封體130的一個表面與金屬凸塊120B及130B的一個表面為平的以設置於相同的水平高度上。接著，可對包封體130施加PID且接著將所述PID硬化以形成絕緣層141，且可藉由鍍覆製程在絕緣層141上及絕緣層141中形成重佈線層142及連接通孔143。在此種情形中，可藉由使用曝光及顯影的微影法（photolithography method）形成通孔孔洞。接著，可藉由層壓ABF等並接著將所述ABF等硬化來在連接構件140上形成鈍化層150。
接著，參照圖15C，可將所製造封裝的前驅物（precursor）自載體基板200分離。可藉由將金屬層202與203彼此分離的製程來執行所述分離。可藉由蝕刻製程移除餘留於第一絕緣層111a的下表面上的外金屬層203。在此種情形中，在第一絕緣層111a的下表面與第一配線層112a的下表面之間可產生台階。接著，必要時，可在鈍化層150中形成開口，可藉由任何習知金屬化方法在所述開口中形成凸塊下金屬層160，且可藉由使用焊球等的迴焊製程形成電性連接結構170。亦可在凸塊下金屬層160及電性連接結構170貼附至載體基板200的狀態下製造凸塊下金屬層160及電性連接結構170。可藉由一系列製程來製造根據例示性實施例的扇出型半導體封裝100C。
圖16為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖16，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100D中，框架110的凹陷部分110H可包括第三壁110H3及第四壁110H4，第三壁110H3具有第三傾斜角θ3，第四壁110H4具有較第三傾斜角θ3小的第四傾斜角θ4。第三壁110H3可被設置成相較於第四壁110H4而言更靠近於連接構件140。第三傾斜角θ3可為直角，即近似90°。第四傾斜角θ4可為銳角，即超過0°且小於90°的角。在本文中，直角意指約85°至95°（包括因製程而出現的輕微誤差以及完全的90°）。如上所述，在第三壁110H3具有近似直角的情形中，可防止玻璃底座的殘留物餘留於凹陷部分110H的底表面上的現象，進而使得可防止當將半導體晶片120設置於凹陷部分110H中時半導體晶片120因所述殘留物而傾斜的現象，從而使半導體晶片120的安裝穩定性改善，且在第四壁110H4具有近似銳角的情形中，當凹陷部分110H利用包封體130填充時，包封體130的填充性質可改善，進而使得將出現空隙的風險可降低。根據另一例示性實施例，具體而言，第四壁110H4（其為下壁）可具有近似銳角以進一步著重於改善包封體130的填充性質。其他內容或製造扇出型半導體封裝的方法與以上所述內容或方法重疊，且因此不再對其予以贅述。
如上所述，根據本揭露中的例示性實施例，可提供引入具有盲凹陷部分的框架、將半導體晶片設置於所述框架中、且控制所述盲凹陷部分的壁的坡度以使製程最佳化的一種扇出型半導體封裝。舉例而言，在根據本揭露的扇出型半導體封裝中，包封體的填充性質可改善，進而使得空隙的出現可減少，且半導體晶片的安裝穩定性可提升。
儘管以上已示出及闡述例示性實施例，然而對於熟習此項技術者而言應顯而易見，在不背離如由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出潤飾及變動。
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧框架
110H‧‧‧凹陷部分
110H1、110H2、110H3、110H4‧‧‧壁
111a、111b、111c、141、201、2141、2241‧‧‧絕緣層
112a、112b、112c、112d‧‧‧配線層
112aD、112bD‧‧‧終止元件層
113a、113b、113c‧‧‧連接通孔層
120、2120、2220‧‧‧半導體晶片
120B、130B‧‧‧金屬凸塊
120P、2122、2222‧‧‧連接墊
125‧‧‧黏合構件
130、2130‧‧‧包封體
132‧‧‧最下層重佈線層
140、2140、2240‧‧‧連接構件
142、2142‧‧‧重佈線層
143‧‧‧連接通孔
150、2150、2223、2250‧‧‧鈍化層
151‧‧‧第一鈍化層
152‧‧‧第二鈍化層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
200‧‧‧載體膜
200‧‧‧載體基板
202、203‧‧‧金屬層
251、252‧‧‧乾膜
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1121‧‧‧半導體封裝
2143、2243‧‧‧通孔
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模塑材料
2301、2302‧‧‧BGA基板
I-I’、II-II’‧‧‧線
θ1‧‧‧第一傾斜角
θ2‧‧‧第二傾斜角
θ3‧‧‧第三傾斜角
θ4‧‧‧第四傾斜角
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，在所附圖式中： 圖1為示出電子裝置系統的一實例的方塊示意圖。 圖2為示出電子裝置的一實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入BGA基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出扇出型半導體封裝的一實例的剖面示意圖。 圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面示意圖。 圖11A至圖11D為示出製造圖9的扇出型半導體封裝的製程的示意圖。 圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖14為沿圖13的扇出型半導體封裝的線II-II’所截取的平面示意圖。 圖15A至圖15C為示出製造圖13的扇出型半導體封裝的製程的示意圖。 圖16為示出扇出型半導體封裝的另一實例的剖面示意圖。

Claims (24)

  1. 一種扇出型半導體封裝，包括： 框架，包括多個絕緣層、設置於所述多個絕緣層上的多個配線層以及貫穿所述多個絕緣層且將所述多個配線層彼此電性連接的多個連接通孔層，且所述框架具有凹陷部分； 半導體晶片，具有主動面及與所述主動面相對的非主動面且設置於所述凹陷部分中，使得所述非主動面與所述終止元件層連接，所述主動面上設置有連接墊； 包封體，覆蓋所述半導體晶片的至少部分，且填充所述凹陷部分的至少部分；以及 連接構件，設置於所述框架上及所述半導體晶片的所述主動面上，且包括將所述框架的所述多個配線層與所述半導體晶片的所述連接墊彼此電性連接的一或多個重佈線層， 其中所述凹陷部分包括具有不同傾斜角的多個壁。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述壁包括第一壁及第二壁，所述第一壁具有第一傾斜角，所述第二壁具有較所述第一傾斜角大的第二傾斜角，且 所述第一壁被設置成相較於所述第二壁而言更靠近於所述連接構件。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一傾斜角是銳角，且 所述第二傾斜角是直角。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述壁包括第三壁及第四壁，所述第三壁具有第三傾斜角，所述第四壁具有較所述第三傾斜角小的第四傾斜角，且 所述第三壁被設置成相較於所述第四壁而言更靠近於所述連接構件。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第三傾斜角是直角，且 所述第四傾斜角是銳角。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述壁包括具有銳角的壁及具有直角的壁。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層是金屬層， 所述多個配線層中的至少一者包括接地，且 所述金屬層電性連接至所述接地。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個絕緣層包括核心絕緣層、設置於所述核心絕緣層的下表面上的一或多個第一積層絕緣層及設置於所述核心絕緣層的上表面上的一或多個第二積層絕緣層，且 所述核心絕緣層具有的厚度大於所述第一積層絕緣層及所述第二積層絕緣層中的每一者的厚度。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一積層絕緣層的數目相同於所述第二積層絕緣層的數目。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述凹陷部分貫穿所述核心絕緣層的至少一部分且貫穿所述一或多個第一積層絕緣層及所述一或多個第二積層絕緣層中的至少一者。
  11. 如申請專利範圍第8項所述的扇出型半導體封裝，其中貫穿所述一或多個第一積層絕緣層的第一連接通孔層與貫穿所述一或多個第二積層絕緣層的第二連接通孔層在彼此相反的方向上呈錐形。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層的接觸所述凹陷部分的區域具有的厚度小於所述終止元件層的不接觸所述凹陷部分的邊緣區的厚度。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層具有較所述半導體晶片的所述非主動面大的平面區域。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的底表面具有較所述半導體晶片的所述非主動面大的平面區域。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層中的最下層配線層嵌入所述框架中，以使所述最下層配線層的下表面暴露出來。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述最下層配線層的暴露出的所述下表面具有相對於所述框架的下表面的台階。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的所述非主動面藉由黏合構件貼附至所述終止元件層。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述半導體晶片的所述連接墊上設置有第一金屬凸塊，且 所述第一金屬凸塊的上表面與所述包封體的上表面共面。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述框架的所述多個配線層中的最上層配線層的上表面或所述多個連接通孔層中的最上層連接通孔層的上表面與所述第一金屬凸塊的所述上表面及所述包封體的所述上表面共面。
  20. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括： 第一鈍化層，設置於所述連接構件上且具有暴露出所述一或多個重佈線層的至少部分的開口； 凸塊下金屬層，設置於所述第一鈍化層的所述開口中且連接至暴露出的所述一或多個重佈線層的至少部分；以及 電性連接結構，設置於所述第一鈍化層上且連接至所述凸塊下金屬層。
  21. 如申請專利範圍第20項所述的扇出型半導體封裝，更包括第二鈍化層，所述第二鈍化層設置於所述框架的下表面上且具有暴露出所述多個配線層的最下層配線層的至少部分的開口。
  22. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述多個配線層中的最上層配線層上設置有第二金屬凸塊，且所述第二金屬凸塊連接至所述連接構件。
  23. 如申請專利範圍第22項所述的扇出型半導體封裝，其中所述第二金屬凸塊的接觸所述連接構件的表面設置於與所述包封體的接觸所述連接構件的表面的水平高度實質上相同的水平高度上。
  24. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分具有終止元件層，所述終止元件層設置於所述凹陷部分的底表面上。
TW107118669A 2017-12-06 2018-05-31 扇出型半導體封裝 TWI674651B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2017-0166561 2017-12-06
KR1020170166561A KR101912290B1 (ko) 2017-12-06 2017-12-06 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW201926587A true TW201926587A (zh) 2019-07-01
TWI674651B TWI674651B (zh) 2019-10-11

Family

ID=64101166

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107118669A TWI674651B (zh) 2017-12-06 2018-05-31 扇出型半導體封裝

Country Status (3)

Country Link
US (1) US10453788B2 (zh)
KR (1) KR101912290B1 (zh)
TW (1) TWI674651B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397475A (zh) * 2019-08-15 2021-02-23 力成科技股份有限公司 具有微细间距硅穿孔封装的扇出型封装晶片结构及单元
TWI789781B (zh) * 2020-06-25 2023-01-11 日商Ｔｄｋ股份有限公司 具有腔部之電路基板及其製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200035614A1 (en) * 2018-07-30 2020-01-30 Powertech Technology Inc. Package structure and manufacturing method thereof
DE102019117844A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11043420B2 (en) * 2018-09-28 2021-06-22 Semiconductor Components Industries, Llc Fan-out wafer level packaging of semiconductor devices
KR102674028B1 (ko) * 2018-11-19 2024-06-12 삼성전자주식회사 반도체 패키지
KR102513087B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 반도체 패키지
KR102635183B1 (ko) * 2018-11-20 2024-02-08 삼성전자주식회사 패키지 모듈
KR102609137B1 (ko) 2019-02-14 2023-12-05 삼성전기주식회사 반도체 패키지
KR102431331B1 (ko) * 2019-04-04 2022-08-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR20210076583A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210078951A (ko) * 2019-12-19 2021-06-29 삼성전기주식회사 전자부품 내장기판
KR20220028539A (ko) * 2020-08-28 2022-03-08 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617193B1 (en) * 1997-04-30 2003-09-09 Hitachi Chemical Company, Ltd. Semiconductor device, semiconductor device substrate, and methods of fabricating the same
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP4926337B2 (ja) * 2000-06-28 2012-05-09 アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド 光源
US7957154B2 (en) 2005-12-16 2011-06-07 Ibiden Co., Ltd. Multilayer printed circuit board
US7288835B2 (en) * 2006-03-17 2007-10-30 Stats Chippac Ltd. Integrated circuit package-in-package system
JP5284155B2 (ja) 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
US8692364B2 (en) 2009-08-07 2014-04-08 Nec Corporation Semiconductor device and method for manufacturing the same
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
CN103563498B (zh) 2011-05-13 2016-07-06 揖斐电株式会社 电路板及其制造方法
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
KR101522786B1 (ko) 2012-12-31 2015-05-26 삼성전기주식회사 다층기판 및 다층기판 제조방법
JP6478309B2 (ja) 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
US9111947B2 (en) * 2013-06-04 2015-08-18 Intel Deutschland Gmbh Chip arrangement with a recessed chip housing region and a method for manufacturing the same
JP6462480B2 (ja) 2015-04-28 2019-01-30 新光電気工業株式会社 配線基板及び配線基板の製造方法
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR20170043427A (ko) 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397475A (zh) * 2019-08-15 2021-02-23 力成科技股份有限公司 具有微细间距硅穿孔封装的扇出型封装晶片结构及单元
TWI789781B (zh) * 2020-06-25 2023-01-11 日商Ｔｄｋ股份有限公司 具有腔部之電路基板及其製造方法

Also Published As

Publication number Publication date
KR101912290B1 (ko) 2018-10-29
US10453788B2 (en) 2019-10-22
US20190172781A1 (en) 2019-06-06
TWI674651B (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
TWI689069B (zh) 扇出型半導體封裝
TWI684255B (zh) 扇出型半導體封裝
TWI674651B (zh) 扇出型半導體封裝
TWI673849B (zh) 扇出型半導體封裝
TWI673833B (zh) 扇出型半導體封裝
TWI689073B (zh) 扇出型半導體封裝
TWI772617B (zh) 扇出型半導體封裝
TW201917839A (zh) 扇出型半導體封裝
TW201917831A (zh) 扇出型半導體封裝
TWI818088B (zh) 半導體封裝
TWI771586B (zh) 半導體封裝
TWI702704B (zh) 扇出型半導體封裝
US20190189589A1 (en) Fan-out semiconductor package
CN109509726B (zh) 扇出型半导体封装件
TWI636515B (zh) 扇出型半導體封裝以及製造扇出型半導體封裝的方法
TWI684257B (zh) 扇出型半導體封裝
TWI680556B (zh) 扇出型半導體封裝
TW201939694A (zh) 半導體封裝
TW201919200A (zh) 扇出型半導體封裝
TW201824471A (zh) 扇出型半導體封裝
TW201929183A (zh) 扇出型半導體封裝
TWI689051B (zh) 扇出型半導體封裝
TWI658553B (zh) 扇出型半導體封裝
TWI685934B (zh) 扇出型半導體封裝
TW201807782A (zh) 扇出型半導體封裝